集成电路及其形成方法与流程

1.本发明的实施例涉及集成电路及其形成方法。


背景技术：

2.集成电路(ic)经历了指数式增长。ic的设计产生了尺寸更小、电路更复杂的数代产品。愈加密集的ic带来了速度、功能和成本方面的优势，但也带来了愈加困难的设计和制造问题。


技术实现要素：

3.根据本发明实施例的一个方面，提供了一种集成电路，包括：多个导电轨，设置在第一导电层中；多个信号轨，设置在第一导电层上方的第二导电层中；至少一个第一通孔，设置在第一导电层与第二导电层之间，并且将多个信号轨的第一信号轨耦合至多个导电轨的至少一个，其中，第一信号轨被配置为将供应信号传输通过至少一个第一通孔和多个导电轨的至少一个到达集成电路的至少一个元件；以及至少一个第一导电部，设置在第一导电层与第二导电层之间，其中，至少一个第一导电部耦合至多个导电轨的至少一个并且与第一信号轨分离。
4.根据本发明实施例的另一个方面，提供了一种集成电路，包括：第一多个导电轨，设置在第一导电层中并且沿第一方向延伸，其中，第一多个导电轨被配置为将电源信号传输至集成电路的至少一个元件；第二多个导电轨，设置在第一导电层中并且沿第一方向延伸，其中，在布局图中，第二多个导电轨设置在第一多个导电轨之间并且彼此分离，其中，第二多个导电轨被配置为将数据信号传输至集成电路的至少一个元件；至少一个第一通孔，设置在第一导电层与在第一导电层上方的第二导电层之间，并且将第一多个导电轨之一耦合至设置在第二导电层中的电源轨；以及至少一个第一导电部，设置在第一导电层与在第一导电层上方的第二导电层之间，其中，在布局图中，至少一个第一导电部至少部分地与第二多个导电轨的至少两个相邻的导电轨重叠，并且至少一个第一导电部接触第二多个导电轨的至少两个相邻的导电轨并且与设置在第二导电层中并紧邻电源轨的信号轨分离。
5.根据本发明实施例的又一个方面，提供了一种形成集成电路的方法，包括：形成多个导电轨；在多个导电轨上形成膜结构；图案化膜结构以形成第一图案；用导电材料填充第一图案以形成第一导电结构，第一导电结构包含接触多个导电轨的至少一个第一导电轨的至少一个第一导电部；形成覆盖至少一个第一导电部的介电结构；以及除去膜结构的部分和介电结构的部分，以暴露多个导电轨的第二导电轨的部分；以及将导电材料填充在膜结构的已除去部分和介电结构的已除去部分中，以形成第二导电结构，第二导电结构包含接触第二导电轨的暴露部分的第一通孔和接触第一通孔的信号轨。
附图说明
6.当与附图一起阅读时，根据以下详细描述可以最好地理解本发明的各方面。应注
意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
7.图1a至图1b是根据本发明的一些实施例的集成电路(ic)的布局图。
8.图2是根据本发明的一些实施例的对应于图1a或图1b的布局图的截面示意图。
9.图3a至图3c是根据本发明的一些实施例的ic的布局图。
10.图4是根据本发明的一些实施例的ic的布局图。
11.图5a至图5c是根据本发明的一些实施例的对应于图4的布局图的截面示意图。
12.图6是根据本发明的一些实施例的用于制造ic的方法的流程图。
13.图7a至图7g是根据本发明的一些实施例的在对应于图4的ic的部分的截面图中示出图6的方法的各种过程的示意图。
14.图8是根据本发明的一些实施例的ic的布局图。
15.图9a至图9c是根据本发明的一些实施例的对应于图8的布局图的布局图的截面示意图。
16.图10a至图10c是根据本发明的一些实施例的在对应于图8的ic的部分的截面图中示出图5的方法的各种过程的示意图。
17.图11a是根据本发明的一些实施例的ic的电路图。
18.图11b是根据本发明的一些实施例的对应于图11a的ic的ic的布局图。
19.图12a是根据本发明的一些实施例的ic的电路图。
20.图12b是根据本发明的一些实施例的对应于图12a的ic的ic的布局图。
21.图13a是根据本发明的一些实施例的ic的电路图。
22.图13b是根据本发明的一些实施例的对应于图13a的ic的ic的布局图。
23.图14a是根据本发明的一些实施例的ic的电路图。
24.图14b是根据本发明的一些实施例的对应于图14a的ic的ic的布局图。
25.图15a是根据本发明的一些实施例的ic的电路图。
26.图15b是根据本发明的一些实施例的对应于图15a的ic的ic的布局图。
27.图16a是根据本发明的一些实施例的ic的电路图。
28.图16b是根据本发明的一些实施例的对应于图16a的ic的ic的布局图。
29.图17a是根据本发明的一些实施例的ic的电路图。
30.图17b至图17e是根据本发明的一些实施例的对应于图17a的ic的ic的布局图。
31.图18a是根据本发明的一些实施例的ic的电路图。
32.图18b是根据本发明的一些实施例的对应于图18a的ic的ic的布局图。
33.图19a是根据本发明的一些实施例的ic的电路图。
34.图19b是根据本发明的一些实施例的对应于图19a的ic的ic的布局图。
35.图20是根据本发明的一些实施例的用于制造ic的方法的流程图。
36.图21是根据本发明的一些实施例的用于设计ic布局设计的系统的框图。
37.图22是根据一些实施例的ic制造系统和与其相关的ic制造流程的框图。
具体实施方式
38.以下公开内容提供了许多不同的实施例或实例，用于实施所提供的主题的不同部
件。以下将描述元件和布置的具体实例，以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包含第一部件和第二部件直接接触形成的实施例，并且也可以包含在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考数字和/或字符。这种重复是出于简明和清楚的目的，并且其本身不指示所讨论的各个实施例和/或结构之间的关系。
39.本说明书中使用的术语，在本领域和每一术语所使用的特定文本中，都有其常见意义。本说明书中实例的使用，包含本文论述的任何术语的实例，仅是说明性的，绝不限制本发明或任何示例性术语的范围和含义。类似地，本发明不限于本说明书中给出的各个实施例。
40.尽管术语“第一”、“第二”等在本文中可用来描述各种元件，但这些元件不应受到这些术语的限制。这些术语是用来区分不同元件的。例如，在不脱离实施例的范围的情况下，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个所列相关项目的任意以及所有组合。
41.在本说明书中，术语“耦合”也可能被称为“电耦合”，及术语“连接”可能被称为“电连接”。“耦合”和“连接”也可能被用于指示两个或更多元件互相协作或彼此交互。
42.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。结构可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
43.如本文所用，“大约”、“约”、“近似”或“基本上”应通常指的是一个给定值或范围的任意近似值，在该给定值或范围内，任意近似值根据其所属的各个领域而变化，并且其范围适用本领域技术人员理解的最广泛的解释，以涵盖所有这种修改及类似结构。在一些实施例中，给定值或范围通常应在20％内，优选地在10％内，更优选地在5％内。本文给出的数值是近似的，这意味着如果没有明确指出，术语“大约”、“约”、“近似”或“基本上”可以被推断，或者意味着其他近似值。
44.现在参考图1a和图1b。图1a是根据本发明的一些实施例的集成电路(ic)的布局图100a，并且图1a是ic的布局图100b。为了布局图100a或图100b的说明简单，仅示出了设置在一个金属层中的几个图案，例如，在一些实施例中，该金属层在下文中是零金属(m0)层。
45.为了在图1a中说明，布局图100a包含导电轨p01、p02、s01、s02、s03和s04、导电部111、112、121、122和123以及切割部ct。为简单起见，导电轨s01、s02、s03和s04的每个在下文中被称为s0以示说明，因为在一些实施例中，导电轨s01、s02、s03和s04的每个以类似的方式操作。
46.导电轨p01、p02和s0设置在同一金属层中，在一些实施例中，该金属层是m0层并且在布局图中彼此分离。在布局图中，导电轨s0设置在导电轨p10与p20之间。导电部111设置在导电轨p01上，并且导电部112设置在导电轨p02上。导电部121-123设置在至少两个相邻导电轨s0上和之间。具体地，导电部121设置在导电轨s03和s04上和之间。导电部122设置在导电轨s02和s03上和之间。导电部123设置在导电轨s01和s02上和之间。可选地，在布局图
中，导电部121与导电轨s03和s04部分地重叠；导电部122与导电轨s02和s03部分地重叠；并且导电部123与导电轨s01和s02部分地重叠。切割部ct的每个设置跨过导电轨s0之一。例如，参考图1a，带有标签的切割部ct设置跨过导电轨s02。
47.在一些实施例中，导电轨p01和p02被配置为接收电源信号(其至少参考图4和图5a至图5c来讨论)，该电源信号设置在另一金属层中，例如，在一些实施例中，该金属层是下文中的第一金属(m1)层。m1层设置在设置导电轨p01和p02的m0层的上方。在各个实施例中，导电轨p01和p02表示为电源导电轨，以传输电源信号，该电源信号包含例如电源电压信号(其表示为参考图4讨论的vdd)或参考电压信号(其表示为参考图4讨论的vss)。在一些其他实施例中，导电轨p01和p02被称为一对电源导电轨，并且被配置为传输具有彼此不同的电压的电源信号。
48.在一些实施例中，导电轨s0被配置为接收设置在设置导电轨p01和p02的同一金属层(即，m0层)中的数据信号。在各个实施例中，导电轨s0表示为信号导电轨，以传输数据信号，该数据信号包含例如信号(其表示为图4中示出的d1和d2)。在一些其他实施例中，至少两个导电轨s0彼此耦合，以传输相同的数据信号。
49.在一些实施例中，切割部ct的每个被配置为切割布局图100a中的至少一个图案，以将此图案分成两个部分。在各个实施例中，在生成用于制造ic的布局图之前，除去切割部ct。
50.在一些实施例中，导电部111和112成形为类似于导电轨p01和p02的延伸轨。在各个实施例中，导电部111耦合至导电轨p01，并且与设置在m1层中并且耦合至导电轨p01的电源信号间隔开。在另一个实施例中，导电部111接触导电轨p01。类似地，导电部112耦合至导电轨p02，并且与设置在m1层中并且耦合至导电轨p02的电源信号间隔开。在另一个实施例中，导电部112接触导电轨p02。在各个实施例中，导电部111和112表示为“v0轨”，以在导电轨p01和p02上形成额外的导电部/迹线/轨道/图案。可选地，通过将导电部111或112设置在导电轨p01或p02上和上方来增加m0层中的导电轨p01或p02的高度。在一些其他实施例中，导电轨p01和p02以及导电部111和112由彼此相同的金属材料制成。
51.在一些实施例中，导电部121、122和123成形为块。在各个实施例中，导电部121耦合在导电轨s03与s04之间，并且与设置在m1层中的数据信号间隔开(这至少参考图4和图5a至图5c来讨论)。在另一个实施例中，导电部121接触导电轨s03和s04。类似地，导电部122耦合在导电轨s02与s03之间，并且导电部123耦合在导电轨s01与s02之间。导电部122和123的每个与设置在m1层中的数据信号间隔开。在另一个实施例中，导电部122接触导电轨s02和s03，并且导电部123接触导电轨s01和s02。在各个实施例中，导电部121、122和123表示为“m0跳线”，以在导电轨s0上形成额外的导电部/迹线/轨道/图案，并且设置跨过至少两个相邻的导电轨s0。可选地，通过将导电部121、122或123设置在导电轨s0上和上方来增加m0层中的导电轨s0的高度。在一些其他实施例中，导电轨s0以及导电部121、122和123由彼此相同的金属材料制成。
52.ic的布局图100b的结构类似于如图1a所示的ic的布局图100a的结构，并且因此省略了类似的详细描述。与图1a相比，图1b中示出的布局图100b包含设置在导电轨s0上的导电部124，而不是导电部121-123。导电部124设置在导电轨s02和s03上和之间。可选地，在布局图中，导电部124与导电轨s02和s03部分地重叠。在一些实施例中，导电部124具有类似于
图1a中示出的导电部121-123的结构或布置。
53.图1a和图1b中示出的导电部或导电轨的数量和布置是出于说明目的。用于实施图1a中的布局图100a或图1b中的布局图100b的导电部或导电轨的各种数量和布置在本发明的考虑范围内。例如，在一些实施例中，除了图1a中示出的导电部121、122和123或导电轨p01、p02和s0之外，在布局图中，布局图100a还包含设置在导电轨p01、p02之间并且紧邻导电轨s0的导电轨。
54.现参考图2。图2是根据本发明的一些实施例的沿线10-10截取的对应于图1a的布局图100a或图1b的布局图100b的布局图200的截面示意图。为了便于理解，关于图1a或图1b的实施例的布局图200，如图2中的元件指定了相同的参考号。
55.为了在图2中说明，导电部211和212分别设置在导电轨p10和p20上，如利用图1a和图1b中所示的实施例所讨论的。导电部213设置在两个相邻的导电轨s02和s03上。此外，导电部213的部分在沿线10-10的方向上设置在导电轨s02与s03之间的空间中，该方向参考图1a-图1b也被称为列方向。可选地，导电部213设置卡在导电轨s02与s03之间。
56.现在参考图3a至图3c。图3a至图3c是根据本发明的一些实施例的ic的布局图300a、300b和300c。ic的布局图300a、300b和300c的每个的结构类似于如图1a中所示的ic的布局图100a或如图1b中所示的ic的布局图100b的结构，并且因此省略了类似的详细描述。为了便于理解，关于图1a或图1b的实施例的布局图300a、300b和300c的每个，如图3a至图3c中的元件被指定了相同的参考号。
57.与图1a或图1b相比，在布局图中，图3a至图3c中示出的布局图300a、300b和300c的每个还包含设置跨过导电轨p01和p02以及导电轨s0的栅极部311和312。如图3a至图3c中所示，导电轨p01、p02和s0沿行方向延伸，并且栅极部311和312沿基本上垂直于行方向的列方向延伸。
58.在一些实施例中，栅极部311和312形成在m0层的下方的有源区中，以形成包含在ic中的晶体管的栅极端子。在各个实施例中，栅极部311和312包含多晶硅(po)并且通过栅极形成工艺形成，该工艺也称为使用多晶硅掩模的“po工艺”。
59.在一些实施例中，两个相邻栅极之间的距离，例如，参考图3a至图3c，栅极部311和312表示为栅极间距d1。栅极间距d1在下文中也被称为多晶硅间距d1。在一些其他实施例中，两个相邻导电轨之间的距离，例如，参考图3a至图3c，轨道部s01和s02表示为m0间距d2。在可选的实施例中，多晶硅间距d1或m0间距d2的至少一个受至ic的布局图中的设计规则的限制，并且设计规则与ic的制造工艺或技术相关联。
60.为了在图3a中说明，布局图300a包含成形为块并且设置在导电轨s0上和之间的导电部121、122和123。布局图300a还包含成形为延伸轨道并且分别设置在一对导电轨p01和p02上的一对导电部111和112。对于导电部121、122和123的每个，其成形为正方形，并且导电部121、122和123的每个的宽度大约等于一个m0间距d2。可选地，导电部121、122和123的每个的大小大约等于m0间距d2的平方(即，m0间距d2*m0间距d2)。
61.两个相邻导电部的对应角之间的距离约在半个多晶硅间距d1至一个多距d1的范围内(即，0.5*多晶硅间距d1～1*多晶硅间距d1)。如图3a中所示的，导电部121的拐角与导电部122的对应拐角分开距离c1，并且距离c1约在上述范围内。
62.此外，导电部111和112的每个的宽度基本上等于或小于导电轨p01和p02的每个的
宽度。在一些实施例中，导电部111和112的每个的长度还基本上等于或小于导电轨p01和p02的每个的长度。
63.在一些实施例中，表示为v0轨的一个导电部与表示为m0跳线的一个导电部之间的距离约在半个多晶硅间距d1至多晶硅间距d1的1.2倍的范围内(即，0.5*多晶硅间距d1～1.2*多晶硅间距d1)。如图3a中所示，导电部111表示为设置在导电轨p01和p02之一上的v0轨。导电部123表示为设置在至少两个相邻导电轨s0上的m0跳线。导电部111与邻近导电部111设置的导电部123分开距离c2。c2距离约在上面讨论的范围内。
64.与图3a中所示的实施例相比，布局图300b包含成形为有轨块并且设置在导电轨s0上和之间的一个导电部124。在一些实施例中，导电部124成形为矩形块，并且导电部124的长度l1大于多晶硅间距d1的两倍(即，l1》2*多晶硅间距d1)。
65.在一些实施例中，表示为v0轨的一个导电部与表示为m0跳线的一个导电部之间的距离约在半个多晶硅间距d1至一个多晶硅间距d1的范围内(即，0.5*多晶硅间距d1～1*多晶硅间距d1)。例如，参考图3b，设置在导电轨p01上的导电部111与邻近导电部111设置并且设置在导电轨s01上的导电部124分开距离c3。距离c3约在上面讨论的范围内。
66.与图3a中所示的实施例相比，布局图300c还包含成形为有轨块并且设置在导电轨s0上和之间的一个导电部124。在一些实施例中，布局图300c是与布局图300a和300b相结合的可选的实施例。
67.导电部121、122和123的每个成形为正方形，并且其宽度大约等于一个m0间距d2。可选地，导电部121、122和123的每个的大小大约等于m0间距d2的平方(即，m0间距d2*m0间距d2)。类似于图3a中所示的，两个相邻导电部121、122或123之间的距离约在半个多晶硅间距d1至一个多距d1的范围内(即，0.5*多晶硅间距d1～1*多晶硅间距d1)。例如，参考图3c，导电部121的拐角与导电部122的对应拐角之间的距离表示为距离c4。距离c4在0.5*多晶硅间距d1～1*多晶硅间距d1的范围内。此外，导电部111或112的长度或宽度还基本上等于或小于导电轨p01或p02的长度或宽度。
68.在一些实施例中，在布局图300c中，表示为v0轨的一个导电部与表示为m0跳线的另一导电部之间的距离不受限制。例如，参考图3c，表示为v0轨的导电部111与表示为m0跳线的导电部124之间的距离可以小于0.5*多晶硅间距d1。
69.在一些实施例中，布局图300c由至少一个掩模生成(这参考图22来讨论)。例如，通过利用第一掩模来图案化导电部111和112。剩余的导电部121、122和123通过利用第二掩模来图案化。因此，与通过一个掩模来图案化的布局图300a或300b相比，布局图300c具有较少的设计限制。
70.图3a至图3c中示出的布局图300a、300b和300c的结构和布置出于说明目的而给出。用于实施ic的布局图300a、300b和300c的各种结构和布置在本发明的考虑范围内。例如，在一些实施例中，在布局图中，导电部121、122、123或124的至少一个设置在三个以上的导电轨s0上、之间或跨过三个以上的导电轨。
71.现参考图4。图4是根据本发明的一些实施例的ic的布局图400。为了便于理解，关于图1a或图1b的实施例的布局图400，如图4中的元件指定了相同的参考号。
72.为了在图4中说明，布局图400包含设置在m0层中并沿行方向延伸的导电轨p01、p02和p03，以及导电轨s01、s02、s03和s04。在一些实施例中，为了说明简单，导电轨s01、
s02、s03和s04在下文中被称为s0。在布局图中，导电轨p01和p02通过导电轨s0彼此分离，并且导电轨p02和p03通过图4中未示出的额外的导电轨彼此分离。在一些实施例中，导电轨p01与导电轨p03完全相同。布局图400的导电轨p01、p02和s0的结构类似于如图1a中所示的布局图的结构，并且因此省略了类似的详细描述。
73.布局图400还包含设置在导电轨p01、p02和s0上的导电部411a、411b、412a、412b和421、设置在m1层中的信号轨p11、p12、s11和s12，以及设置在m0层与m1层之间的通孔431、432、433和434。在布局图中，信号轨p11、p12、s11和s12彼此分离并且沿列方向延伸。可选地，在布局图中，信号轨p11、p12、s11和s12设置在导电轨p01、p02、p03和s0的上方并且跨过导电轨。在布局图中，通孔431、432、433和434与导电轨p01、p02和s0以及信号轨p11、p12、s11和s12中的至少两个重叠。具体地，在布局图中，通孔431与导电轨p01和信号轨p11重叠；通孔434与导电轨p02和信号轨p12重叠；通孔432与导电轨s01和信号轨s11重叠；并且通孔433与导电轨s03和信号轨s12重叠。
74.在布局图中，导电部411a和411b设置在导电轨p01上并且彼此分离。在布局图中，通孔431设置在导电部411a与411b之间。可选地，表示为v0轨的一个导电部设置在导电轨p01上。此类导电部包含若干分离的部分，该若干分离的部分包含例如参考图4的导电部411a和411b。此外，在布局图中，至少一个通孔设置在这些分离的部分之间。参考图4，在布局图中，通孔431设置在作为导电部411a和411b的分离的部分之间。类似地，在布局图中，导电部412a和412b设置在导电轨p02上并且彼此分离。在布局图中，通孔434设置在导电部412a与412b之间。
75.导电部421设置在导电轨s02和s03上和之间。导电部421成形为有轨块并且沿行方向延伸。可选地，表示为m0跳线的至少一个导电部平行于导电轨s0延伸。在一些实施例中，在布局图中，此类导电部设置在导电轨s0上和之间，并且与表示为v0轨的另一导电部分离。例如，在布局图中，表示为m0跳线的导电部421与表示为v0轨的导电部411b或412b分离。
76.在一些实施例中，信号轨p11和p12被配置为向导电轨p01和p02提供电源信号。在各个实施例中，信号轨p11被配置为提供不同于信号轨p12的电压信号的电压信号。例如，信号轨p11被配置为向电源电压信号提供电压vdd，并且信号轨p12被配置为向参考电压信号提供电压vss。电压vdd高于电压vss，在一些实施例中，电压vss被称为接地。在可选的实施例中，信号轨p11和p12表示为电源轨，以向包含例如导电轨p01、p02和p03的电源导电轨提供电源信号(例如，vdd或vss)。
77.在一些实施例中，信号轨s11和s12被配置为向导电轨s0提供数据信号。在各个实施例中，信号轨s11被配置为提供不同于信号轨s12的数据信号的数据信号。例如，信号轨s11被配置为提供用于控制第一晶体管的控制信号，并且信号轨s12被配置为提供用于控制第二晶体管的另一控制信号。在可选的实施例中，信号轨s11和s12表示为数据轨，以向包含例如导电轨s01至s04的信号导电轨提供数据信号。
78.现在参考图5a至图5c。图5a是根据本发明的一些实施例的沿线a-a'截取的对应于图4的布局图400的布局图500a的截面示意图；图5b是根据本发明的一些实施例的沿线b-b'截取的对应于图4的布局图400的布局图500b的截面示意图；图5c是根据本发明的一些实施例的沿线c-c'截取的对应于图4的布局图400的布局图500c的截面示意图。为了便于理解，关于图4的实施例的布局图500a至图500c，如图5a至图5c中的元件被指定了相同的参考号。
79.为了在图5a中说明，信号轨p11沿线a-a'延伸并且跨过导电轨p01、s0延伸至导电轨p02。通孔431设置在导电轨p01与信号轨p11之间，而无额外的间隔。导电部412a设置在导电轨p02上并且与信号轨p11间隔开。利用上述结构，导电部412a的高度小于通孔431的高度。
80.在一些实施例中，导电轨p01通过通孔431耦合至信号轨p11，以接收具有电压vdd的电源电压信号。利用上述结构，由于导电部412a与信号轨p11分离，因此导电部412a或导电轨p02不耦合至或不接触信号轨p11。在各个实施例中，导电部412a和导电轨p02的两者均通过与信号轨p11分离而耦合至接地。此外，导电轨p02不耦合至设置在m1层中的任何信号轨并且表示为接地轨。类似地，由于导电轨s0与信号轨p11分离，因此这些导电轨s0不耦合至信号轨p11。
81.为了在图5b中说明，信号轨s11沿线b-b'延伸并且跨过导电轨p01、s0延伸至导电轨p02。导电部411b设置在导电轨p01上并且与信号轨s11间隔开。类似地，导电部412b设置在导电轨p02上并且与信号轨s11间隔开。导电部421设置在两个相邻的导电轨s02和s03上并且还与信号轨s11间隔开。可选地，导电部411b、412b和421的每个沿垂直于图5b中所示的线b-b'的垂直方向与信号轨s11分离。此外，通孔432设置在导电轨s01与信号轨s11之间，而无额外的间隔。利用上述结构，导电部411b、421或412b的高度小于通孔432的高度。
82.与图5a中所示的实施例相比，布局图500b还示出了导电部511和512以及通孔521和522。导电部511和512设置在m0层下方的有源区(未示出)中，并且通孔521和522设置在有源区与m0层之间。具体地，通孔521设置在导电部511与导电轨s01之间，而无额外的间隔。通孔522设置在导电部512与导电轨s03之间，而无额外的间隔。
83.在一些实施例中，导电部511通过通孔521耦合至导电轨s01。导电轨s01还通过通孔432耦合至信号轨s11，以接收提供给导电部511的数据信号。此外，导电部512通过通孔522耦合至导电轨s03，并且导电轨s03还通过导电部421耦合至导电轨s02。可选地，包含例如导电轨s02和s03的至少两个相邻的导电轨通过表示为m0跳线的包含例如导电部421的导电部耦合在一起。
84.在一些实施例中，导电部511和512设置在有源区中，以形成包含在ic中的晶体管的源极端子或漏极端子。在各个实施例中，导电部511和512在下文中被称为类金属限定(md)部。在可选的实施例中，从md部511和512耦合至ic的其他元件的通孔521和522在下文中被称为通孔限定(vd)通孔。
85.在一些实施例中，md部包含至少一个金属层的部分，例如，铜(cu)、银(ag)、钨(w)、钛(ti)、镍(ni)、锡(sn)、铝(al)或适于在包含在ic中的元件之间提供低电阻电连接的另一种金属或材料的一种或多种，该低电阻电连接即，低于预定阈值的对应于对电路性能的基于电阻的影响的一个或多个容限级的电阻级。在一些其他实施例中，md部包含例如基于注入工艺的具有足以使该部具有低电阻级的掺杂级半导体衬底和/或外延层的部分。在各个实施例中，掺杂的md部包含硅(si)、sige、碳化硅(sic)、硼(b)、磷(p)、砷(as)、镓(ga)、如上所讨论的金属或适于提供低电阻级的另一种材料的一种或多种。在一些实施例中，md部包含掺杂浓度为约1*1016每立方厘米(cm-3
)或更大的掺杂剂。
86.为了在图5c中说明，信号轨s12沿线c-c'延伸并且跨过导电轨p01、s0延伸至导电轨p02。导电部411b设置在导电轨p01上并且与信号轨s12间隔开。类似地，导电部412b设置
在导电轨p02上并且与信号轨s12间隔开。可选地，导电部411b和412b的每个沿垂直于图5c中所示的线c-c'的垂直方向与信号轨s12分离。此外，通孔433设置在导电轨s03与信号轨s12之间，而无额外的间隔。利用上述结构，导电部411b或412b的高度小于通孔433的高度。
87.在一些实施例中，导电轨s03通过通孔433耦合至信号轨s12，以接收提供给导电轨s03的数据信号。导电轨p01或p02不耦合至信号轨p11，以接收等效地表示为接地的信号。
88.与图5a中所示的实施例相比，布局图500c还示出了md部513和514以及vd通孔523和524。通孔523设置在md部513与导电轨s01之间，而无额外的间隔，并且通孔524设置在md部514与导电轨p02之间，而无额外的间隔。对应地，如图5b中所示，md部513和514或通孔523和524的结构类似于md部511和512或通孔521和522的结构，并且因此省略了类似的详细描述。
89.在一些方法中，在m0层中的导电轨上未设置其他导电部。利用此类结构，耦合在m1层中的导电轨与信号轨之间的电阻基本上对导电轨的高度和耦合在m0层与m1层之间的通孔的大小有贡献。电阻影响ir压降问题并且还降低ic的工作速度。
90.与上述方法相比，在m0层中，包含例如导电部412a的额外的导电部设置在包含例如导电轨p02的导电轨上。此额外的导电部412a与m1层间隔开，以增加m0层中的导电轨p02的高度，而不改变对应的布局图400的单元高度。因此，也称为电源导电轨的导电轨p02的电阻降低。电阻通过将表示为v0轨的导电部412a设置在导电轨p02的顶面上来降低。
91.此外，包含例如导电部421的额外的导电部设置在包含例如导电轨s02和s03的至少两个相邻的导电轨上和之间。此额外的导电部421还与m1层间隔开，以将这两个相邻的导电轨s02和s03作为本地互连件耦合在一起。因此，用于耦合多于两条导电轨s0的路由是通过设置表示为m0跳线的导电部421减少的。这还改善了在这些导电轨s0中传输的数据信号的电磁瓶颈和ic性能。
92.现参考图6和图7a至图7g。图6是根据本发明的一些实施例的用于制造包含图4中示出的导电轨p01、p02和s0、导电部411a、411b、412a、412b和421以及通孔431至434的ic，或者图7a至图7g中示出的ic的方法600的流程图。图7a至图7g是根据本发明的一些实施例的在对应于图4的ic的ic 700的部分的截面图中，沿如图4中所示的列方向示出图6的方法600的各种过程的示意图。可以认为，可以在图6和图7a至图7g所示的过程之前、期间和之后提供额外的操作，并且针对方法的额外的实施例，以下描述的一些操作可以被替换或删除。操作/过程的顺序可以互换。在各个附图和说明性实施例中，诸如参考号会用于表示例如元件等。
93.在图6的操作s610中，在ic 700的m0层内形成多个导电轨。导电轨包含图4中所示的导电轨p01、p02和s0，以及这些导电轨之间的介电材料堆叠件。
94.在操作s620中，在导电轨上形成膜结构。因此，膜结构形成在ic 700的m0层上。可选地，膜沉积在m0层上。操作s610-s620如图7a中所示执行。
95.为了说明，如图7a中所示，ic 700包含形成在m0层中的导电轨p02、s02、s03和s04以及介电结构710并且包含形成在m0层上的膜结构720。导电轨p02、s02、s03和s04通过介电结构710彼此分离开。在一些实施例中，介电结构710的材料不同于膜结构720的材料。在各个实施例中，介电结构710和膜结构720彼此隔离。在可选的实施例中，膜结构720的厚度基本上等于m0层与m1层之间的距离(其至少在图7e中所示)。
96.在操作s630中，膜结构被图案化以形成图案。在一些实施例中，图案化操作利用光刻和蚀刻，以在膜结构中间隔特定图案。操作s630如图7b中所示进行处理。
97.为了说明，如图7b中所示，图案731和732形成在膜结构720中。具体地，图案731形成在膜结构720中并且形成在导电轨s03和s04的上方和之间。在m0层的表面和膜结构720的底部处，除去导电轨s03和s04的部分以及膜结构720的部分以形成图案731。此外，图案732形成在膜结构720中并且形成在导电轨p02的上方和之间。类似地，在m0层的表面周围，除去膜结构720的部分以形成图案732。
98.在操作s640中，用导电材料填充图案，以形成第一导电结构，该第一导电结构包含接触导电轨的第一导电轨的第一导电部。在一些实施例中，第一导电部对应于图4中所示的导电部411a或411b的至少一个并且第一导电轨对应于图4中所示的导电轨p01。在其他实施例中，第一导电部对应于图4中所示的导电部412a或412b的至少一个并且第一导电轨对应于图4中所示的导电轨p02。处理操作s640，如图7c-图7d中所示出。
99.在一些实施例中，s640中的填充操作也表示为多金属间隙填充过程。在各个实施例中，图案填充有导电材料，以在两个相邻金属层之间形成互连结构，该两个相邻金属层例如是m0层和m1层。
100.为了说明，如图7c中所示，导电结构740形成在膜结构720上，并且还填充在图案731和732中。
101.在一些实施例中，导电结构740的材料与形成在m0层中的导电部s02至s04和p02的材料相同。可选地，图案731或732的材料与导电部s04或p02的材料相同。在各个实施例中，如果导电结构740物理接触形成在m0层中的导电部s02至s04和p02，则导电结构740和导电部s02至s04和p02彼此耦合。在可选的实施例中，导电材料是铜(cu)、钴(co)、钨(w)、钌(ru)、铝(al)、石墨烯或任何其他合适的导电材料。
102.为了说明，如图7d中所示，形成导电部751和752。在一些实施例中，导电部752对应于图4中所示的导电部411a、411b、412a或412b的接触导电轨p01或p02的至少一个。由此，导电部752能够形成接触第一导电轨的第一导电部，如操作s640中所讨论。在其他实施例中，导电部751对应于接触图4中所示的两个相邻导电轨s0的导电部421。
103.如图7d中所示，导电部751形成在m0层上，并且形成在导电轨s03的部分、膜结构720和导电轨s04的部分上。可选地，导电部751形成在导电轨s03和s04的上方和之间。此外，导电部752形成在m0层上，并且也形成在导电轨p02上。此外，导电部751和752以及膜结构720具有基本平行于m0层的表面的相同表面。可选地，所有导电部751和752以及膜结构720在m0层的上方形成基本上平坦的表面。在一些实施例中，导电部751和752由与制造导电结构740相同的导电材料制成。
104.在一些实施例中，操作s640还包含以下操作。对填充有导电材料和膜结构的图案进行抛光。在一些其他实施例中，s640中的抛光操作是通过化学机械抛光(cmp)以除去表面顶部上的额外的导电材料来执行。在各个实施例中，结合cmp和干法蚀刻除去结构的部分。
105.在操作s650中，形成覆盖第一导电部的介电结构。在一些实施例中，在执行操作s640之后，在剩余的结构上形成并且堆叠介电结构。在其他实施例中，m1层是通过在膜结构上形成介电结构产生的并且如图7e中所示进行处理。
106.为了说明，如图7e中所示，介电结构760是通过在膜结构720和导电部751和752上
形成产生的。在一些实施例中，介电结构710的材料与介电结构760的材料相同。在各个实施例中，介电结构760的厚度基本上等于m1层与m1层上方的第二金属层(m2，未示出)之间的距离。
107.在操作s660中，除去膜结构的部分和介电结构的部分，以暴露导电轨的第二导电轨的部分。在一些实施例中，第二导电轨对应于图4中所示的导电轨s0之一。
108.在操作s670中，在膜结构的已除去部分和介电结构的已除去部分中填充导电材料，以形成第二导电结构，该第二导电结构包含接触第二导电轨的暴露部分的通孔和接触通孔的信号轨。在一些实施例中，包含在第二导电结构中的通孔对应于图4中所示的通孔432并且包含在第二导电结构中的信号轨对应于图4中所示的数据轨s11。操作s660-s670如图7f-图7g中所示进行处理。
109.为了说明，如图7f中所示，除去膜结构720的部分和介电结构760的部分，并且暴露结构781。此外，在已除去结构720和760中填充导电材料(未示出)以形成通孔771和对应于信号轨的结构781。在一些实施例中，通孔771和结构781彼此接触，并且分别对应于通孔432和信号轨s11，如图4中所示。同样在图7g中所示，除去膜结构720的部分和介电结构760的部分，并且暴露结构782。此外，在导电材料(未示出)中填充已除去结构720和760以形成通孔772和对应于信号轨的结构782。通孔772和结构782彼此接触。
110.如图7f中所示，ic 700还包含形成在m0层上并且连接至形成在m1层中的结构781的通孔771。在导电轨s02上形成通孔771的一端，并且在m1层中形成通孔771的另一端。利用上述操作，通孔771的高度基本上等于或略大于导电轨s02与结构781之间的距离。可选地，通孔771的高度基本上等于或略大于m0层与m1层之间的距离。
111.在一些实施例中，通孔771被配置为耦合在形成在m1层中的导电轨s02与结构781之间。在各个实施例中，结构781是被配置为提供数据信号的信号轨。在一些其他实施例中，通孔771耦合在导电轨s02与数据轨s11之间，并且对应于图4或图5b中所示的通孔432。
112.此外，如上文所讨论的，导电部751形成在m0层上，并且通过介电结构760与m1层分离。可选地，导电部751与m1层间隔开。利用上文所讨论的操作，导电部751的高度小于通孔771的高度。类似于导电部751的结构，导电部752形成在m0层上并且与m1层间隔开。而且，导电部752的高度小于通孔771的高度。
113.在一些实施例中，导电部751耦合在导电轨s03与s04之间。在一些其他实施例中，导电部751被称为m0跳线，并且对应于图4或图5b中所示的导电部421。在各个实施例中，导电部752耦合至导电轨p02。在一些其他实施例中，导电部752被称为v0轨，并且对应于图4或图5a中所示的导电部412a。
114.在一些实施例中，用于利用m0层与m1层之间的上述布置形成导电部751和752以及通孔771的操作被称为双镶嵌工艺。这在m1层中的导电部751和752与结构781之间建立连接。在一些其他实施例中，用于利用m0层与m1层之间的上述布置形成导电部751和752以及通孔771的操作被称为单镶嵌工艺。与由双镶嵌工艺执行的实施例相比，由单镶嵌工艺执行的通孔771具有更大的高度。
115.为了说明，如图7g中所示，ic 700包含形成在m0层上并且连接至形成在m1层中的结构782的通孔772。在导电轨p02上形成通孔772的一端，并且在m1层中形成通孔772的另一端。利用上述操作，类似于通孔771的结构，通孔772的高度基本上等于或略大于导电轨p02
与结构782之间的距离。
116.在一些实施例中，通孔772被配置为耦合在形成在m1层中的导电轨p02与结构782之间。在各个实施例中，结构782是被配置为提供电源信号的电源轨。在一些其他实施例中，通孔772耦合在导电轨p02与电源轨p11之间，并且对应于图4或图5a中所示的通孔431。
117.如上所述，本发明中的集成电路设置有形成在m0层上并且与m1层间隔开的导电部。表示为v0轨的导电部设置在电源导电轨上，并且表示为m0跳线的导电部设置在至少两个信号导电轨上。因此，减少了m0层与m1层之间的路由，并且通过导电部的附加布置也减少了电源导电轨或信号导电轨的电阻。
118.图7a-图7g的结构是出于说明目的而给出。上述图7a-图7g中提及的元件的各种结构在本发明的考虑范围之内。
119.现参考图8。图8是根据本发明的一些实施例的ic的布局图800。布局图800的结构类似于如图4中所示的布局图400的结构，并且因此省略了类似的详细描述。为了便于理解，关于图4的实施例的布局图800中示出的图案，如图8中的元件指定了相同的参考号。
120.与图4中所示的实施例相比，布局图800包含分别设置在导电轨p01和p02上的导电部811和812。布局图800还包含设置在导电轨s02和s03上和之间的导电部821。布局图800还包含设置在m0层与m1层之间的通孔831、832和433。具体地，在布局图中，通孔831与导电轨p01、导电部811和信号轨p11重叠；通孔832与导电轨s02'、导电轨s03、导电部821和信号轨s11重叠；并且通孔433具有图4中所示的类似的结构。
121.在一些实施例中，导电部811对应于图4中所示的导电部411a或411b。与图4的导电部411a或411b相比，导电部811未被分成多个部分。类似地，导电部812对应于图4中所示的导电部412a或412b。在各个实施例中，导电部811具有与导电部812类似的结构/布置。在一些其他实施例中，导电部821对应于图4中所示的导电部421，并且具有与导电部421类似的结构/布置。
122.现在参考图9a至图9c。图9a是根据本发明的一些实施例的沿线a-a'截取的对应于图8的布局图800的布局图900a的截面示意图；图9b是根据本发明的一些实施例的沿线b-b'截取的对应于图8的布局图800的布局图900b的截面示意图；图9c是根据本发明的一些实施例的沿线c-c'截取的对应于图8的布局图800的布局图900c的截面示意图。布局图900a的结构类似于如图5a中所示的布局图500a的结构；布局图900b的结构类似于如图5b中所示的布局图500b的结构；并且布局图900c的结构/布置类似于图5c中所示的布局图500c的结构/布置，并且因此省略了类似的详细描述。为了便于理解，关于图8的实施例的布局图900a至图900c，如图9a至图9c中的元件被指定了相同的参考号。
123.为了在图9a中说明，导电部811设置在导电轨p01上。通孔831设置在导电部811与信号轨p11之间，而无额外的间隔。导电部812设置在导电轨p02上并且与信号轨p11间隔开。
124.在一些实施例中，导电轨p01耦合至导电部811，并且还通过通孔831耦合至信号轨p11，以接收具有电压vdd的电源电压信号。利用上述结构，由于导电部812与信号轨p11分离，因此导电部812或导电轨p02不耦合至信号轨p11。
125.为了在图9b中说明，导电部811设置在导电轨p01上并且与信号轨s11间隔开。导电部812设置在导电轨p02上并且与信号轨s11间隔开。导电部821设置在两个相邻的导电轨s02和s03上。此外，通孔832设置在导电部821与信号轨s11之间，而无额外的间隔。
126.与图9a中所示的实施例相比，布局图900b还示出了导电部911和912以及通孔921和922。在一些实施例中，导电部911和912分别对应于图5b中的md部511和512，并且通孔921和922分别对应于图5b中的vd通孔521和522。导电部911和912在下文中表示为md部，并且通孔921和922在下文中表示为vd通孔。
127.参考图9b，vd通孔921设置在md部911与导电轨s01之间，而无额外的间隔。vd通孔922设置在md部912与导电轨s03之间，而无额外的间隔。
128.在一些实施例中，md部911通过vd通孔921耦合至导电轨s01。此外，md部912通过vd通孔922耦合至导电轨s03。导电轨s03还耦合至导电部821并且还通过通孔832耦合至信号轨s11，以接收提供至导电轨s03并且还提供至md部911的数据信号。另一方面，导电轨s03还通过导电部821耦合至导电轨s02。因此，导电轨s02还被配置为接收从信号轨s11传输的数据信号。
129.为了在图9c中说明，导电部913和914以及通孔923和924设置在导电轨p01、p02和s0的下方。在一些实施例中，导电部913和914分别对应于图5c中的md部513和514，并且通孔923和924分别对应于图5c中的vd通孔523和524。
130.现在参考图10a至图10c并且返回参考图6。图10a至图10c是根据本发明的一些实施例的在对应于图8的ic的ic 1000的部分的截面图中，沿如图8中所示的列方向示出图6的方法的一些过程的示意图。图10a示出了图6中的操作s650，并且具有与图7e中所示的结构类似的结构。图10b示出了图6中的操作s660-s670，并且具有与图7f和7g中所示的结构类似的结构如此，省略了类似的详细描述。
131.如图10a中所示，导电部1051设置在导电轨s03的部分、膜结构720和导电轨s04的部分，并且设置在m0层上和上方。导电部1052设置在导电轨p02上并且设置在m0层上和上方。类似于图7e中所示的导电部751和752，导电部1051和1052以及膜结构720在m0层的上方形成基本上平坦的表面。在一些实施例中，导电部1052对应于导电部811或812的接触图8中所示的导电轨p01或p02的至少一个。在其他实施例中，导电部1051对应于接触图8中所示的两个相邻导电轨s0的导电部821。
132.为了说明图6所示的操作，如图10a中所示，导电轨p02对应于第一导电轨，并且导电部1052对应于接触第一导电轨的第一导电部。参考图6和图10a中的操作s650，形成介电结构760并且覆盖导电部1052。介电结构760还覆盖导电部1051。
133.关于图6和图10b中的操作s660-s670，除去结构的部分并且用导电材料填充，已形成通孔771和对应于信号轨的结构781，如参考图6和图7f-图7g所讨论的。在一些实施例中，通孔771和结构781分别对应于通孔832和信号轨s11，如图8中所示。如图10b中所示，通孔771形成在m0层上并且连接至形成在m1层中的结构781，这类似于图7f中所示的实施例。
134.在一些实施例中，导电部1051被称为m0跳线，并且对应于图8或图9b中所示的导电部821。在一些其他实施例中，导电部1052被称为v0轨，并且对应于图8或图9b中所示的导电部812。在各个实施例中，通孔771对应于图8或图9c中所示的通孔433。
135.在一些实施例中，该方法还包含以下操作。介电结构还被图案化以形成除了在操作s630中形成的图案之外的其他图案。随后用导电材料填充这些图案，以形成接触在操作s640中形成的第一导电部的通孔。此类通孔接触第一导电部和设置紧邻第二导电轨的电源轨。为了在图10c中说明，在一些实施例中，第一导电部对应于导电部1052，并且电源轨对应
于与电源轨对应的结构782，由此，通孔对应于接触第一导电部和电源轨的通孔1072。
136.如图10c中所示，通孔1072形成在导电部1052上并且连接至形成在m1层中的结构782。在导电部1052上形成通孔1072的一端，并且在m1层中形成通孔1072的另一端。利用上述操作，通孔1072的高度小于导电轨p02与结构782之间的距离。而且，通孔1072的高度小于图7f、图7g或图10b的至少一个中所示的通孔771的高度。
137.在一些实施例中，通孔1072被配置为耦合在形成在m1层中的导电部1052与结构782之间。在各个实施例中，结构782被称为电源轨，以提供电源信号。导电部1052被称为v0轨，并且对应于图9a中所示的导电部811。而且，通孔1072对应于图9a中所示的通孔831。因此，通孔1072耦合在图8或图9a中所示的导电部1052与电源轨p11之间。
138.图10a、图10b和图10c的结构是出于说明目的而给出。上述图10a、图10b和图10c中提及的元件的各种结构在本发明的考虑范围内。
139.为了实施各种器件，如以上关于图1a、图1b、图2、图3a至图3c、图4、图5a至图5c、图8和图9a至图9c所讨论的布局图被使用或被修改使用，如通过下文关于图11a至图19b所讨论的非限制性实例所示。在下文所讨论的各个实施例中，本发明的ic通过使用图11a、图12a、图13a、图14a、图15a、图16a、图17a、图18a和图19a中描绘的布局图来实施，这些图对应于图11b、图12b、图13b、图14b、图15b、图16b、图17b至图17e、图18b和图19b中描绘的电路图，如所示出的。为了指示基于给定布局图部件形成的给定布局图部件之间的对应关系，在布局图和结构描绘的每个中使用相同的参考指示符，如下文所讨论。
140.现参考图11a。图11a是根据本发明的一些实施例的ic 1100a的电路图。为了说明ic 1100a，将p型金属氧化物半导体(pmos)晶体管p1的栅极端子耦合至n型金属氧化物半导体(nmos)晶体管n1的栅极端子。pmos晶体管p1的源极/漏极端子在节点a1处耦合至pmos晶体管p2的源极/漏极端子。nmos晶体管n1的源极/漏极端子在节点b1处耦合至nmos晶体管n2的源极/漏极端子。节点a1还耦合至节点b1，如图11a中所示的连接za所指示。为了在本发明的实施例中实施包含节点a1与b1之间的连接za的ic 1100a，下文提供并讨论布局设计和/或结构的实施例，如参考图11b所示。
141.在一些实施例中，ic 1100a用作单元或单元电路，其中，单元或单元电路能够用作基本单元或器件或电路的部分，以便实施各种器件或电路。可选地，在一些实施例中，ic 1100a在各种器件或电路中实施，包含例如反相器、与非(nand)门、与或反(aoi)逻辑门、触发器等。
142.图11b是根据本发明的一些实施例的对应于图11a的ic 1100a的ic的布局图1100b。为了简化布局图1100b的说明，仅示出用于实施图11a的ic 1100a的布局图的部分。
143.在图11b的说明中，栅极1111、1112和1113布置在有源区(未示出)中并且沿列方向延伸。在一些实施例中，栅极1111、1112和1113对应于图3a至图3c中所示的栅极部311和312。在各个实施例中，栅极1111、1112和1113被图案化为图11b中所示的“多晶硅”。导电部1121、1122、1123、1124和1125沿列方向延伸并且在下文中被称为md部。在各个实施例中，导电部1121、1122、1123、1124和1125被图案化为图11b中所示的“md”。
144.md部1121和1122布置在有源区中，作为pmos晶体管p1和p2的源极/漏极。栅极1112和md部1121和1122一起对应于pmos晶体管p1。栅极1113、md部1122和紧邻md部1112布置的另一md部(未示出)一起对应于pmos晶体管p2。在此类实施例中，pmos晶体管p1和p2共享md
部1122，这对应于pmos晶体管p1和p2在如以上关于图11a所讨论的节点a1处耦合。md部1123、1124和1125布置在有源区中，作为nmos晶体管n1和n2的源极/漏极。栅极1111和md部1123和1124一起对应于nmos晶体管n1。栅极1112和md部1124和1125一起对应于nmos晶体管n2。在此类实施例中，nmos晶体管n1和n2共享md部1124，这对应于nmos晶体管n1和n2在如以上关于图11a所讨论的节点b1处耦合。
145.通孔1131和1132布置在有源区与m0层之间。在各个实施例中，通孔1131和1132被图案化为图11b中所示的“vd”。通孔1131和1132在下文中也被称为vd通孔，该通孔在上文至少参考图5b所讨论的，以在有源区中的md部1121-1125与m0层中的导电轨1141-1143之间耦合。在图11b的说明中，vd通孔1131布置在md部1122与导电轨1141之间，并且vd通孔1132布置在md部1124和导电轨1142之间。vd通孔1131将md部1122耦合至导电轨1141。vd通孔1132将md部1124耦合至导电轨1142。
146.在一些实施例中，布局图1100b还包含布置在m1层中、m0层的上方的数据轨(未示出)，并且数据轨在列方向上延伸并且耦合至导电轨1141。利用此类结构，从数据轨提供的数据信号通过导电轨1141传输，并且还通过通孔1131传输至md部1122。在此类实施例中，如以上关于图11a所讨论的节点a1还耦合至数据轨，以在节点a1处接收数据信号。
147.导电轨1141、1142和1143布置在有源区的上方的m0层中并且沿行方向延伸。在一些实施例中，导电轨1141、1142和1143被图案化为图11b中所示的“m0”。在一些其他实施例中，导电轨1141、1142和1143也被称为信号导电轨，该信号导电轨在上文至少参考图4所讨论。
148.导电部1151布置在m0层中并且布置在m1层的下方。在各个实施例中，导电部1151被图案化为图11b中所示的“m01”。在一些实施例中，导电部1151成形为块并且也被称为对应于如图3a-图3c中所示的导电部121-124的m0跳线。在布局图中，导电部1151与导电轨1141和1142、栅极1111和vd通孔1132部分地重叠。导电部1151将导电轨1141和1142耦合在一起。因此，md部1122通过vd通孔1131耦合至导电轨1141，并且导电轨1141还通过导电部1151耦合至导电轨1142。导电轨1142通过vd通孔1132耦合至md部1124。利用上述结构，md部1122和1124一起耦合至导电部1151，该导电部对应于节点a1和b1耦合在如以上关于图11a所讨论的连接za之间。
149.现参考图12a。图12a是根据本发明的一些实施例的ic 1200a的电路图。为了说明ic 1200a，将pmos晶体管p1的栅极端子耦合至nmos晶体管n1的栅极端子；将pmos晶体管p2的栅极端子耦合至nmos晶体管n2的栅极端子；将pmos晶体管p3的栅极端子耦合至nmos晶体管n3的栅极端子；并且将pmos晶体管p4的栅极端子耦合至nmos晶体管n4的栅极端子。
150.将pmos晶体管p1的源极/漏极端子耦合至节点a1；将pmos晶体管p1的源极/漏极端子在节点a2处耦合至pmos晶体管p2的源极/漏极端子；将pmos晶体管p2的源极/漏极端子在节点a3处耦合至pmos晶体管p3的源极/漏极端子；将pmos晶体管p3的源极/漏极端子在节点a4处耦合至pmos晶体管p4的源极/漏极端子；并且将pmos晶体管p4的源极/漏极端子耦合至节点a5，该节点还耦合至节点a1和a3。
151.此外，将nmos晶体管n1的源极/漏极端子耦合至节点b1；将nmos晶体管n1的源极/漏极端子耦合至nmos晶体管n2的源极/漏极端子；将nmos晶体管n2的源极/漏极端子在节点b2处耦合至nmos晶体管n3的源极/漏极端子；将nmos晶体管n3的源极/漏极端子耦合至nmos
晶体管n4的源极/漏极端子；并且将nmos晶体管n4的源极/漏极端子耦合至节点b3。节点a3还耦合至被称为vdd的电源轨。节点b1和b3的每个还耦合至被称为vss的另一个电源轨，并且电源轨vss的电压低于电源轨vdd的电压。节点a4还耦合至节点b2，如通过图12a所示的连接zn所示。为了在本发明的实施例中实施包含节点a4与b2之间的连接zn的ic 1200a，下文提供并讨论布局设计和/或结构的实施例，如参考图12b所示。
152.图12b是根据本发明的一些实施例的对应于图12a的ic 1200a的ic的布局图1200b。
153.在图12b的说明中，栅极1211、1212、1213和1214被布置为图12a中的pmos晶体管p1-p4或nmos晶体管n1-n4的栅极端子。md部1220、1221、1222、1223、1224、1225、1226、1227、1228和1229被布置为图12a中的pmos晶体管p1-p4或nmos晶体管n1-n4的源极/漏极。
154.栅极1211和md部1220和1221一起对应于pmos晶体管p1。栅极1212和md部1221和1222一起对应于pmos晶体管p2。栅极1213和md部1222和1223一起对应于pmos晶体管p3。栅极1214和md部1223和1224一起对应于pmos晶体管p4。在此类实施例中，pmos晶体管p1和p2共享md部1221，这对应于pmos晶体管p1和p2在图12a中所示的节点a2处耦合。pmos晶体管p2和p3共享md部1222，这对应于pmos晶体管p2和p3在图12a中所示的节点a3处耦合。pmos晶体管p3和p4共享md部1223，这对应于pmos晶体管p3和p4在图12a中所示的节点a4处耦合。
155.此外，栅极1211和md部1225和1226一起对应于nmos晶体管n1。栅极1212和md部1226和1227一起对应于nmos晶体管n2。栅极1213和md部1227和1228一起对应于nmos晶体管n3。栅极1214和md部1228和1229一起对应于nmos晶体管n4。在此类实施例中，nmos晶体管n2和n3共享md部1227，这对应于nmos晶体管n2和n3在图12a中所示的节点b2处耦合。
156.布置导电轨1241、1242、1243、1244、1245、1246、1247、1248和1249。导电轨1242、1243、1244、1245、1246、1248和1249布置在导电轨1241与1247之间。导电轨1242、1243、1244、1245、1246、1248或1249的宽度小于导电轨1241或1247的宽度。在一些实施例中，导电轨1242、1243、1244、1245、1246、1248和1249被称为信号导电轨，并且导电轨1241和1247被称为电源导电轨，该电源导电轨在上文至少参考图4讨论的。
157.布置了vd通孔1231、1232、1233、1234、1235、1236、1237和1238。vd通孔1231将md部1220耦合至导电轨1242。vd通孔1232将md部1221耦合至导电轨1241，该导电轨还耦合至布置在m1层中的电源轨(未示出)。md部1221和导电轨1241一起耦合至电源轨，这对应于节点a3耦合至如以上关于图12a所讨论的电源轨vdd。vd通孔1233将md部1222耦合至导电轨1242。vd通孔1234将md部1223耦合至导电轨1244。vd通孔1235将md部1224耦合至导电轨1242。利用此类结构，md部1220、1222和1224耦合在一起，这对应于如以上关于图12a所讨论的节点a1、a3和a5耦合在一起。
158.此外，vd通孔1236将md部1225耦合至导电轨1247，该导电轨还耦合至布置在m1层中的另一个电源轨(未示出)。md部1225和导电轨1247一起耦合至电源轨，这对应于节点b1耦合至如以上关于图12a所讨论的电源轨vss。vd通孔1237将md部1227耦合至导电轨1245。vd通孔1238将md部1229耦合至导电轨1247，该导电轨还耦合至与耦合至md部1225的电源轨相同的电源轨。md部1229和导电轨1247一起耦合至电源轨，这对应于节点b3耦合至如以上关于图12a所讨论的电源轨vss。
159.布置了vg通孔1251、1252、1253和1254。vg通孔1251将栅极1211耦合至导电轨
1243。vg通孔1252将栅极1212耦合至导电轨1246。vg通孔1253将栅极1213耦合至导电轨1249。vg通孔1254将栅极1214耦合至导电轨1248。
160.布置了导电部1261、1262和1263。导电部1261也被称为m0跳线，并且在一些实施例中对应于如图3a或图3c中所示的导电部121、122或123。导电部1261将导电轨1244和1245耦合在一起。利用此类结构，md部1223和1227耦合在一起，这对应于节点a4和b2耦合在如以上关于图12a所讨论的连接zn之间。
161.此外，导电部1262和1263也被称为v0轨，并且对应于如图3a-图3c中所示的导电部111和112。如上文参考vd通孔1231-1238所讨论的，将导电部1262耦合至导电轨1241和md部1221的两者，该md部还耦合至电源轨vdd。导电部1263耦合至导电轨1247和md部1225和1229的两者，该md部还耦合至电源轨vss。
162.现参考图13a。图13a是根据本发明的一些实施例的ic 1300a的电路图。在一些实施例中，ic 1300a用作用于实施两种不同逻辑功能的一个单元/电路，该单元/电路也被表示为两级单元。为了说明ic 1300a，将pmos晶体管p1的栅极端子在节点e1处耦合至nmos晶体管n1的栅极端子；将pmos晶体管p2的栅极端子耦合至nmos晶体管n2的栅极端子；并且将pmos晶体管p3的栅极端子耦合至nmos晶体管n3的栅极端子。
163.此外，将pmos晶体管p1的源极/漏极端子耦合至节点a1；将pmos晶体管p1的源极/漏极端子在节点a2处耦合至pmos晶体管p2的源极/漏极端子；将pmos晶体管p2的源极/漏极端子在节点a3处耦合至pmos晶体管p3的源极/漏极端子；将pmos晶体管p3的源极/漏极端子耦合至节点a4。将nmos晶体管n1的源极/漏极端子耦合至节点b1；将nmos晶体管n1的源极/漏极端子耦合至节点b2的nmos晶体管n2的源极/漏极端子；将nmos晶体管n2的源极/漏极端子耦合至nmos晶体管n3的源极/漏极端子；并且将nmos晶体管n3的源极/漏极端子耦合至节点b3。节点a2和a4还耦合至被称为vdd的电源轨。节点b2还耦合至被称为vss的另一个电源轨。参考图13a，还将节点a1耦合至节点b1，如通过连接z所示。节点a3还在节点e2处耦合至节点e1，如通过连接ze所示。节点a3还耦合至节点b3，如通过连接zn所示。为了在本发明的实施例中实施包含节点a1与b1之间的连接z、节点e1与e2之间的连接ze以及节点a3与b3之间的连接zn的ic 1300a，下文提供并讨论布局设计和/或结构的实施例，如参考图13b所示。
164.图13b是根据本发明的一些实施例的对应于图13a的ic 1300a的ic的布局图1300b。
165.在图13b的说明中，栅极1311、1312和1313被布置为图13a中的pmos晶体管p1-p3或nmos晶体管n1-n3的栅极端子。md部1321、1322、1323、1324、1325、1326和1327被布置为图13a中的pmos晶体管p1-p3或nmos晶体管n1-n3的源极/漏极。
166.栅极1311和md部1321和1322一起对应于pmos晶体管p1。栅极1312和md部1322和1333一起对应于pmos晶体管p2。栅极1313和md部1323和1324一起对应于pmos晶体管p3。在此类实施例中，pmos晶体管p1和p2共享md部1322，这对应于pmos晶体管p1和p2在图13a中所示的节点a2处耦合。pmos晶体管p2和p3共享md部1323，该md部对应于pmos晶体管p2和p3在图13a中所示的节点a3处耦合。
167.此外，栅极1311和md部1321和1325一起对应于nmos晶体管n1。栅极1312和md部1325和1326一起对应于nmos晶体管n2。栅极1313和md部1326和1327一起对应于nmos晶体管n3。在此类实施例中，nmos晶体管n1和n2共享md部1325，这对应于nmos晶体管n1和n2在图
13a中所示的节点b2处耦合。pmos晶体管p1和nmos晶体管n1共享md部1321，这对应于在节点a1和b1耦合在一起的pmos晶体管p1和nmos晶体管n1。该md部也对应于节点a1和b1耦合在图13a中所示的连接z之间。
168.布置导电轨1341、1342、1343、1344、1345、1346和1347。在一些实施例中，导电轨1342、1343、1344、1345和1346被称为信号导电轨，并且导电轨1341和1347被称为电源导电轨，该电源导电轨在上文至少参考图4讨论的。
169.布置了vd通孔1331、1332、1333、1334、1335和1336。vd通孔1331将md部1321耦合至导电轨1344。vd通孔1332将md部1322耦合至导电轨1341，该导电轨还耦合至布置在m1层中的电源轨(未示出)。md部1322和导电轨1341一起耦合至电源轨，这对应于节点a2耦合至如以上关于图13a所讨论的电源轨vdd。vd通孔1333将md部1323耦合至导电轨1343。vd通孔1334将md部1324耦合至导电轨1341。类似地，md部1324和导电轨1341一起耦合至电源轨，这对应于节点a4耦合至如以上关于图13a所讨论的电源轨vdd。vd通孔1335将md部1325耦合至导电轨1347，该导电轨还耦合至布置在m1层中的另一个电源轨(未示出)。md部1325和导电轨1347一起耦合至电源轨，这对应于节点b2耦合至如以上关于图13a所讨论的电源轨vss。vd通孔1336将md部1327耦合至导电轨1346。
170.布置了vg通孔1351、1352和1353。vg通孔1351将栅极1311耦合至导电轨1343。利用此类配置，栅极1311还通过导电轨1343耦合至md部1323，这对应于节点e1和a3耦合在如以上关于图13a所讨论的连接ze之间。vg通孔1352将栅极1312耦合至导电轨1345。vg通孔1353将栅极1313耦合至导电轨1342。
171.布置了导电部1361、1362和1363。导电部1361也被称为m0跳线，并且在一些实施例中对应于如图3a或图3c中所示的导电部121、122或123。导电部1361将导电轨1343和1346耦合在一起。利用此类结构，md部1323和1327耦合在一起，这对应于节点a3和b3耦合在如以上关于图13a所讨论的连接zn之间。
172.此外，导电部1362和1363也被称为v0轨，并且对应于如图3a-图3c中所示的导电部111和112。如上文参考vd通孔1331-1336所讨论的，将导电部1362耦合至导电轨1341和md部1322和1324的两者，该md部还耦合至电源轨vdd。导电部1263耦合至导电轨1347和md部1325的两者，该md部还耦合至电源轨vss。
173.现参考图14a。图14a是根据本发明的一些实施例的ic 1400a的电路图。为了说明ic 1400a，如连接i所示，将pmos晶体管p1的栅极端子耦合至nmos晶体管n1的栅极端子。在一些实施例中，连接i表示为输入端子，以向pmos晶体管p1和nmos晶体管n1的两者提供控制信号。
174.此外，pmos晶体管p1的源极/漏极端子耦合至节点a1。pmos晶体管p1的源极/漏极端子耦合至节点a2。nmos晶体管n1的源极/漏极端子耦合至节点b1。nmos晶体管n2的源极/漏极端子耦合至节点b2。节点a1还耦合至被称为vdd的电源轨。节点b1还耦合至被称为vss的另一个电源轨。节点a2还耦合至节点b2，如连接zn所示。为了在本发明的实施例中实施包含节点a2与b2之间的连接zn的ic 1400a，下文提供并讨论布局设计和/或结构的实施例，如参考图14b所示。
175.图14b是根据本发明的一些实施例的对应于图14a的ic 1400a的ic的布局图1400b。
176.在图14b的说明中，栅极1411被布置为图14a中的pmos晶体管p1和nmos晶体管n1的栅极端子。md部1421、1422和1423被布置为图14a中的pmos晶体管p1或nmos晶体管n1的源极/漏极。
177.栅极1411和md部1421和1422一起对应于pmos晶体管p1。栅极1411和md部1423和1422一起对应于nmos晶体管n1。在此类实施例中，pmos晶体管p1和p2共享md部1422，这对应于pmos晶体管p1在图14a中示出的节点a2和b2处耦合在一起。该md部也对应于节点a2和b2耦合在图14a中所示的连接z之间。
178.布置导电轨1441、1442、1443、1444、1445和1446。在一些实施例中，导电轨1442、1443、1444和1445被称为信号导电轨，并且导电轨1441和1446被称为电源导电轨，该电源导电轨在上文至少参考图4讨论的。
179.布置了vg通孔1431、1432和1433。vd通孔1431将md部1421耦合至导电轨1441，该导电轨还耦合至布置在m1层中的电源轨(未示出)。md部1421和导电轨1441一起耦合至电源轨，这对应于节点a1耦合至如以上关于图14a所讨论的电源轨vdd。vd通孔1432将md部1422耦合至导电轨1444。vd通孔1433将md部1423耦合至导电轨1423，该导电轨还耦合至布置在m1层中的另一个电源轨(未示出)。md部1423和导电轨1446一起耦合至电源轨，这对应于节点b1耦合至如以上关于图14a所讨论的电源轨vss。
180.布置了vg通孔1451。vg通孔1451将栅极1411耦合至导电轨1445，该导电轨还耦合至布置在m1层中的信号轨(未示出)。栅极1411和导电轨1445一起耦合至信号轨，该信号轨对应于pmos晶体管p1或nmos晶体管n1的栅极耦合在如以上关于图14a所讨论的连接i之间。
181.布置了导电部1461、1462和1463。导电部1461也被称为m0跳线，并且在一些实施例中对应于如图3a或图3c中所示的导电部121、122或123。导电部1461将导电轨1443和1444耦合在一起。
182.此外，导电部1462和1463也被称为v0轨，并且在一些实施例中对应于如图3a-图3c中所示的导电部111和112。如上文参考vd通孔1431-1433所讨论的，将导电部1462耦合至导电轨1441和md部1421的两者，该md部还耦合至电源轨vdd。导电部1463耦合至导电轨1446和md部1423的两者，该md部还耦合至电源轨vss。
183.现参考图15a。图15a是根据本发明的一些实施例的ic 1500a的电路图。为了说明ic 1500a，将pmos晶体管p1的栅极端子耦合至如通过连接i所示的nmos晶体管n1的栅极端子。将pmos晶体管p2的栅极端子耦合至也如通过连接i所示的nmos晶体管n2的栅极端子。在一些实施例中，连接i的结构/布置类似于图14a中所示的连接i的结构/布置。
184.此外，将pmos晶体管p1的源极/漏极端子耦合至节点a1；将pmos晶体管p1的源极/漏极端子在节点a2处耦合至pmos晶体管p2的源极/漏极端子；并且将pmos晶体管p2的源极/漏极端子耦合至节点a3。将nmos晶体管n1的源极/漏极端子耦合至节点b1；将nmos晶体管n1的源极/漏极端子在节点b2处耦合至nmos晶体管n2的源极/漏极端子；并且将nmos晶体管n2的源极/漏极端子耦合至节点b3。节点a1和a3还耦合至被称为vdd的电源轨。节点b1和b3还耦合至被称为vss的另一个电源轨。节点a2还耦合至节点b2，如通过图15a所示的连接zn所示。为了在本发明的实施例中实施包含节点a2与b2之间的连接zn的ic 1500a，下文提供并讨论布局设计和/或结构的实施例，如参考图15b所示。
185.图15b是根据本发明的一些实施例的对应于图15a的ic 1500a的ic的布局图
1500b。
186.在图15b的说明中，栅极1511和1512被布置为图15a中的pmos晶体管p1-p2或nmos晶体管n1-n2的栅极端子。md部1521、1522、1523、1524和1525被布置为图15a中的pmos晶体管p1-p2或nmos晶体管n1-n2的源极/漏极端子。
187.栅极1511和md部1521和1522一起对应于pmos晶体管p1。栅极1512和md部1522和1523一起对应于pmos晶体管p2。在此类实施例中，pmos晶体管p1和p2共享md部1522，这对应于pmos晶体管p1和p2在图15a中所示的节点a2处耦合。栅极1511和md部1524和1522一起对应于nmos晶体管n1。栅极1512和md部1522和1525一起对应于nmos晶体管n2。在此类实施例中，nmos晶体管n1和n2共享md部1522，这对应于nmos晶体管n1和n2在图15a中所示的节点b2处耦合。而且，nmos晶体管n1/n2和pmos晶体管p1/p2共享md部1522，这对应于节点a2和b2耦合在图15a中所示的连接zn之间耦合。
188.布置导电轨1541、1542、1543、1544、1545和1546。在一些实施例中，导电轨1542、1543、1544和1545被称为信号导电轨，并且导电轨1541和1546被称为电源导电轨，该电源导电轨在上文至少参考图4讨论的。
189.布置了vd通孔1531、1532、1533、1534和1535。vd通孔1531将md部1521耦合至导电轨1541，该导电轨还耦合至布置在m1层中的电源轨(未示出)。md部1521和导电轨1541一起耦合至电源轨，这对应于节点a1耦合至如以上关于图15a所讨论的电源轨vdd。vd通孔1532将md部1522耦合至导电轨1543。vd通孔1533将md部1523耦合至导电轨1541。类似地，md部1523和导电轨1541一起耦合至电源轨，这对应于节点a3耦合至电源轨vdd，如以上关于图15a所讨论的。
190.此外，vd通孔1534将md部1524耦合至导电轨1546，该导电轨还耦合至布置在m1层中的另一个电源轨(未示出)。md部1524和导电轨1546一起耦合至电源轨，这对应于节点b1耦合至如以上关于图15a所讨论的电源轨vss。vd通孔1535将md部1525耦合至导电轨1546。类似地，md部1525和导电轨1546一起耦合至电源轨，这对应于节点b3耦合至电源轨vss，如以上关于图15a所讨论的。
191.布置了vg通孔1551和1552。vg通孔1551将栅极1511耦合至导电轨1545，该导电轨还耦合至布置在m1层中的信号轨(未示出)。而且，vg通孔1552将栅极1512耦合至导电轨1545。栅极1511和导电轨1545一起耦合至信号轨，该信号轨对应于pmos晶体管p1或nmos晶体管n1的栅极耦合在如以上关于图15a所讨论的连接i之间。类似地，栅极1512和导电轨1545一起耦合至也耦合至栅极1511的同一信号轨，这对应于pmos晶体管p2或nmos晶体管n2的栅极耦合在也表示为连接i的连接之间。
192.布置了导电部1561、1562和1563。导电部1561也被称为m0跳线，并且在一些实施例中对应于如图3b或图3c中所示的导电部124。导电部1561将导电轨1542和1543耦合在一起。
193.此外，导电部1562和1563也被称为v0轨，并且在一些实施例中对应于如图3a-图3c中所示的导电部111和112。如上文参考vd通孔1531-1535所讨论的，将导电部1562耦合至导电轨1541和md部1521和1523的两者，该md部还耦合至电源轨vdd。导电部1563耦合至导电轨1546和md部1524和1525的两者，该md部还耦合至电源轨vss。
194.现参考图16a。图16a是根据本发明的一些实施例的ic 1600a的电路图。为了说明ic 1600a，如通过连接i1所示，将pmos晶体管p1的栅极端子耦合至nmos晶体管n1的栅极端
子。将pmos晶体管p2的栅极端子耦合至nmos晶体管n2的栅极端子，如通过连接i2所示；并且将pmos晶体管p3的栅极端子耦合至nmos晶体管n3的栅极端子，如通过连接i3所示。在一些实施例中，连接i1、i2或i3的结构/布置类似于图14a中所示的连接i的结构/布置。在一些其他实施例中，连接i1、i2和i3还耦合至彼此不同的信号轨(未示出)，以传输不同的数据信号。例如，连接i1耦合至第一信号轨；连接i2耦合至第二信号轨；并且连接i3耦合至第三信号轨。
195.此外，将pmos晶体管p1的源极/漏极端子耦合至节点a1；将pmos晶体管p1的源极/漏极端子在节点a2处耦合至pmos晶体管p2的源极/漏极端子；将pmos晶体管p2的源极/漏极端子在节点a3处耦合至pmos晶体管p3的源极/漏极端子。pmos晶体管p3的源极/漏极端子耦合至节点a4。将nmos晶体管n1的源极/漏极端子耦合至节点b1；将nmos晶体管n1的源极/漏极端子耦合至nmos晶体管n2的源极/漏极端子；将nmos晶体管n2的源极/漏极端子耦合至nmos晶体管n3的源极/漏极端子；并且将nmos晶体管n3的源极/漏极端子耦合至节点b2。节点a1和a3还耦合至被称为vdd的电源轨。节点b2还耦合至被称为vss的另一个电源轨。节点a2还耦合至节点a4。节点a2还耦合至节点b1，如通过图16a所示的连接zn所示。为了在本发明的实施例中实施包含节点a2与b1之间的连接zn的ic 1600a，下文提供并讨论布局设计和/或结构的实施例，如参考图16b所示。
196.图16b是根据本发明的一些实施例的对应于图16a的ic 1600a的ic的布局图1600b。
197.在图16b的说明中，栅极1611、1612和1613被布置为图16a中的pmos晶体管p1-p3或nmos晶体管n1-n3的栅极端子。md部1621、1622、1623、1624、1625、1626、1627和1628被布置为图16a中的pmos晶体管p1-p3或nmos晶体管n1-n3的源极/漏极端子。
198.栅极1611和md部1621和1622一起对应于pmos晶体管p1。栅极1612和md部1622和1623一起对应于pmos晶体管p2。在此类实施例中，pmos晶体管p1和p2共享md部1622，这对应于pmos晶体管p1和p2在图16a中所示的节点a2处耦合。栅极1613和md部1623和1624一起对应于pmos晶体管p3。在此类实施例中，pmos晶体管p2和p3共享md部1623，这对应于pmos晶体管p2和p3在图16a中所示的节点a3处耦合。栅极1611和md部1625和1626一起对应于nmos晶体管n1。栅极1612和md部1626和1627一起对应于nmos晶体管n2。栅极1613和md部1627和1628一起对应于nmos晶体管n3。
199.布置导电轨1641、1642、1643、1644、1645、1646和1647。在一些实施例中，导电轨1642、1643、1644、1645和1646被称为信号导电轨，并且导电轨1641和1647被称为电源导电轨，该电源导电轨在上文至少参考图4讨论的。
200.布置了vd通孔1631、1632、1633、1634、1635和1636。vd通孔1631将md部1621耦合至导电轨1641，该导电轨还耦合至布置在m1层中的电源轨(未示出)。md部1621和导电轨1641一起耦合至电源轨，这对应于节点a1耦合至如以上关于图16a所讨论的电源轨vdd。vd通孔1632将md部1622耦合至导电轨1643。vd通孔1633将md部1623耦合至导电轨1641，该导电轨还耦合至电源轨。类似地，md部1623和导电轨1641一起耦合至电源轨，这对应于节点a3耦合至电源轨vdd，如以上关于图16a所讨论的。vd通孔1634将md部1624耦合至导电轨1643。利用此类结构，md部1622和1624耦合在一起，这对应于如以上关于图16a所讨论的节点a2和a4耦合在一起。
201.此外，vd通孔1635将md部1625耦合至导电轨1644。vd通孔1636将md部1628耦合至导电轨1647，该导电轨还耦合至布置在m1层中的另一个电源轨(未示出)。md部1628和导电轨1647一起耦合至电源轨，这对应于节点b2耦合至如以上关于图16a所讨论的电源轨vss。
202.布置了vg通孔1651、1652和1653。vg通孔1651将栅极1611耦合至导电轨1645，该导电轨还耦合至布置在m1层中的第一信号轨(未示出)。栅极1611和导电轨1645一起耦合至第一信号轨，在一些实施例中，这对应于连接i1耦合至如以上关于图16a所讨论的第一信号轨。vg通孔1652将栅极1612耦合至导电轨1642，该导电轨还耦合至布置在m1层中的第二信号轨(未示出)。栅极1612和导电轨1642一起耦合至第二信号轨，在一些实施例中，这对应于连接i2耦合至如以上关于图16a所讨论的第二信号轨。vg通孔1653将栅极1613耦合至导电轨1646，该导电轨还耦合至布置在m1层中的第三信号轨(未示出)。栅极1613和导电轨1646一起耦合至第三信号轨，在一些实施例中，这对应于连接i3耦合至如以上关于图16a所讨论的第三信号轨。
203.布置了导电部1661、1662和1663。在一些实施例中，导电部1661成形为有轨块并且也被称为对应于如图3b或图3c中所示的导电部124的m0跳线。导电部1661将导电轨1643和1644耦合在一起。利用此类结构，md部1625和1622耦合在一起，这对应于节点b1和a2耦合在如以上关于图16a所讨论的连接zn之间。此外，md部1625、1622和1624还耦合在一起，这对应于如以上关于图16a所讨论的节点b1、a2和a4彼此耦合。
204.此外，导电部1662和1663也被称为v0轨，并且在一些实施例中对应于如图3a-图3c中所示的导电部111和112。如上文参考vd通孔1631-1636所讨论的，将导电部1662耦合至导电轨1641和md部1621和1623的两者，该md部还耦合至电源轨vdd。导电部1663耦合至导电轨1647和md部1628的两者，该md部还耦合至电源轨vss。
205.现参考图17a。图17a是根据本发明的一些实施例的ic 1700a的电路图。为了说明ic 1700a，pmos晶体管p1包含栅极端子a1、漏极(d)端子和源极(s)端子。nmos晶体管n1包含栅极端子b2、d端子和s端子。pmos晶体管p1的s端子耦合至nmos晶体管n1的d端子，以形成第一晶体管对。pmos晶体管p2包含栅极端子b1、d端子和s端子。nmos晶体管n2包含栅极端子a2、d端子和s端子。pmos晶体管p2的d端子耦合至nmos晶体管n2的s端子，以形成第二晶体管对。
206.pmos晶体管p1的栅极端子a1耦合至nmos晶体管n2的栅极端子a2。pmos晶体管p2的栅极端子b1耦合至nmos晶体管n1的栅极端子b2。pmos晶体管p1的s端子和nmos晶体管n1的d端子耦合至pmos晶体管p2的d端子和nmos晶体管n2的s端子，以表示如图17a所示的连接z，以便作为传输门电路1700a操作。在一些实施例中，连接z还耦合至信号轨并且作为电路1700a的输出端子操作，以传输数据信号。在一些实施例中，传输门电路1700a在单个单元中。为了在本发明的实施例中实施包含连接z的传输门电路1700a，提供布局设计和/或结构的实施例，如下文参考图17b、17c或17d更详细地讨论的。
207.现在参考图17b和图17c。图17b和图17c是根据本发明的一些实施例的对应于图17a的ic 1700a的ic的布局图1700b和1700c。为了简化布局图1700b或1700c的说明，仅示出用于实施图17a的ic 1700a的布局图的部分。
208.在一些实施例中，布局图1700b或1700c示出了单元图案，其中，单元图案能够被制造为包含如上文关于图17a所讨论的传输门的装置或电路的基本单元或部分，以实施各种
布局图。可选地，在一些实施例中，布局图1700b或1700c在用于实施包含传输门的器件或电路的各种布局图中实施。
209.如图17b所示，布局图1700b包含栅极1711和1712、md部(未标记)、导电轨1741、1742和1743、vg通孔1751和1752、导电部1761和切割部1771和1772。
210.切割部1771和1772布置在有源区中并且沿行方向延伸，在图17b中被图案化为“ct”，以在布局图1700b中切断导电部。例如，切割部1771被配置为切断栅极1711，并且切割部1772被配置为切断栅极1712。可选地，切割部1771和1772被配置为将一个栅极1711或1712分成两个分离的部分。在一些实施例中，切割部1771和1772对应于至少在图1a中示出的切割部ct。
211.vg通孔1751将具有vg通孔1751的栅极1711耦合至导电轨1743，并且vg通孔1752将具有vg通孔1752的栅极1712耦合至导电轨1741。
212.导电部1761与栅极1711、切割部1771、导电轨1741和1743以及vg通孔1751部分地重叠。导电部1761也被称为m0跳线，并且在一些实施例中对应于如图3a或图3c中所示的导电部121、122或123。导电部1761将导电轨1741和1743耦合在一起。
213.在图17b的说明中，多晶硅间距d1被称为两个相邻栅极1711与1712之间的距离。m0间距d2是指两个相邻导电轨1741与1742之间的距离。在一些实施例中，多晶硅间距d1对应于图3a至图3c中所示的多晶硅间距d1，并且m0间距d2对应于图3a至图3c中所示的m0间距d2。
214.切割部1771和1772在列方向上分开距离d3。距离d3被称为这两个相邻切割部1771和1772的两个相邻边缘之间的缓进间隔，如图17b中所示。此外，栅极1711在行方向上与切割部1772分开距离d4。切割部1772未跨过栅极1711布置并且紧邻栅极1711布置。距离d4被称为切割部1772的边缘与栅极1711的边缘之间的间隔。切割部1772的边缘和栅极1711的边缘彼此紧邻布置。
215.在一些实施例中，距离d3的最小值约在m0间距d2的0.3倍至m0间距d2的0.6倍的范围内(即，0.3*m0间距d2～1*m0间距d2)。在各个实施例中，距离d4约在多晶硅间距d1的0.4倍至多晶硅间距d1的0.6倍的范围内(即，0.3*多晶硅间距d1～1*多晶硅间距d1)。
216.如图17c所示，布局图1700c包含栅极1713、1714和1715、md部(未标记)、导电轨1744和1745、vg通孔1753、导电部1762以及切割部1773和1774。
217.切割部1773与栅极1713部分地重叠并且被配置为切断栅极1713。切割部1774与栅极1715部分地重叠并且被配置为切断栅极1715。在一些实施例中，切割部1773和1774对应于至少在图1a中示出的切割部ct。
218.vg通孔1753与栅极1713和导电轨1745重叠，以将具有vg通孔1753的栅极1713耦合至导电轨1745。vg通孔1752与栅极1715和导电轨1744重叠，以将具有vg通孔1754的栅极1715耦合至导电轨1744。
219.导电部1762与栅极1715、切割部1774、导电轨1744和1745以及vg通孔1754部分地重叠。导电部1762也被称为m0跳线，并且在一些实施例中对应于如图3a或图3c中所示的导电部121、122或123。导电部1762将导电轨1744和1745耦合在一起。
220.在图17c的说明中，多晶硅间距d1和m0间距d2对应于图17b中所示的多晶硅间距d1和m0间距d2。切割部1773和1774在列方向上分开距离d5。距离d5被称为这两个相邻切割部
1773和1774的两个相邻边缘之间的缓进间隔，如图17c中所示。栅极1714在行方向上与切割部1774分开距离d6。切割部1775未跨过栅极1714布置并且紧邻栅极1714布置。距离d6被称为切割部1774和栅极1714的两个相邻边缘之间的间隔。
221.在一些实施例中，距离d5对应于图17b中所示的距离d3，并且具有类似的范围。在一些其他实施例中，距离d6对应于图17b中所示的距离d4，并且具有类似的范围。
222.现参考图17d。图17d是根据本发明的一些实施例的对应于图17a的ic 1700a的ic的布局图1700d。
223.在图17d的说明中，栅极1711和1712被布置为图17a中的pmos晶体管p1-p2或nmos晶体管n1-n2的栅极端子。md部1721、1722、1723、1724和1725被布置为图17a中的pmos晶体管p1-p2或nmos晶体管n1-n2的源极/漏极端子。
224.切割部1771和1772被布置并且将被除去以制造布局图1700d。切割部1771跨过栅极1711布置，以将栅极1711分成包含具有vg 1751的栅极1711和具有vg 1753的栅极1711的两个部分。切割部1771与导电轨1743和栅极1711部分地重叠。切割部1772跨过栅极1712布置，以将栅极1712分成包含具有vg 1752的栅极1712和具有vg 1754的栅极1712的两个部分。切割部1772与导电轨1744和栅极1712部分地重叠。
225.具有vg 1751的栅极1711和md部1721和1722一起对应于pmos晶体管p1。具有vg 1752的栅极1712和md部1722和1723一起对应于pmos晶体管p2。具有vg 1753的栅极1711和md部1724和1722一起对应于nmos晶体管n1。具有vg 1754的栅极1712和md部1722和1725一起对应于nmos晶体管n2。在此类实施例中，pmos晶体管p1和p2以及nmos晶体管n1和n2共享md部1722，这对应于pmos晶体管p1和p2以及nmos晶体管n1和n2耦合在图17a中所示的连接z之间。
226.布置导电轨1741、1742、1743、1744、1745和1746。在一些实施例中，导电轨1741、1742、1743、1744、1745和1746也被称为信号导电轨，该信号导电轨在上文至少参考图4所讨论。
227.布置了vd通孔1731。vd通孔1731将md部1722耦合至导电轨1746，该导电轨还耦合至布置在m1层中的信号轨(未示出)。在一些实施例中，信号轨表示为用于传输从连接z传输的信号的输出端子，如以上关于图17a所讨论的。
228.布置了vg通孔1751、1752、1753和1754。vg通孔1751将具有vg通孔1751的栅极1711耦合至导电轨1741，该导电轨还耦合至布置在m1层中的第一信号轨(未示出)。vg通孔1752将具有vg通孔1752的栅极1712耦合至导电轨1743，该导电轨还耦合至布置在m1层中的第二信号轨(未示出)。vg通孔1753将具有vg通孔1753的栅极1711耦合至导电轨1744，该导电轨还耦合至第二信号轨。vg通孔1754将具有vg通孔1754的栅极1712耦合至导电轨1745，该导电轨还耦合至第一信号轨。在此类结构中，这对应于pmos晶体管p1的栅极端子a1和nmos晶体管n2的栅极端子a2耦合在一起，以接收从第一信号轨传输的第一信号，如以上关于图17a所讨论的。类似地，这对应于pmos晶体管p2的栅极端子b1和nmos晶体管b2的栅极端子n2耦合在一起，以接收从第二信号轨传输的第二信号，如以上关于图17a所讨论的。
229.布置导电部1761。在一些实施例中，导电部1761成形为块并且也被称为对应于如图3a或图3c中所示的导电部121、122或123的m0跳线。导电部1761与栅极1711、切割部1771、两个相邻的导电轨1743和1744以及vg通孔1753部分地重叠。导电部1761将导电轨1743和
1744耦合在一起。如以上所讨论的，通过具有导电部1761的布置，导电轨1743和1744还耦合至第二信号轨。
230.现参考图17e。图17e是根据本发明的一些实施例的对应于图17a的ic 1700a的ic的布局图1700e。
231.在图17e的说明中，与图17d中的实施例相比，切割部1771与导电轨1744和栅极1711部分地重叠，并且切割部1772与导电轨1745'和栅极1712部分地重叠。vg通孔1753将md部1722耦合至导电轨1743，该导电轨还耦合至作为输出轨的信号轨(未示出)，以传输从以上关于图17a所讨论的连接z传输的信号。vg通孔1752将具有vg通孔1752的栅极1712耦合至导电轨1744，该导电轨还耦合至第二信号轨。vg通孔1753将具有vg通孔1753的栅极1711耦合至导电轨1744，该导电轨还耦合至第二信号轨。vg通孔1754将具有vg通孔1754的栅极1712耦合至导电轨1745，该导电轨还耦合至第一信号轨。在此类结构中，这也对应于图17a中所示的连接，如参考图17d所讨论的。导电部1761与栅极1711、切割部1771、两个相邻的导电轨1744和1745以及vg通孔1753部分地重叠。
232.现参考图18a。图18a是根据本发明的一些实施例的等同于图17a中的传输门电路1700a的ic 1800a的电路图。在图18a的说明中，与图17a相比，ic 1800a还包含pmos晶体管p3和nmos晶体管n3。pmos晶体管p1的栅极端子耦合至节点a1；pmos晶体管p2的栅极端子耦合至节点b1；pmos晶体管p3的栅极端子耦合至nmos晶体管n2的栅极。nmos晶体管n1的栅极端子耦合至节点b2；nmos晶体管n3的栅极端子耦合至pmos晶体管p2的栅极；nmos晶体管n2的栅极端子耦合至节点a2。节点a2还耦合至pmos晶体管p3的栅极端子。节点b1还耦合至节点b2，如通过图18a所示的连接zn所示。为了在本发明的实施例中实施包含节点b1与b2之间的连接z的ic 1800a，下文提供并讨论布局设计和/或结构的实施例，如参考图18b所示。
233.此外，将pmos晶体管p1的源极/漏极端子在节点s1处耦合至pmos晶体管p2的源极/漏极端子；将pmos晶体管p2的源极/漏极端子在节点s2处耦合至pmos晶体管p3的源极/漏极端子；将pmos晶体管p3的源极/漏极端子耦合至节点s2'。将nmos晶体管n1的源极/漏极端子在节点s3处耦合至nmos晶体管n3的源极/漏极端子；将nmos晶体管n3的源极/漏极端子在节点s3'处耦合至nmos晶体管n2的源极/漏极端子。节点s1还耦合至节点s3，如通过图18a所示的连接z'所示。为了在本发明的实施例中实施包含节点s1与s3之间的连接z'的ic 1800a，下文提供并讨论布局设计和/或结构的实施例，如参考图18b所示。
234.节点s2还耦合至对应于耦合在一起的pmos晶体管p3的源极端子和漏极端子的节点s2'。pmos晶体管p3的源极端子和漏极端子以短路结构耦合在一起，使得pmos晶体管p3无效。此外，节点s3还耦合至对应于耦合在一起的nmos晶体管n3的源极端子和漏极端子的节点s3'。nmos晶体管n3的源极端子和漏极端子以短路结构耦合在一起，使得nmos晶体管n3无效。利用pmos晶体管p3和nmos晶体管n3的连接，如图18a中所示，ic 1800a能够作为与图17a中的传输门电路1700a等效的电路操作。
235.图18b是根据本发明的一些实施例的对应于图18a的ic 1800a的ic的布局图1800b。
236.在图18b的说明中，栅极1811、1812和1813被布置为图18a中的pmos晶体管p1-p3或nmos晶体管n1-n3的栅极端子。md部1821、1822、1823、1824、1825、1826和1827被布置为图18a中的pmos晶体管p1-p3或nmos晶体管n1-n3的源极/漏极端子。
237.切割部1871被布置并将被除去以制造ic 1800a。切割部1871跨过栅极1811布置，以将栅极1811分成包含具有vg 1851的栅极1811和具有vg 1853的栅极1811的两个部分。
238.具有vg 1851的栅极1811和md部1821和1822一起对应于pmos晶体管p1。栅极1812和md部1822和1823一起对应于pmos晶体管p2。在此类实施例中，pmos晶体管p1和p2共享md部1822，这对应于pmos晶体管p1和p2在图18a中所示的节点s1处耦合。栅极1813和md部1823和1824一起对应于pmos晶体管p3。在此类实施例中，pmos晶体管p2和p3共享md部1823，这对应于pmos晶体管p2和p3在图18a中所示的节点s2处耦合。具有vg 1853的栅极1811和md部1825和1822一起对应于nmos晶体管n1。栅极1812和md部1822和1826一起对应于nmos晶体管n3。在此类实施例中，nmos晶体管n1和n3共享md部1822，这对应于nmos晶体管n1和n3在图18a中所示的节点s3处耦合。此外，pmos晶体管p1和p2以及nmos晶体管n1和n3共享md部1822，这对应于pmos晶体管p1和p2以及nmos晶体管n1和n3耦合在图18a中所示的连接z'之间。栅极1813和md部1826和1827一起对应于nmos晶体管n2。在此类实施例中，nmos晶体管n3和n2共享md部1826，这对应于nmos晶体管n3和n2在图18a中所示的节点s3'处耦合。
239.布置导电轨1841、1842、1843、1844、1845、1846、1847和1848。在一些实施例中，导电轨1842、1843、1844、1846、1847和1848被称为信号导电轨，并且导电轨1841和1845被称为电源导电轨，该电源导电轨在上文至少参考图4讨论的。
240.布置了vd通孔1831、1832、1833、1834和1835。vd通孔1831将md部1822耦合至导电轨1842。vd通孔1832将md部1823耦合至导电轨1846，并且vd通孔1833将md部1824耦合至导电轨1846。在此类实施例中，pmos晶体管p3的源极端子和pmos晶体管p3的漏极端子耦合在一起，这对应于pmos晶体管p3的源极/漏极端子在节点s2和s2'处作为图18a中所示的短路结构耦合。类似地，vd通孔1834将md部1822耦合至导电轨1845，并且vd通孔1835将md部1826耦合至导电轨1846。在此类实施例中，nmos晶体管n2的源极端子和nmos晶体管n2的漏极端子耦合在一起，这对应于nmos晶体管n2的源极/漏极端子在节点s3和s3'处作为图18a中所示的短路结构耦合。
241.布置了vg通孔1851、1852、1853和1854。vg通孔1851将具有vg通孔1851的栅极1811耦合至导电轨1841，该导电轨还耦合至布置在m1层中的第一信号轨(未示出)。这对应于pmos晶体管p1在图18a中的节点a1处耦合。vg通孔1852将栅极1812耦合至导电轨1843。vg通孔1853将栅极1812和vg 1853耦合至导电轨1844。vg通孔1854将栅极1813耦合至导电轨1847，该导电轨还耦合至布置在m1层中的第二信号轨(未示出)。这对应于nmos晶体管n2在图18a中的节点a2处耦合。
242.布置导电部1861，并且该导电部与切割部1871、栅极1811、导电轨1843和1844以及vg通孔1853部分地重叠。在一些实施例中，导电部1861成形为块并且也被称为对应于如图3a或图3c中所示的导电部121、122或123的m0跳线。导电部1861将导电轨1843和1844耦合在一起。利用此类结构，将具有vg通孔1853的栅极1811和栅极1812耦合在一起，这对应于节点b1和b2耦合在如以上关于图18a所讨论的连接z之间。
243.现参考图19a。图19a是根据本发明的一些实施例的等同于图17a中的传输门电路1700a的i c 1900a的电路图。在图19a的说明中，与图17a相比，ic 1900a还包含pmos晶体管p3、p4、p5和p6以及nmos晶体管n3、n4、n5和n6。将pmos晶体管p1的栅极端子在节点c1处耦合至nmos晶体管n1的栅极端子；如通过连接i1所示，将pmos晶体管p2的栅极端子耦合至nmos
晶体管n2的栅极端子；将pmos晶体管p3的栅极端子耦合至节点sb1；如通过连接i2所示，将pmos晶体管p4的栅极端子耦合至nmos晶体管n4的栅极端子；将pmos晶体管p5的栅极端子耦合至节点s1；如通过连接s2所示，将pmos晶体管p6的栅极端子耦合至nmos晶体管n6的栅极端子；将nmos晶体管n3的栅极端子耦合至节点s3；并且将nmos晶体管n5的栅极端子耦合至节点sb3。
244.在一些用于说明图19a和图19b的实施例中，节点sb1、sb2和连接sb3还耦合至表示为sb的第一信号轨(未示出)，以接收从第一信号轨传输的第一信号。节点s1、s2和s3还耦合至表示为s的第二信号轨(未示出)，以接收从信号轨传输的除第一信号之外的第二信号。连接i1还耦合至表示为i1的第三信号轨(未示出)，以接收从第三信号轨传输的第三信号。连接i2还耦合至表示为i2的第四信号轨(未示出)，以接收从第四信号轨传输的第四信号。
245.此外，将pmos晶体管p1的源极/漏极端子耦合至节点a1；将pmos晶体管p1的源极/漏极端子在节点a2处耦合至pmos晶体管p2的源极/漏极端子；将pmos晶体管p2的源极/漏极端子耦合至pmos晶体管p3的源极/漏极端子；将pmos晶体管p3的源极/漏极端子在节点a3处耦合至pmos晶体管p4的源极/漏极端子；将pmos晶体管p4的源极/漏极端子耦合至pmos晶体管p5的源极/漏极端子；将pmos晶体管p5的源极/漏极端子在节点a4处耦合至pmos晶体管p6的源极/漏极端子；并且将pmos晶体管p6的源极/漏极端子耦合至节点a5。将nmos晶体管n1的源极/漏极端子耦合至节点b1；将nmos晶体管n1的源极/漏极端子在节点b2处耦合至nmos晶体管n2的源极/漏极端子；将nmos晶体管n2的源极/漏极端子耦合至nmos晶体管n3的源极/漏极端子；将nmos晶体管n3的源极/漏极端子在节点b3处耦合至nmos晶体管n4的源极/漏极端子；将nmos晶体管n4的源极/漏极端子耦合至nmos晶体管n5的源极/漏极端子；将nmos晶体管n5的源极/漏极端子在节点b4处耦合至nmos晶体管n6的源极/漏极端子；并且将nmos晶体管n6的源极/漏极端子耦合至节点b5。
246.节点a2和b5还耦合至被称为vdd的电源轨。节点b2和b4还耦合至被称为vdd的电源轨。节点c2还耦合至节点c1。还将节点a1耦合至节点b1，如通过连接z所示。节点a3还在节点c2处耦合至节点b3。节点c2还耦合至节点c1，如连接s4所示。节点a5还耦合至节点b5，如连接sb2所示。为了在本发明的实施例中实施包含节点a1与b1之间的连接z、节点c1与c2之间的连接s4以及节点a5与b5之间的连接sb2的ic 1900a，下文提供并讨论布局设计和/或结构的实施例，如参考图19b所示。
247.图19b是根据本发明的一些实施例的对应于图19a的ic 1900a的ic的布局图1900b。与图18b中的布局1800b相比，在布局图1900b中布置了较少的导电轨。
248.在图19b的说明中，栅极1911、1912、1913、1914、1915和1916被布置为图18a中的pmos晶体管p1-p6或nmos晶体管n1-n6的栅极端子。md部1920、1920'、1921、1922、1923、1924、1925、1926、1927、1928和1929被布置为图19a中的pmos晶体管p1-p6或nmos晶体管n1-n6的源极/漏极端子。布置了切割部1971和1972。切割部1971跨过栅极1913布置，以将栅极1913分成包含具有vg 1953的栅极1913和具有vg 1954的栅极1913的两个部分。切割部1972跨过栅极1915布置，以将栅极1915分成包含具有vg 1956的栅极1915和具有vg 1957的栅极1915的两个部分。
249.栅极1911和md部1920和1921一起对应于pmos晶体管p1。栅极1912和md部1921和1922一起对应于pmos晶体管p2。在此类实施例中，pmos晶体管p1和p2共享md部1921，该md部
对应于pmos晶体管p1和p2在图19a中所示的节点a2处耦合。具有vg 1953的栅极1913和md部1922和1923一起对应于pmos晶体管p3。栅极1914和md部1923和1924一起对应于pmos晶体管p4。在此类实施例中，pmos晶体管p3和p4共享md部1923，这对应于pmos晶体管p3和p4在图19a中所示的节点a3处耦合。具有vg 1956的栅极1915和md部1924和1925一起对应于pmos晶体管p5。栅极1916和md部1925和1926一起对应于pmos晶体管p6。在此类实施例中，pmos晶体管p5和p6共享md部1925，这对应于pmos晶体管p5和p6在图19a中所示的节点a4处耦合。
250.此外，栅极1911和md部1920和1927一起对应于nmos晶体管n1。在此类实施例中，nmos晶体管n1和pmos晶体管p1共享md部1920，这对应于nmos晶体管n1和pmos晶体管p1耦合在图19a中的示出的连接z之间。栅极1912和md部1927和1928一起对应于nmos晶体管n2。在此类实施例中，nmos晶体管n1和n2共享md部1927，这对应于nmos晶体管n1和n2在图19a中的节点b2处耦合。栅极1913和md部1928和1923一起对应于nmos晶体管n3。栅极1914和md部1923和1929一起对应于nmos晶体管n4。在此类实施例中，nmos晶体管n3-n4和pmos晶体管p3-p4共享md部1923，这对应于nmos晶体管n3-n4和pmos晶体管p3-p4耦合在图19a中的节点a3与b3之间。具有vg 1957的栅极1915和md部1929和1920'一起对应于nmos晶体管n5。栅极1916和md部1920'和1926一起对应于nmos晶体管n6。在此类实施例中，nmos晶体管n5和n6共享md部1920'，该md部对应于nmos晶体管n5和n6在图19a中的节点b4处耦合。此外，nmos晶体管n6和pmos晶体管p6共享md部1926，这对应于nmos晶体管n6和pmos晶体管p6耦合在图19a中的节点a5与b5之间。
251.布置了导电轨1940、1940'、1941、1942、1943、1944、1945、1946、1947、1948和1949。在一些实施例中，导电轨1940、1940'、1942、1943、1944、1945、1947、1948和1949被称为信号导电轨，并且导电轨1941和1946被称为电源导电轨，该电源导电轨在上文至少参考图4讨论的。
252.布置了vd通孔1931、1932、1933、1934、1935、1936和1937。vd通孔1931将md部1920耦合至导电轨1942。vd通孔1932将md部1921耦合至导电轨1941，该导电轨还耦合至布置在m1层中的电源轨(未示出)。md部1921和导电轨1941一起耦合至电源轨，这对应于节点a2耦合至如以上关于图19a所讨论的电源轨vdd。vd通孔1933将md部1923耦合至导电轨1944。vd通孔1934将md部1925耦合至导电轨1941。md部1925和导电轨1941一起耦合至电源轨，这对应于节点a4耦合至电源轨vss，如以上关于图19a所讨论的。
253.此外，vd通孔1935将md部1927耦合至导电轨1946，该导电轨还耦合至布置在m1层中的另一个电源轨(未示出)。md部1927和导电轨1946一起耦合至此类电源轨，这对应于节点b2耦合至电源轨vd vss，如以上关于图19a所讨论的。vd通孔1936将md部1920'耦合至导电轨1946，该导电轨还耦合至与导电轨1946耦合至的电源轨相同的电源轨(未示出)。将md部1920'和导电轨1946一起耦合至此类电源轨，这对应于节点b4耦合至电源轨vd vss，如以上关于图19a所讨论的。vd通孔1937将md部1926耦合至导电轨1940，该导电轨还耦合至布置在m1层中的第一信号轨(未示出)。
254.布置了vg通孔1951、1952、1953、1954、1955、1957、1958和1959。vg通孔1951将栅极1911耦合至导电轨1944，该导电轨还耦合至布置在m1层中的信号轨(未示出)。这对应于pmos晶体管p1和noms晶体管n1在图19a中的节点c11处耦合。在此类结构中，耦合至导电轨1944的md部1923还耦合至栅极1911。这对应于也耦合至节点a3和b3的节点c1和c2耦合在图
19a中的连接s4之间。vg通孔1952将栅极1912耦合至导电轨1945，该导电轨还耦合至布置在m1层中的第三信号轨(未示出)。这对应于pmos晶体管p2和noms晶体管n2在图19a中的连接i1之间。vg通孔1953将具有vg通孔1953的栅极1913耦合至导电轨1949，该导电轨还耦合至第一信号轨。这对应于pmos晶体管p3在图19a中的节点sb1处耦合。vg通孔1954将具有vg通孔1954的栅极1913耦合至导电轨1940'，该导电轨还耦合至布置在m1层中的第二信号轨(未示出)。这对应于nmos晶体管n3在图19a中的节点s3处耦合。
255.此外，在一些实施例中，vg通孔1955将栅极1914耦合至导电轨1947，该导电轨还耦合至布置在m1层中的第四信号轨(未示出)。这对应于pmos晶体管p4和noms晶体管n4在图19a中的连接i2之间。vg通孔1956将具有vg通孔1956的栅极1915耦合至导电轨1948，该导电轨还耦合至第二信号轨。这对应于pmos晶体管p5在图19a中的节点s1处耦合。vg通孔1957将具有vg通孔1957的栅极1915耦合至导电轨1940，该导电轨还耦合至第一信号轨。这对应于nmos晶体管n5在图19a中的节点sb3处耦合。vg通孔1958将栅极1916耦合至导电轨1948，该导电轨还耦合至第二信号轨。而且，vg通孔1959将栅极1916耦合至导电轨1940'，该导电轨还耦合至第二信号轨。这对应于pmos晶体管p6和noms晶体管n6在图19a中的连接s2之间。
256.布置了导电部1961、1962、1963和1964。在一些实施例中，导电部1961成形为有轨块并且也被称为对应于如图3b或图3c中所示的导电部124的m0跳线。导电部1961将导电轨1942和1943耦合在一起。
257.此外，在一些实施例中，导电部1962成形为块并且也被称为对应于如图3a或图3c中所示的导电部121、122或123的m0跳线。导电部1962与栅极1915、切割部1972、导电轨1949和1940以及vg通孔1957部分地重叠。导电部1962将导电轨1949和1940耦合在一起。利用此类配置，栅极1913、具有vg通孔1957的栅极1915和md部1926耦合在一起，这对应于pmos晶体管p3、nmos晶体管n5，以及耦合在连接sb2之间的节点b1和a2耦合至相同的信号轨，在一些实施例中，该信号轨是如以上关于图19a所讨论的第一信号轨。
258.此外，导电部1963和1964也被称为v0轨，并且在一些实施例中对应于如图3a-图3c中所示的导电部111和112。如上文参考vd通孔1931-1937所讨论的，将导电部1963耦合至导电轨1941和md部1921和1925的两者，该md部还耦合至电源轨vdd。导电部1964耦合至导电轨1946和md部1927和1920'的两者，该md部还耦合至电源轨vss。
259.如通过图1a至图19b中描绘和以上所讨论的非限制性实例所述，各个实施例包含形成在导电轨上并且设置在m0层的上方和m1层的下方的导电部，由此与缺少这些导电部的方法相比增加了布线的灵活性。
260.现参考图20。图20是根据本发明的一些实施例的用于制造ic的方法2000的流程图。在一些实施例中，基于ic布局图制造ic，该ic布局图包含对应于以上关于图1a-图19b所讨论的ic结构(例如，ic 700或1000之一)的布局图100a、100b、200、300a-300c、400、500a-500c、800、1100b、1200b、1300b、1400b、1500b、1600b、1700b-1700e、1800b或1900b之一。在一些实施例中，方法2000的操作以图20所描绘的顺序执行。在一些实施例中，方法2000的操作同时执行和/或以除了图20所描绘的顺序之外的顺序执行。在一些实施例中，在执行方法2000的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。
261.在操作2010处，在第一金属层中形成导电轨。在一些实施例中，导电轨对应于以上关于图1a至图19b所讨论的导电轨p01、p02和s01-s04。第一金属层对应于以上关于图1a至
图19b所讨论的m0层。
262.在一些实施例中，导电轨包含一对第一导电轨。在各个实施例中，该对第一导电轨对应于导电轨p01和p02，该导电轨也被表示为以上关于图1a至图19b所讨论的电源导电轨。
263.在操作2020处，在第一金属层上方的第二金属层中形成信号轨。在一些实施例中，信号轨对应于信号轨p11、p12和s11-s4或以上关于图1a至图19b所讨论的未示出的轨道。第二金属层对应于以上关于图1a至图19b所讨论的m1层。
264.在操作2030处，第一导电部在第一金属层与第二金属层之间形成并且与信号轨间隔开。在一些实施例中，在布局图中，第一导电部与一对第一导电轨重叠。在一些实施例中，第一导电部对应于以上关于图1a至图19b所讨论的表示为v0轨的导电部。例如，第一导电部对应于图1a、图1b、图3a至图3c中所示的导电部111或112或图4、图5a至图5c等中的导电部411a、411b、412a、412b。
265.在一些实施例中，方法2000还包含如下操作。第二导电部也在第一金属层与第二金属层之间形成并且也与信号轨间隔开。在布局图中，第二导电部与一对第一导电轨之间的至少两个相邻的导电轨重叠。在一些实施例中，第二导电部对应于以上关于图1a至图19b所讨论的m0跳线所表示的导电部。例如，第二导电部对应于图1a、图1b、图3a至图3c中所示的导电部121、122、123或124或者图4、图5a至图5c等中的导电部421。在各个实施例中，与第二导电部设置在一起的相邻导电轨对应于导电轨s0，该导电轨也被表示为以上关于图1a至图19b所讨论的信号导电轨。
266.现参考图21。图21是根据本发明的一些实施例的用于设计集成电路的版图设计的电子设计自动化(eda)系统2100的框图。eda系统2100被配置为实施图6中所公开的方法600和图20中所公开的方法2000的一个或多个操作，并且还结合图1a-图5c和图7a-图19b进行解释。在一些实施例中，eda系统2100包含apr系统。
267.在一些实施例中，eda系统2100是通用计算设备，通用计算设备包含硬件处理器2120和非瞬时计算机可读存储介质2160。存储介质2160，除了其它用处之外，通过，即，存储，计算机程序代码(指令)2161，即，一组可执行的指令进行编码。通过硬件处理器2120对于指令2161的执行代表了(至少部分)电子设计自动化工具，其实施，例如，方法600和2000的部分或全部。
268.处理器2120通过总线2150电耦合至计算机可读存储介质2160。处理器2120还通过总线2150电耦合至输入/输出(i/o)接口2110和制造工具2170。网络界面2130也通过总线2150电连接至处理器2120。网络界面2130与网络2140连接，从而使处理器2120和估算机可读存储介质2160能够通过网络2140连接至外部元件。处理器2120被配置为执行计算机可读存储介质2160中编码的计算机程序代码2161，以使eda系统2100可用于所描述的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器2120为中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)和/或合适的处理单元。
269.在一个或多个实施例中，计算机可读存储介质2160是电子的、磁性的、光纤的、电磁的、红外线的和/或半导体系统(或者装置或者器件)。例如，计算机可读存储介质2160包含半导体或固态存储器、磁带、移动计算机磁盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质2160包括光盘只读存储器(cd-rom)、读写光盘存储器(cd-r/w)和/或数字视频光盘(dvd)。
270.在一个或多个实施例中，存储计算机程序代码2161的存储介质2160被配置为引起eda系统2100(其中，此类执行代表(至少部分)电子设计自动化工具)可用于执行所描述的工艺和/或方法的部分或者全部。在一个或多个实施例中，存储介质2160也存储帮助执行所描述的工艺和/或方法的部分或者全部的信息。在一个或多个实施例中，存储介质2160存储标准单元的库2162，该标准单元包含本文所公开的这种标准单元，例如，包含以上关于图1a所讨论的导电部111、112或121-123的单元。
271.eda系统2100包含i/o界面2110。i/o界面2110耦合至外部电路。在一个或多个实施例中，i/o界面2110包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或用于向处理器2120传送信息和命令的光标方向键。
272.eda系统2100还包括耦合至处理器2120的网络界面2130。网络界面2130允许eda系统2100与与一个或多个其他电脑系统连接的网络2140连通。网络界面2130包括无线网界面，例如蓝牙、无线局域网(wifi)、接入控制(wimax)、通用分组无线业务(gprs)或移动通信(wcdma)或有限网络界面，诸如以太网、通用串行总线(usb)或电子电气工程师协会-1364(ieee-1364)。在一个或多个实施例中，在两个或更多系统2100中实施所描述的工艺和/或方法的部分或全部。
273.eda系统2100还包含耦合至处理器2120的制造工具2170。制造工具2170被配置为基于由处理器2120处理的设计文件和/或如以上所讨论的ic布局设计来制造集成电路，包含例如图7a-图7g中所示的集成电路700或图10a-图10c中所示的集成电路1000。
274.eda系统2100被配置为通过输入/输出界面2110接收信息。通过i/o界面2110接收至的信息包含指令、数据、设计规则、标准单元库和/或用于通过处理器2120处理的其他参数的一个或多个。信息通过总线2150被转移至处理器2120。eda系统2100被配置为接收与通过i/o界面2110的用户界面(ui)有关的信息。该信息作为用户界面(ui)2163存储在计算机可读介质2160中。
275.在一些实施例中，所描述的工艺和/或方法的部分或者全部被执行为由处理器执行的单独的软件应用程序。在一些实施例中，所描述的工艺和/或方法的部分或者全部被执行为部分附加软件应用程序的软件应用程序。在一些实施例中，所描述的工艺和/或方法的部分或者全部被执行为对于的软件应用程序的插件。在一些实施例中，所描述的工艺和/或方法的部分或者全部被执行为eda工具的部分的软件应用程序。在一些实施例中，所描述的工艺和/或方法的部分或者全部被执行为部分eda系统2100的软件应用程序。在一些实施例中，使用工具，诸如可从全球电子设计公司(cadence design systems,inc.)获得或者另一个合适的布局生成工具，生成包含标准单元的布局图。
276.在一些实施例中，工艺实现为存储在非瞬时计算机可读记录介质中的程序的功能。非瞬时计算机可读记录介质的实例包含，但不限于，外部/可除去和/或内部/内建存储或记忆单元，例如，光盘，诸如数字视频光盘，磁盘，诸如硬盘，半导体存储器，诸如只读存储器、随机存取存储器和记忆卡等的一个或多个。
277.图22是根据一些实施例的ic制造系统2200及与其相关的ic制造流程的框。在一些实施例中，基于布局图，使用ic制造系统2200来制造以下两个的至少一个：(a)一个或多个半导体掩模，或(b)半导体集成电路层的至少一个元件。
278.在图22中，ic制造系统2200包括实体，诸如，设计室2210、掩模室2220和ic制造商/
制造厂(“fab”)2230，这些实体在与ic器件2240制造相关的设计、研发和制造周期和/或服务中交互。通过通信网络连接ic制造系统2200的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。该通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接受服务。在一些实施例中，单个较大公司拥有设计室2210、掩模室2220和ic fab 2230的两个或更多个。在一些实施例中，设计室2210、掩模室2220和ic fab 2230的两个或更多个在公共设施中共存并使用公共资源。
279.设计室(或设计组)2210生成ic设计布局图2211。ic设计布局图2211包含各种几何图案，例如图1a-图1b、图2、图3a-图3c、图4、图5a-图5c、图8、图9a-图9c、图11b、图12b、图13b、图14b、图15b、图16b、图17b、图18b和/或图19b所描绘的ic布局设计，设计用于ic器件2240，例如以上关于图7a-图7g和/或图10a-图10c讨论的集成电路700和1000。几何图案对应于构成待制造的ic器件2240的各种元件的金属、氧化物或半导体层的图案。各个层组合形成各种ic部件。例如，ic设计布局图2211的部分包含待形成在半导体衬底(诸如，硅晶圆)上的各种ic部件，诸如，层间互联的有源区域、栅电极、源极和漏极、导电部或通孔以及被设置在半导体衬底上的各种金属层。设计室2210执行合适的设计工序以形成ic设计布局图2211。设计工序包括逻辑设计、物理设计或布局和布线的一个或多个。ic设计布局图2211存在于具有几何图案的信息的一个或多个数据文件中。例如，ic设计布局图2211可以版图数据(gdsii)文件格式或dfii文件格式表达。
280.掩模室2220包括数据准备2221和掩模制造2222。掩模室2220使用ic设计布局图2211制造一个或多个掩模2223，用于根据ic设计布局图2211制造ic器件2240的各种层。掩模室2220执行掩模数据准备2221，其中，ic设计布局图2211被翻译成代表数据文件(“rdf”)。掩模数据准备2221向掩模制造2222提供代表数据文件。掩模制造2222包含掩模写入器。掩模写入器将rdf转换为衬底上的图像，诸如掩模(中间掩模)2223或半导体晶圆2233。由掩模数据准备2221操作ic设计布局图2211以遵守掩模写入器的特定性能和/或ic fab 2230的需求。在图22中，数据准备2221和掩模制造2222被示为单个元件。在一些实施例中，数据准备2221和掩模制造2222能够共同被称为掩模数据准备。
281.在一些实施例中，数据准备2221包括光学邻近修正(opc)，光学邻近修正(opc)使用光刻增强技术来补偿图像失真，诸如，由绕射、干涉和其他工艺效果等等引起的那些图像失真。opc调整ic设计布局图2211。在一些实施例中，数据准备2221还包括分辨率提高技术(ret)，诸如离轴光照、分辨率辅助图形、相移掩模和其他合适的技术等等或其组合。在一些实施例中，还使用反光刻技术(ilt)，反光刻技术(ilt)将opc视为反成像问题。
282.在一些实施例中，数据准备2221包含用一组掩模创造规则检查ic设计布局图2211的掩模规则检查器(mrc)，该ic设计布局图在opc中经历工艺，一组掩模创造规则包含一定几何约束和/或连接约束以确保足够空间，说明半导体制造工艺中的变化性等等。在一些实施例中，mrc修改ic设计布局图2211以补偿掩模制造2222期间的限制，其可以撤消由opc执行的修改的部分以满足掩模创建规则。
283.在一些实施例中，数据准备2221包括光刻工艺检查(lpc)，光刻工艺检查(lpc)模拟将由ic fab 2230实施以制造ic器件2240的处理。lpc基于ic设计布局图2211模拟该处理以创建模拟制造的器件，诸如，ic器件2240。lpc模拟中的处理参数可以包含与ic制造周期
的各种工艺相关联的参数，与用于制造ic的工具相关联的参数、和/或制造工艺的其他方面。lpc考虑至各种因素，诸如，航空图像对比度、焦深(“dof”)、掩模误差增强因子(“meef”)和其他合适的因素等等或其组合。在一些实施例中，已由lpc创建的模拟制造的器件之后，如果模拟的器件的形状不够接近不能满足设计规则，则重复opc和/或mrc以还细化ic设计布局图2211。
284.应当理解的是，为了简要目的，已简化了数据准备2221的前述描述。在一些实施例中，数据准备2221包括附加部件，诸如逻辑运算(lop)，以根据制造规则来修改ic设计布局图2211。此外，可以各种不同的顺序执行在数据准备2221期间应用至ic设计布局图2211上的工艺。
285.在数据准备2221之后和掩模制造2222期间，基于ic设计布局图2211制造一个掩模2223或一组掩模2223。在一些实施例中，掩模制造2222包括基于ic设计布局图2211执行一个或多个光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于基于修改后的ic设计布局图2211在掩模(光掩模或中间掩模)2223上形成图案。可以在各种技术中形成掩模2223。在一些实施例中，使用二进制化技术形成掩模2223。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光图像敏感材料层(例如，光刻胶)辐射束，诸如，紫外线(uv)束，被不透明区域阻挡并且通过透明区域传输，图像敏感材料层已涂覆在晶圆上。在一个实例中，掩模2223的二元中间掩模本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一个实例中，使用相移技术形成掩模2223。在掩模2223的相移掩模(psm)版本中，相移掩模上形成的图案中的各种部件被配置为具有合适的相位差以增强分辨率和成像质量。在各种实例中，相移掩模可为衰减的psm或交替的psm。由掩模制造2222生成的一个或多个掩模用于各种工艺中。例如，此类一个或多个掩模用于离子注入工艺中以在半导体晶圆2233中形成各种掺杂区域，用于刻蚀工艺中以在半导体晶圆2233中形成各种刻蚀区域，以及/或者用于其他合适的工艺中。
286.ic fab 2230包含晶圆制造2232。ic fab 2230为ic制造业务，该ic制造业务包括用于制造各种不同ic产品的一个或多个制造设施。在一些实施例中，ic fab 2230为半导体代工厂。例如，可以有用于多个ic产品的前端制造(前道工序(feol)制造)的制造设施，同时第二制造设施可提供用于ic产品互连和封装的后端制造(后道工序(beol)制造)，并且第三制造设施可提供用于代工厂业务的其他服务。
287.ic fab 2230使用掩模室2220制造的一个或多个掩模2223来制造ic器件2240。因此，ic fab 2230至少间接使用集成电路设计布局图2211以制造ic器件2240。在一些实施例中，ic fab 2230使用一个或多个掩模2223来制造半导体晶圆2233，以形成ic器件2240。在一些实施例中，ic制造包含至少间接地基于ic设计布局图2211执行一个或多个光刻曝光。半导体晶圆2233包括硅衬底或其上形成有多个材料层的其他合适的衬底。半导体晶圆2233还包含各种掺杂区域、介电部件和多层互连等等(形成在后续制造步骤中)的一个或多个。
288.此外，用于实施前述实施例中的晶体管的各种电路或器件都在本发明的考虑范围内。在本文件的一些实施例中，晶体管的至少一个用至少一个mos晶体管、至少一个双极结型晶体管(bjt)等或其组合实施。用于实施前述实施例中的晶体管的各种电路或器件都在本发明的考虑范围内。
289.在一些实施例中，公开了集成电路。集成电路包含多个导电轨、多个信号轨、至少
一个第一通孔以及至少一个第一导电部。多个导电轨设置在第一导电层中。多个信号轨设置在第一导电层上方的第二导电层中。至少一个第一通孔设置在第一导电层与第二导电层之间，并且将多个信号轨的第一信号轨耦合至多个导电轨的至少一个。第一信号轨配置为将供应信号传输通过至少一个第一通孔和多个导电轨的至少一个到达集成电路的至少一个元件。至少一个第一导电部设置在第一导电层与第二导电层之间。至少一个第一导电部耦合至多个导电轨的至少一个并且与第一信号轨分离。
290.在一些实施例中，集成电路还包含至少一个第二导电部。至少一个第二导电部设置在第一导电层与第二导电层之间。在布局图中，至少一个第二导电部设置在多个导电轨的至少两个相邻导电轨的上方并使多个导电轨的至少两个相邻导电轨彼此耦合，并且与多个信号轨分离。
291.在一些实施例中，集成电路还包含至少一个第二通孔。至少一个第二通孔设置在第一导电层与第二导电层之间。至少一个第二导电部通过至少一个第二通孔耦合至多个信号。至少一个第二通孔的高度小于至少一个第一通孔的高度。
292.在一些实施例中，至少一个第一导电部包含分离的部分，并且在布局图中，至少一个第一通孔设置在分离的部分之间。在布局图中，至少一个第一通孔和分离的部分设置在多个导电轨的至少一个的正上方。
293.在一些实施例中，集成电路还包含多个第二通孔。多个第二通孔设置在第一导电层与第二导电层之间。至少一个第一导电部包含一对导电部。一对导电部的每个分别设置在多个导电轨的两个单独的导电轨上并且通过多个第二通孔之一耦合至多个信号轨。
294.在一些实施例中，至少一个第一导电部的宽度小于或等于多个导电轨之一的宽度。至少一个第一导电部的长度小于或等于多个导电轨之一的长度。
295.在一些实施例中，还公开了集成电路。集成电路包含第一多个导电轨、第二多个导电轨、至少一个第一通孔以及至少一个第一导电部。第一多个导电轨设置在第一导电层中并且沿第一方向延伸。第一多个导电轨被配置为向集成电路的至少一个元件传输电源信号。第二多个导电轨设置在第一导电层中并且沿第一方向延伸。在布局图中，第二多个导电轨设置在第一多个导电轨之间并且彼此分离。第二多个导电轨被配置为向集成电路的至少一个元件传输数据信号。至少一个第一通孔设置在第一导电层与在第一导电层上方的第二导电层之间，并且将第一导电轨之一耦合至设置在第二导电层中的电源轨。至少一个第一导电部设置在第一导电层与在第一导电层上方的第二导电层之间。在布局图中，至少一个第一导电部至少部分地与第二多个导电轨的至少两个相邻的导电轨重叠，并且至少一个第一导电部接触第二多个导电轨的至少两个相邻的导电轨并且与设置在第二导电层中并紧邻电源轨的信号轨分离。
296.在一些实施例中，集成电路还包含多个第二导电部。多个第二导电部设置在第一导电层与第二导电层之间。在布局图中，多个第二导电部沿第一方向延伸并且设置在第一多个导电轨的正上方。在布局图中，多个第二导电部不超过第一多个导电轨并且与第二导电层分离。
297.在一些实施例中，多个第二导电部之一包括分离的部分，并且在布局图中，至少一个第一通孔设置在分离的部分之间。
298.在一些实施例中，集成电路还包含至少一个第二通孔。至少一个第二通孔设置在
第一导电层与第二导电层之间。多个第二导电部之一通过至少一个第二通孔耦合至电源轨。至少一个第一通孔的高度不同于至少一个第二通孔的高度。
299.在一些实施例中，集成电路还包含第三导电部和第四导电部。第三导电部设置在位于第一导电层下方的有源区的上方并且沿第二方向延伸，以形成第一晶体管。在布局图中，第三导电部与第二多个导电轨的第一导电轨重叠。第四导电部设置在有源区的上方并且沿第二方向延伸，以形成耦合至第一晶体管的第二晶体管。在布局图中，第四导电部与第二多个导电轨的第二导电轨重叠。在布局图中，第一导电轨和第二导电轨彼此紧邻，并且第一导电轨、第二导电轨和至少一个第一导电部部分地重叠在一起。
300.在一些实施例中，集成电路还包含至少一个通孔。至少一个通孔设置在第一导电层的下方。在布局图中，至少一个第二通孔至少与第二多个导电轨重叠。在布局图中，至少一个第一导电部与至少一个第二通孔、第二多个导电轨的至少两个相邻的导电轨和至少两个相邻的导电轨的切割部分重叠。
301.在一些实施例中，集成电路还包含至少一个第三导电部。至少一个第三导电部设置在位于第一导电层下方的有源区的上方并且沿第二方向延伸，以形成栅极端子。在布局图中，至少一个第三导电部设置跨过第二多个导电轨。至少一个第三导电部通过至少一个第二通孔耦合至第二多个导电轨之一。
302.在一些实施例中，至少一个第三导电部包含多个第三导电部。多个第三导电部在第一方向上彼此分离。至少一个第一导电部的长度基本上等于或大于多个第三导电部的两个相邻第三导电部之间的距离。
303.在一些实施例中，集成电路还包含多个第三导电部和至少一个第二通孔。多个第三导电部设置在位于第一导电层下方的有源区的上方并且沿第二方向延伸，以形成晶体管。至少一个第二通孔设置在第一导电层的下方。多个第三导电部之一通过至少一个第二通孔耦合至第二多个导电轨的通过至少一个第一通孔耦合至电源轨之一。至少一个第一通孔的高度大于至少一个第一导电部的高度。
304.在一些实施例中，还公开了方法。方法包含如下操作。形成多个导电轨。形成多个导电轨上的膜结构。膜结构被图案化以形成第一图案。用导电材料填充第一图案以形成第一导电结构，该第一导电结构包含接触多个导电轨的至少一个第一导电轨的至少一个第一导电部。形成覆盖至少一个第一导电部的介电结构。除去膜结构的部分和介电结构的部分，以暴露多个导电轨的第二导电轨的部分。将导电材料填充在膜结构的已除去部分和介电结构的已除去部分中，以形成第二导电结构，该第二导电结构包含接触第二导电轨的暴露部分的第一通孔和接触第一通孔的信号轨。
305.在一些实施例中，该方法还包含以下操作。介电结构被图案化为形成第二图案。用导电材料填充第二图案，以形成接触至少一个第一导电部的第二通孔。第二通孔接触至少一个第一导电部和紧邻第二导电轨设置的电源轨。
306.在一些实施例中，该方法还包含以下操作。形成接触多个导电轨的至少两个相邻的导电轨的至少一个第三导电结构。至少一个第三导电结构与多个导电轨分离。
307.在一些实施例中，该方法还包含以下操作。形成接触第一导电轨和紧邻信号轨设置的电源轨的第二通孔。至少一个第一导电部包含分离的部分。第二通孔设置在至少一个第一导电部的分离部之间。
308.在一些实施例中，第一通孔的高度大于至少一个第一导电部的高度。第一通孔的宽度基本上等于或小于至少一个第一导电部的宽度。
309.前述内容概述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各方面。本领域普通技术人员应该理解，可以很容易地将本发明用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员也应该意识至，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中可以做出多种变化、替换以及改变。