半导体结构及其布局的制作方法

1.本发明涉及一种半导体结构及其布局，特别是涉及一种包括嵌入式电阻结构的半导体结构及包括嵌入式电阻图案的半导体布局。


背景技术：

2.先进半导体技术中，系统单芯片(soc)将各式模拟信号电路、数字信号电路及混合信号电路整合制作在同一芯片中，可降低生产成本、增加效能及降低功耗。举凡个人计算机、行车记录器、电视机、手机等产品，都受惠于系统单芯片的设计与实现。系统单芯片常包括被动元件例如嵌入式电阻(embedded resistor)，用来进行电压功率调节，使电路可顺利运行。如何顺利将嵌入式电阻整合制作在芯片中，为本领域积极研究的课题。


技术实现要素：

3.为达上述目的，本发明提供一种包括嵌入式电阻结构的半导体结构及用于制作该半导体结构的半导体布局，可提高半导体结构的制作工艺余裕度，提高产品良率。
4.本发明一实施例提供了一种半导体布局，包括一基底图案围绕一隔离区图案，多个虚设图案位于该隔离区图案中，多个栅极图案位于该隔离区图案中并且穿过该多个虚设图案之间，以及多个电阻图案位于该隔离区图案中并且与该多个栅极图案重叠。
5.本发明另一实施例提供了一种半导体结构，包括一基底，该基底包括一隔离结构围绕多个岛状结构。一层间介电层位于该基底上。多个第一栅极结构位于该层间介电层中并位于该隔离结构上。多个电阻结构位于该层间介电层上并且分别对齐各该栅极结构，其中该多个栅极结构和该多个电阻结构包括不同材料。
附图说明
6.图1为本发明一实施例的半导体布局的平面示意图；
7.图1a为图1的半导体布局的一区域a的放大平面示意图；
8.图1b为图1的半导体布局的一区域b的放大平面示意图；
9.图2为本发明一实施例的半导体布局的平面示意图；
10.图3为本发明一实施例的半导体布局的平面示意图；
11.图4为本发明一实施例的半导体布局的平面示意图；
12.图5为本发明一实施例的半导体结构的平面示意图；
13.图6a为图5的半导体结构的区域a的放大平面示意图；
14.图6b为图5的半导体结构的区域b的放大平面示意图；
15.图7a为沿着图6a所示i-i’切线切过半导体结构的剖面示意图；
16.图7b为沿着图6b所示ii-ii’切线切过半导体结构的剖面示意图；
17.图8a为沿着图6a所示i-i’切线切过半导体结构的剖面示意图；图8b为沿着图6b所示ii-ii’切线切过半导体结构的剖面示意图。
18.主要元件符号说明
19.102
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基底图案
20.104
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电阻标记区
21.106
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虚设图案
22.107
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主动(有源)区图案
23.108
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隔离区图案
24.110
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栅极图案
25.111
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栅极图案
26.112
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电阻图案
27.202
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基底
28.206
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岛状结构
29.208
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隔离结构
30.210
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主动区
31.212
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栅极体
32.213
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间隙壁
33.214
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功函数金属层
34.215
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低阻值金属
35.230
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层间介电层
36.232
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蚀刻停止层
37.100a
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半导体布局
38.100b
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半导体布局
39.100c
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半导体布局
40.100d
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半导体布局
41.200a
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半导体结构
42.200b
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半导体结构
43.234a
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电阻层
44.234b
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硬掩模层
45.a
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区域
46.b
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区域
47.d1
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第一方向
48.d2
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第二方向
49.d3
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第三方向
50.g
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栅极结构
51.g'
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栅极结构
52.i-i'
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切线
53.ii-ii'
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切线
54.rs1
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栅极结构
55.rs1'
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栅极结构
56.rs2
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电阻结构
57.s/d
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源/漏区
具体实施方式
58.为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。需知悉的是，以下所举实施例可以在不脱离本揭露的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
59.为了使读者能容易了解及附图的简洁，本揭露中的多张附图只绘出显示装置的一部分，且附图中的特定元件并非依照实际比例绘图。此外，图中各元件的数量及尺寸仅作为示意，并非用来限制本揭露的范围。附图中，相同或相似的元件可以用相同的标号表示。文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围。
60.图1、图1a和图1b为根据本发明一实施例的半导体布局100a的平面示意图，其中图1a为半导体布局100a的一区域a的放大平面示意图，图1b为半导体布局100a的一区域b的放大平面示意图。
61.半导体布局100a为可通过一计算机系统存储及读取的集成电路芯片(chip)设计布局，包括多个图案层用于定义集成电路芯片的叠层结构。根据本发明一实施例，半导体布局100a的区域a例如是包括嵌入式电阻图案的被动(无源)元件区域，区域b例如是包括晶体管的主动元件区，两者不重叠。
62.请参考图1a，半导体布局100a的区域a可包括基底图案102、被基底图案102围绕的一隔离区图案108、多个虚设图案106、多个栅极图案110以及多个电阻图案112。
63.需特别说明的是，在平面图中，隔离区图案108的形状及其边缘被基底图案102完全围绕的情况是以说明为目的示例，本发明不以此为限。在其他实施例中，隔离区图案108可具有不同的形状并且仅部分边缘有基底图案102围绕。在一些实施例中，半导体布局100a还包括一电阻标记区104，用于标示区域a的电阻区域。在一些实施例中，区域a的隔离区图案108的范围与电阻标记区104的范围大致上重叠。
64.虚设图案106位于隔离区图案108中，沿第一方向d1和第二方向d2排列成阵列，并且与隔离区图案108的边缘相隔一距离，不重叠在隔离区图案108的边缘上。在一些实施例中，第一方向d1和第二方向d2互相垂直。虚设图案106的形状可包括矩形，但不限于此。在一些实施例中，虚设图案的总面积占电阻标记区104的面积的百分比大于0％且小于50％。
65.栅极图案110位于隔离区图案108中，沿着第一方向d1延伸并沿着第二方向d2平行排列，穿过虚设图案106之间。虚设图案106与栅极图案110的边缘相隔一距离，两者不重叠。
66.电阻图案112位于隔离区图案108中，沿着第一方向d1延伸并沿着第二方向d2平行排列，穿过虚设图案106之间，并且与栅极图案110重叠。在一些实施例中，电阻图案112与栅极图案110可以是完全重叠。
67.请参考图1b，区域b可包括基底图案102、被基底图案102围绕的隔离区图案108、被隔离区图案108围绕的一主动区图案107，以及与主动区图案107重叠的一栅极图案111。栅极图案111延伸(例如沿着第一方向d1)横跨过主动区图案107。
68.需特别说明的是，区域a的基底图案102、隔离区图案108和虚设图案106以及区域b
的基底图案102、隔离区图案108和主动区图案107都是属于半导体布局100a的同一图案层，将被输出至同一光掩模(例如基底图案光掩模)，用于图案化半导体结构的基底(例如图7a的半导体结构200a的基底202)。区域a的栅极图案110和区域b的栅极图案111属于半导体布局100a的同一图案层，将被输出至同一光掩模(例如栅极图案光掩模)，用于图案化半导体结构基底上的一栅极材料层。区域a的电阻图案112将被输出至又另一光掩模(例如电阻图案光掩模)，用于图案化半导体结构的一电阻材料层。
69.请参考图2、图3和图4，为根据本发明一些实施例的半导体布局的平面示意图，说明虚设图案106的布局可根据设计或制作工艺需求调整。例如，如图2所示，半导体布局100b的虚设图案106的边缘与部分栅极图案110和电阻图案112的边缘可以是重叠并切齐。如图3所示，半导体布局100c的虚设图案106可以是沿第一方向d1对齐排列并沿第二方向d2交错排列。如图4所示，半导体布局100d的虚设图案106可以是沿着栅极图案110的延伸方向(例如第一方向d1)延伸，和栅极图案110具有大致上相同长度，并沿着第二方向d2与栅极图案110交错排列。
70.请参考图5、图6a、图6b、图7a和图7b。图5为根据本发明一实施例的半导体结构200a的平面示意图，图6a和图6b分别是图5的区域a和区域b的放大平面示意图，图7a为沿着图6a所示i-i’切线的剖面示意图，图7b为沿着图6b所示ii-ii’切线的剖面示意图。需特别说明的是，为了便于简化图示，图7a和图7b的部分结构物(例如层间介电层230和蚀刻停止层232)并未绘示于图5、图6a和图6b中。半导体结构200a例如是使用包括图1、图1a和图1b所示半导体布局100a图案的一组光掩模经过半导体制作工艺而制得。
71.如图5所示，半导体结构200a包括基底202，例如是硅基底、硅覆绝缘(soi)基底或其他合适的半导体基底，但不限于此。在一些实施例中，基底例如是硅晶片。基底202上至少定义有区域a和区域b。区域a例如是包括嵌入式电阻结构的被动元件区域，区域b例如是包括晶体管的主动元件区，两者不重叠。
72.如图6a和图7a所示，半导体结构200a的区域a包括基底202、被基底202围绕的一隔离结构208、设置在隔离结构208内且被隔离结构208围绕的多个岛状结构206、设置在基底202上的一层间介电层230、设置在层间介电层230中的多个栅极结构rs1(第一栅极结构)，以及设置在栅极结构rs1正上方的多个电阻结构rs2。在一些实施例中，在平面图中，岛状结构206的形状可包括矩形，并且沿第一方向d1和第二方向d2排列成阵列。岛状结构206与基底202之间由隔离结构208区隔开，不直接接触。在一些实施例中，半导体结构200a可包括一蚀刻停止层232位于层间介电层230上并且覆盖住栅极结构rs1。
73.如图6b和图7b所示，区域b包括基底202、被基底202围绕的另一隔离结构208，被隔离结构208围绕的一主动区210、基底202上的层间介电层230、设置在层间介电层230中并且位于主动区210上的一栅极结构g(第二栅极结构)，以及源/漏区s/d位于栅极结构g两侧的主动区210中。在一些实施例中，栅极结构g延伸(例如沿着第一方向d1)横跨过主动区110。在一些实施例中，蚀刻停止层232延伸至区域b的层间介电层230上并覆盖住栅极结构g。
74.需特别说明的是，在平面图中，图6a和图6b绘示的区域a和区域b的隔离结构208的形状及其边缘被基底202完全围绕的情况是以说明为目的示例，本发明不以此为限。在其他实施例中，隔离结构208可具有不同的俯视形状并且仅部分边缘有基底202围绕。
75.区域a和区域b的隔离结构208、岛状结构206和主动区210是通过相同制作工艺同
时形成在基底202上。举例来说，可利用包括图1a的区域a的基底图案102、隔离区图案108和虚设图案106以及图1b的区域b的基底图案102、隔离区图案108和主动区图案107的一基底图案光掩模进行一光刻暨蚀刻制作工艺，将光掩模的图案转移至基底202中形成绝缘沟槽，定义出岛状结构206和主动区210，接着于基底202上沉积一绝缘材料层(例如氧化硅)填满绝缘沟槽，然后进行一化学机械研磨(cmp)制作工艺以移除绝缘沟槽外多余的绝缘材料，获得如图7a和图7b所示隔离结构208。
76.栅极结构rs1(第一栅极结构)和栅极结构g(第二栅极结构)分别位于在区域a和区域b的层间介电层230中。栅极结构rs1主要位于隔离结构208上并且位于岛状结构206之间。栅极结构g主要位于主动区210上，并延伸跨过主动区210而部分位于隔离结构208上。栅极结构rs1和栅极结构g分别包括一栅极体212及设置在栅极体212两侧的间隙壁213。较佳者，栅极结构rs1和栅极结构g大致上具有相同的高度，两者的顶面互相齐平。
77.在一些实施例中，栅极结构rs1可与电阻结构rs2分别作为半导体结构200a的嵌入式电阻。在其他实施例中，栅极结构rs1可为电性浮置(floating)的虚设结构，未电连接至其他部件。
78.栅极结构rs1和栅极结构g可通过相同制作工艺同时形成在基底202上。举例来说，可利用包括图1a的栅极图案110以及图1b的栅极图案111的一栅极图案光掩模进行一光刻暨蚀刻制作工艺，将光掩模的图案转移至基底202上的一栅极材料层中，同时形成栅极结构rs1的栅极体212和栅极结构g的栅极体212，然后在基底202上沉积一介电材料层覆盖住各栅极体212，再进行一各向异性蚀刻制作工艺以移除部分该介电材料层，使剩余的该介电材料层自对准地位于各栅极体212的侧壁，形成间隙壁213。
79.在一些实施例中，栅极体212可包括半导体材料，例如多晶硅，但不限于此。间隙壁213可包括单层或多层结构，材料可包括介电材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅，或前述的组合，但不限于此。在一些实施例中，栅极体212顶部可包括一盖层(例如氮化硅盖层，图未示)。
80.层间介电层230位于基底202上，并且覆盖区域a和区域b的隔离结构208、岛状结构206和主动区210。可于栅极结构rs1和栅极结构g完成后，通过化学气相沉积或其他合适的制作工艺在基底202上形成层间介电层230。层间介电层230可包括介电材料，例如可包括氧化硅(sio2)、未掺杂硅玻璃(undoped silica glass,usg)或低介电常数(low-k)介电材料例如氟硅玻璃(fluorinated silica glass,fsg)、碳硅氧化物(sicoh)、旋涂硅玻璃(spin-on glass)、多孔性低介电常数介电材料(porous low-k dielectric material)，或有机高分子介电材料，但不限于此。在一些实施例中，层间介电层230包括氧化硅(sio2)。可对层间介电层230进行一化学机械研磨(cmp)制作工艺以平坦化层间介电层230。如图7a和图7b所示，栅极结构rs1和栅极结构g的栅极体212的顶部可自层间介电层230表面显露出来。
81.蚀刻停止层232设置在层间介电层230上并且覆盖住栅极结构rs1和栅极结构g显露出来的顶部。可通过化学气相沉积或其他合适的制作工艺在平坦化后的层间介电层230上形成蚀刻停止层232。蚀刻停止层232可包括介电材料，例如氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)，或氮碳化硅(sicn)，但不限于此。在一些实施例中，蚀刻停止层232包括氧化硅(sio2)。
82.电阻结构rs2位于蚀刻停止层232上，并且与栅极结构rs1在垂直方向(例如第三方
向d3)上对齐。电阻结构rs2可包括一电阻层234a及位于电阻层234a上的一硬掩模层234b。可通过化学气相沉积、物理气相沉积、原子层沉积或其他合适的半导体制作工艺在蚀刻停止层232上沉积一电阻材料层及一硬掩模材料层，接着利用包括图1a的电阻图案112的一电阻图案光掩模进行一光刻暨蚀刻制作工艺，将光掩模的图案转移至电阻材料层及硬掩模材料层中，并移除多余的电阻材料层及硬掩模材料层，获得电阻结构rs2的电阻层234a及硬掩模层234b。
83.根据本发明一些实施例，电阻层234a材料可包括合金(alloy)或金属化合物(metal compound)，例如金属硅化物、金属氧化物、金属氮化物，或前述的组合，但不限于此。根据本发明一实施例，电阻层234a的材料包括氮化钛(tin)。硬掩模层234b需选用与蚀刻停止层232之间具有蚀刻选择性的材料。例如当蚀刻停止层232包括氧化硅，硬掩模层234b可包括氮化硅。
84.值得注意的是，前述半导体结构200a的制作过程中，特别是隔离结构208的化学机械研磨(cmp)制作工艺中，大面积(或图案密度过低)的隔离结构208的顶面常发生凹陷(dishing)，使得凹陷处上的栅极材料层的高度低于其他区域的栅极材料层的高度，影响到聚焦深度，容易导致图案化异常，造成栅极体212变形或断线，或栅极材料层残留等问题。另外，凹陷处上的层间介电层230的高度也会低于其他区域的层间介电层230的高度，进而造成电阻材料层及硬掩模材料层的高度不均，增加了图案化电阻结构rs2的困难。
85.本发明通过在隔离结构208内形成岛状结构206来调整隔离结构208的图案密度，较佳使该些岛状结构206在平面图中的总面积占隔离结构208的面积的百分比大于0％且小于50％，可提高化学机械研磨(cmp)制作工艺的研磨均匀度，减少隔离结构208顶面发生凹陷的情况，进而减少栅极材料层、电阻材料层及硬掩模材料层高度不均的问题，使栅极结构rs1、g和电阻结构rs2的图案化制作工艺可具有较佳的图案化结果，提高了半导体结构的制作工艺余裕度。
86.请参考图8a和图8b。图8a为根据本发明另一实施例的半导体结构200b的区域a沿着i-i’切线的剖面示意图，图8b为区域b沿着ii-ii’切线的剖面示意图。图8a和图8b的半导体结构200b的栅极结构rs1’和栅极结构g’可包括金属栅极。
87.可通过置换金属栅极(replacement metal gate)制作工艺来形成栅极结构rs1’和栅极结构g’。在一些实施例中，置换金属栅极制作工艺步骤包括使栅极结构rs1和栅极结构g的栅极体212的顶部自层间介电层230表面显露出来之后，接着利用选择性蚀刻制作工艺(例如湿蚀刻制作工艺)移除栅极体212，形成多个栅极沟槽。然后，在栅极沟槽中依序沉积一高介电常数介电层(图未示)、一功函数金属层214，以及一低阻值金属215填满栅极沟槽，接着进行化学机械研磨(cmp)制作工艺移除栅极沟槽外多余的高介电常数介电层、功函数金属层214及低阻值金属215，获得如图8a栅极结构rs1’和图8b的栅极结构g’。在一些实施例中，栅极结构rs1’可与电阻结构rs2分别作为半导体结构200a的嵌入式电阻。在其他实施例中，栅极结构rs1’可为电性浮置的虚设结构，未电连接至其他部件。
88.值得注意的是，前述置换金属栅极制作工艺中，若隔离结构208顶面存在凹陷，位于凹陷处的栅极结构rs1的高度会低于其他区域的栅极结构(例如栅极结构g)的高度，导致栅极结构rs1的栅极体212顶部未自层间介电层230显露出来而无法被移除，造成金属栅极置换异常。另外，由于凹陷处上的层间介电层230较低，使得其上方的栅极金属层不易被研
磨移除，造成金属层残留的问题。
89.本发明通过在隔离结构208内形成岛状结构206来调整隔离结构208的图案密度，避免了隔离结构208顶面发生凹陷，使得栅极结构rs1和其他区域的栅极结构(例如栅极结构g)具有较一致的高度，也使层间介电层230整体具有较一致的高度，可减少上述金属栅极置换异常或金属残留的情况，提高了半导体结构的制作工艺余裕度。
90.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。