集成电路及其形成方法与流程

技术特征：
1.一种集成电路，包括：多个导电轨，设置在第一导电层中；多个信号轨，设置在所述第一导电层上方的第二导电层中；至少一个第一通孔，设置在所述第一导电层与所述第二导电层之间，并且将所述多个信号轨的第一信号轨耦合至所述多个导电轨的至少一个，其中，所述第一信号轨被配置为将供应信号传输通过所述至少一个第一通孔和所述多个导电轨的至少一个到达所述集成电路的至少一个元件；以及至少一个第一导电部，设置在所述第一导电层与所述第二导电层之间，其中，所述至少一个第一导电部耦合至所述多个导电轨的所述至少一个并且与所述第一信号轨分离。2.根据权利要求1所述的集成电路，还包括：至少一个第二导电部，设置在所述第一导电层与所述第二导电层之间，其中，在布局图中，所述至少一个第二导电部设置在所述多个导电轨的至少两个相邻导电轨的上方并使所述多个导电轨的至少两个相邻导电轨彼此耦合，并且与所述多个信号轨分离。3.根据权利要求2所述的集成电路，还包括：至少一个第二通孔，设置在所述第一导电层与所述第二导电层之间，其中，所述至少一个第二导电部通过所述至少一个第二通孔耦合至所述多个信号轨，其中，所述至少一个第二通孔的高度小于所述至少一个第一通孔的高度。4.根据权利要求1所述的集成电路，其中，在布局图中，所述至少一个第一导电部包括分离的部分，并且所述至少一个第一通孔设置在所述分离的部分之间，并且所述至少一个第一通孔和所述分离的部分设置在所述多个导电轨的至少一个的正上方。5.根据权利要求1所述的集成电路还包括：多个第二通孔，设置在所述第一导电层与所述第二导电层之间，其中，所述至少一个第一导电部包括一对导电部，其中，所述一对导电部的每个分别设置在所述多个导电轨的两个单独的导电轨上并且通过所述多个第二通孔之一耦合至所述多个信号轨。6.根据权利要求1所述的集成电路，其中，所述至少一个第一导电部的宽度小于或等于所述多个导电轨之一的宽度，并且所述至少一个第一导电部的长度小于或等于所述多个导电轨之一的长度。7.一种集成电路，包括：第一多个导电轨，设置在第一导电层中并且沿第一方向延伸，其中，所述第一多个导电轨被配置为将电源信号传输至所述集成电路的至少一个元件；第二多个导电轨，设置在所述第一导电层中并且沿所述第一方向延伸，其中，在布局图中，所述第二多个导电轨设置在所述第一多个导电轨之间并且彼此分离，其中，所述第二多个导电轨被配置为将数据信号传输至所述集成电路的所述至少一个元件；至少一个第一通孔，设置在所述第一导电层与在所述第一导电层上方的第二导电层之间，并且将所述第一多个导电轨之一耦合至设置在所述第二导电层中的电源轨；以及
至少一个第一导电部，设置在所述第一导电层与在所述第一导电层上方的所述第二导电层之间，其中，在布局图中，所述至少一个第一导电部至少部分地与所述第二多个导电轨的至少两个相邻的导电轨重叠，并且所述至少一个第一导电部接触所述第二多个导电轨的所述至少两个相邻的导电轨并且与设置在所述第二导电层中并紧邻所述电源轨的信号轨分离。8.根据权利要求7所述的集成电路，还包括：多个第二导电部，设置在所述第一导电层与所述第二导电层之间，其中，在布局图中，所述多个第二导电部沿所述第一方向延伸并且设置在所述第一多个导电轨的正上方，其中，在布局图中，所述多个第二导电部不超过所述第一多个导电轨并且与所述第二导电层分离。9.根据权利要求8所述的集成电路，其中，所述多个第二导电部之一包括分离的部分，并且在布局图中，所述至少一个第一通孔设置在所述分离的部分之间。10.一种形成集成电路的方法，包括：形成多个导电轨；在所述多个导电轨上形成膜结构；图案化所述膜结构以形成第一图案；用导电材料填充所述第一图案以形成第一导电结构，所述第一导电结构包含接触所述多个导电轨的至少一个第一导电轨的至少一个第一导电部；形成覆盖所述至少一个第一导电部的介电结构；除去所述膜结构的部分和所述介电结构的部分，以暴露所述多个导电轨的第二导电轨的部分；以及将所述导电材料填充在所述膜结构的已除去部分和所述介电结构的已除去部分中，以形成第二导电结构，所述第二导电结构包含接触所述第二导电轨的暴露部分的第一通孔和接触所述第一通孔的信号轨。

技术总结
公开了集成电路。该集成电路包含导电轨、信号轨、至少一个第一通孔以及至少一个第一导电部。该至少一个第一通孔设置在第一导电层与第二导电层之间，并且将信号轨的第一信号轨耦合至导电轨的至少一个。该第一信号轨配置为将供应信号传输通过至少一个第一通孔和导电轨的至少一个到达集成电路的至少一个元件。该至少一个第一导电部设置在第一导电层与第二导电层之间。该至少一个第一导电部耦合至导电轨的至少一个并且与第一信号轨分离。本发明的实施例还涉及形成集成电路的方法。施例还涉及形成集成电路的方法。施例还涉及形成集成电路的方法。


技术研发人员：彭士玮 吴佳典 曾健庭
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2021.02.20
技术公布日：2022/1/13