半导体装置的制作方法

1.本发明涉及一种半导体装置。


背景技术：

2.在专利文献1中，记载了一种半导体装置，其在主体区域的一个主面形成有朝一个方向延伸的条纹状漏极区域及源极区域。
3.[背景技术文献]
[0004]
[专利文献]
[0005]
[专利文献1]日本专利特开2012-156205号公报


技术实现要素：

[0006]
[发明所要解决的问题]
[0007]
探讨以下情况：在主体区域之上介隔绝缘层(第1绝缘层)配置第1配线层，且在第1配线层之上介隔绝缘层(第2绝缘层)配置第2配线层。第2配线层包含第1焊垫电极及第2焊垫电极。在此情况下，考虑在第1配线层中，将沿着漏极区域及源极区域的条纹方向延伸的多个第1配线(源极配线)及多个第2配线(漏极配线)隔开间隔地形成为条纹状。即，考虑在第1配线层中，形成沿着漏极区域及源极区域的条纹方向延伸的条纹配线。
[0008]
在此情况下，若将第1焊垫电极电连接于条纹配线的一端部，将第2焊垫电极电连接于条纹配线的另一端部，则存在从第1焊垫电极到条纹配线(的另一端部侧的区域)的电流路径变长，从而导致条纹配线的配线电阻增加的担忧。同样地，存在从第2焊垫电极到条纹配线(的一端部侧的区域)的电流路径变长，从而导致由条纹配线引起的配线电阻增加。
[0009]
本发明的一实施方式提供一种能够减少由条纹配线引起的配线电阻的半导体装置。
[0010]
[解决问题的技术手段]
[0011]
本发明的一实施方式提供一种半导体装置，包含：第1绝缘层；条纹配线，包含多个第1配线及多个第2配线，所述多个第1配线及多个第2配线在所述第1绝缘层之上分别沿第1方向延伸，并在与所述第1方向交叉的第2方向上隔开间隔而排列，所述条纹配线具有所述第1方向的一侧的第1端部及所述第1方向的另一侧的第2端部；第2绝缘层，在所述第1绝缘层之上覆盖所述条纹配线；第1焊垫电极，在所述第2绝缘层之上配置在所述条纹配线的所述第1端部侧，并且电连接于多个所述第1配线；多个第1引出电极，在所述第2绝缘层之上从所述第1焊垫电极向所述条纹配线的所述第2端部侧呈梳齿状引出，并且相对于所述第1焊垫电极而在所述条纹配线的所述第2端部侧电连接于多个所述第1配线；第2焊垫电极，在所述第2绝缘层之上配置于所述条纹配线的所述第2端部侧，并且电连接于多个所述第2配线；以及多个第2引出电极，在所述第2绝缘层之上以啮合于多个所述第1引出电极的方式，从所述第2焊垫电极向所述条纹配线的所述第1端部侧呈梳齿状引出，并且相对于所述第2焊垫电极而在所述条纹配线的所述第1端部侧电连接于多个所述第2配线。
[0012]
根据该半导体装置，能够利用第1引出电极缩短从第1焊垫电极到条纹配线的电流路径。同样地，能够利用第2引出电极缩短从第2焊垫电极到条纹配线的电流路径。由此，能够减小配线电阻。
[0013]
本发明的一实施方式提供一种半导体装置，包含：第1绝缘层；条纹配线，包含多个第1配线及多个第2配线，所述多个第1配线及多个第2配线在所述第1绝缘层之上分别沿第1方向延伸，并在与所述第1方向交叉的第2方向上隔开间隔地排列，所述条纹配线具有所述第1方向的一侧的第1端部及所述第1方向的另一侧的第2端部；第2绝缘层，在所述第1绝缘层之上覆盖所述条纹配线；第1焊垫电极，在所述第2绝缘层之上配置在所述条纹配线的所述第1端部侧，且电连接于多个所述第1配线；第1引出电极，在所述第2绝缘层之上，在所述第1方向上从所述第1焊垫电极向所述条纹配线的所述第2端部侧引出，并且相对于所述第1焊垫电极而在所述条纹配线的所述第2端部侧电连接于多个所述第1配线；第2焊垫电极，在所述第2绝缘层之上配置在所述条纹配线的所述第2端部侧，且电连接于多个所述第2配线；以及第2引出电极，在所述第2绝缘层之上从所述第2焊垫电极向所述条纹配线的所述第1端部侧而在所述第1方向上引出，并且相对于所述第2焊垫电极而在所述条纹配线的所述第1端部侧电连接于多个所述第2配线；所述第1引出电极及所述第2引出电极的其中一个包含向所述第2方向的一侧突出的突出部，所述第1引出电极及所述第2引出电极的另一个包含向所述第2方向的所述一侧凹陷并与所述突出部啮合的凹陷部。
[0014]
根据该半导体装置，能够利用第1引出电极缩短从第1焊垫电极到条纹配线的电流路径。同样地，能够利用第2引出电极缩短从第2焊垫电极到条纹配线的电流路径。通过在第1引出电极及第2引出电极中的至少一个形成突出部，能够增加电流路径得以缩短的条纹配线的数量。由此，能够减小配线电阻。
[0015]
本发明的一实施方式提供一种半导体装置，包含：第1绝缘层；条纹配线，包含多个第1配线及多个第2配线，所述多个第1配线及多个第2配线在所述第1绝缘层之上分别沿第1方向延伸，并在与所述第1方向交叉的第2方向上隔开间隔地排列，所述条纹配线具有所述第1方向的一侧的第1端部及所述第1方向的另一侧的第2端部；第2绝缘层，在所述第1绝缘层之上覆盖所述条纹配线；第1焊垫电极，在所述第2绝缘层之上配置在所述条纹配线的所述第1端部侧，且电连接于多个所述第1配线；第1引出电极，在所述第2绝缘层之上，在所述第1方向上从所述第1焊垫电极向所述条纹配线的所述第2端部侧引出，并且相对于所述第1焊垫电极而在所述条纹配线的所述第2端部侧电连接于多个所述第1配线；第2焊垫电极，在所述第2绝缘层之上配置在所述条纹配线的所述第2端部侧，且电连接于多个所述第2配线；以及第2引出电极，在所述第2绝缘层之上，在所述第1方向上从所述第2焊垫电极向所述条纹配线的所述第1端部侧引出，并且相对于所述第2焊垫电极而在所述条纹配线的所述第1端部侧电连接于多个所述第2配线；所述第1引出电极及所述第2引出电极中的至少一个包含：第1延伸部，沿所述第1方向延伸；第3延伸部，从所述第1延伸部向所述第2端部侧或所述第1端部侧离开地沿所述第1方向延伸；及连接部，将所述第1延伸部与第3延伸部连接。
[0016]
根据该半导体装置，能够利用第1引出电极缩短从第1焊垫电极到条纹配线的电流路径。同样地，能够利用第2引出电极缩短从第2焊垫电极到条纹配线的电流路径。
附图说明
[0017]
图1是本发明的一实施方式涉及的半导体装置的示意性缺口立体图。
[0018]
图2是表示所述半导体装置的内部结构的俯视图，表示半导体芯片的第1主面的布局。
[0019]
图3是表示图2所示的单位单元的放大图。
[0020]
图4是沿着图3所示的iv-iv切断线的剖视图。
[0021]
图5是沿着图3所示的v-v切断线的剖视图。
[0022]
图6a是沿着图3所示的via-via切断线的剖视图。
[0023]
图6b是沿着图3所示的vib-vib切断线的剖视图。
[0024]
图7是表示所述半导体装置的内部结构的图，主要用来说明第1配线层的布局。
[0025]
图8是与图3对应的图，主要用来说明所述第1配线层的布局。
[0026]
图9是表示所述半导体装置的内部结构的图，主要表示顶部配线层的布局。
[0027]
图10是图9所示的区域x的放大图。
[0028]
图11a是图10所示的区域xia的放大立体图，用来说明所述第1配线层与顶部配线层的关系。
[0029]
图11b是图10所示的区域xib的放大立体图，用来说明所述第1配线层与顶部配线层的关系。
[0030]
图12是与图9对应的图，表示参考例涉及的顶部配线层的布局。
[0031]
图13是与图9对应的图，表示本发明的第1变化例涉及的顶部配线层的布局。
[0032]
图14是与图9对应的图，表示本发明的第2变化例涉及的顶部配线层的布局。
[0033]
图15是与图9对应的图，表示本发明的第3变化例涉及的顶部配线层的布局。
[0034]
图16是与图9对应的图，表示本发明的第4变化例涉及的顶部配线层的布局。
[0035]
图17是与图9对应的图，表示本发明的第5变化例涉及的顶部配线层的布局。
[0036]
图18是与图9对应的图，表示本发明的第6变化例涉及的顶部配线层的布局。
[0037]
图19是与图9对应的图，表示本发明的第7变化例涉及的顶部配线层的布局。
具体实施方式
[0038]
以下，参考随附的附图来详细说明本发明的实施方式。
[0039]
图1是本发明的一实施方式涉及的半导体装置1的示意性缺口立体图。
[0040]
半导体装置1是基于平面尺寸而被称为1005(1mm
×
0.5mm)芯片、0603(0.6mm
×
0.3mm)芯片、0402(0.4mm
×
0.2mm)芯片、03015(0.3mm
×
0.15mm)芯片等的小型芯片零件。
[0041]
半导体装置1包含长方体形状的芯片本体2。芯片本体2也用作封装体。即，半导体装置1(芯片本体2)的芯片尺寸即为封装体尺寸。芯片本体2包含一侧的第1芯片主面3、及另一侧的第2芯片主面4。第1芯片主面3及第2芯片主面4在从它们的法线方向z观察的俯视(以下仅称为「俯视」)下形成为四边形状(具体来说是长方形状)。第1芯片主面3是连接于安装基板等连接对象时与该连接对象对向的连接面(安装面)。第2芯片主面4是连接面的相反侧的非连接面(非安装面)。第2芯片主面4包含具有研磨痕的研磨面或镜面。
[0042]
芯片本体2包含将第1芯片主面3与第2芯片主面4连接的4个芯片侧面5a～5d。4个芯片侧面5a～5d包含第1芯片侧面5a、第2芯片侧面5b、第3芯片侧面5c及第4芯片侧面5d。第
1芯片侧面5a及第2芯片侧面5b沿第1方向x延伸，并在与第1方向x交叉的第2方向y上对向。第1芯片侧面5a及第2芯片侧面5b形成芯片本体2的长边。第3芯片侧面5c及第4芯片侧面5d在第2方向y上延伸，并在第1方向x上对向。第3芯片侧面5c及第4芯片侧面5d形成芯片本体2的短边。芯片侧面5a～5d包含沿着法线方向z延伸的平坦面。该形态中，第2方向y与第1方向x正交。
[0043]
芯片本体2的4个角部在该形态中形成为俯视下向芯片本体2的外侧的弯曲状(r倒角)。芯片本体2的4个角部也可以经c倒角。芯片本体2的4个角部也可以不倒角而是有棱角。
[0044]
所述“0603”、“0402”、“03015”等是由芯片本体2的长边的长度及短边的长度而定义。芯片本体2的短边的长度不限于所述数值，也可以是0.05mm以上1mm以下。此外，芯片本体2的长边的长度不限于所述数值，也可以是0.1mm以上2mm以下。芯片本体2的长边的长度相对于芯片本体2的短边的长度之比也可以是1以上3以下。芯片本体2的厚度也可以是50μm以上1000μm以下。
[0045]
半导体装置1(芯片本体2)包含形成为长方体形状的硅制半导体芯片10。半导体芯片10包含一侧的第1主面11、另一侧的第2主面12、以及将第1主面11与第2主面12连接的4个侧面13a～13d。第1主面11及第2主面12在俯视下形成为四边形状(该形态中为长方形状)。
[0046]
第1主面11是形成有功能装置的装置面。第2主面12形成第2芯片主面4。4个侧面13a～13d包含第1侧面13a、第2侧面13b、第3侧面13c及第4侧面13d。在第1主面11上相邻的侧面13a～13d的各交叉部中，形成有半导体芯片10的角部13ac、13ad、13bc、13bd。
[0047]
半导体芯片10包含p型硅基板56(参考图4～图6b)、及n-型外延层57(参考图4～图6b)。外延层57形成在硅基板56上。外延层57的厚度例如为5.0μm～10μm。
[0048]
半导体装置1还包含覆盖半导体芯片10的侧面13a～13d的侧面绝缘层15。侧面绝缘层15统括地覆盖4个侧面13a～13d。
[0049]
半导体装置1还包含覆盖第1主面11的层间绝缘层18。层间绝缘层18包含第1层间绝缘层(第1绝缘层)16及第2层间绝缘层(第2绝缘层)17。层间绝缘层18具有在第1层间绝缘层16上重叠有第2层间绝缘层17的积层结构。侧面绝缘层15与第1层间绝缘层16及第2层间绝缘层17相连。即，第1层间绝缘层16的周缘部及第2层间绝缘层17的周缘部与4个侧面13a～13d相连。
[0050]
半导体装置1在第1芯片主面3上还包含源极端子电极20、漏极端子电极30及栅极端子电极40。源极端子电极20、漏极端子电极30及栅极端子电极40形成在第2层间绝缘层17之上。
[0051]
源极端子电极20包含源极焊垫电极(第1焊垫电极)21、及多个源极引出电极(第1引出电极)22。漏极端子电极30包含漏极焊垫电极(第2焊垫电极)31、及多个漏极引出电极(第2引出电极)32。
[0052]
图2是表示半导体装置1的内部结构的俯视图，表示第1主面11的布局。图3是表示图2所示的单位单元60的放大图。图4是沿着图3所示的iv-iv切断线的剖视图。图5是沿着图3所示的v-v切断线的剖视图。图6a是沿着图3所示的via-via切断线的剖视图。图6b是沿着图3所示的vib-vib切断线的剖视图。
[0053]
以下，一边参考图2～图6b一边说明半导体装置1的内部结构。
[0054]
半导体装置1包含第1主面11、形成在第1主面11上的有源部53、及形成在第1主面
11上的有源外的外侧区域54。如图2所示，有源部53大体形成在半导体芯片10的整个第1主面11中除了形成在半导体芯片10的一个角部13bc周围的向内侧凹陷的例如俯视四边形状的凹部52以外的部分。外侧区域54以与凹部52匹配的方式形成。有源部53是形成有mosfet结构53a的区域，该区域中，当半导体装置1的源极-漏极间为导通状态时(导通时)供电流在半导体芯片10的厚度方向流动。外侧区域54是未形成mosfet(metal-oxide-semiconductor field effect transistor，金属氧化物半导体场效晶体管)结构(相当于mosfet结构53a)的区域。外侧区域54作为支撑栅极端子电极40(参考图1)的支撑部发挥功能。外侧区域54是未形成mosfet结构(相当于mosfet结构53a)的区域。也可以在外侧区域54形成mosfet结构以外的元件(例如保护二极管)。
[0055]
mosfet结构53a是在第2方向y上排列沿第1方向x延伸的多个单位单元60而构成的场效晶体管。单位单元60具有平面栅极结构。
[0056]
如图3所示，单位单元60包含dmosfet(double-diffused mosfet，双扩散mosfet)。单位单元60包含沿第1方向x延伸的带状n-型阱区域66、及沿第1方向x延伸的带状p-型主体区域67。阱区域66与主体区域67在第2方向y上隔开间隔地形成。阱区域66及主体区域67形成为在半导体芯片10的第1方向x上延伸的条纹状。在各个单位单元60中，1个主体区域67在第2方向y上被与该主体区域67相邻的2个阱区域66夹着。
[0057]
如图4～图6b所示，半导体芯片10在第1主面11包含p型分离阱55，所述p型分离阱55将外延层57的一部分与其它部分分离而划分漂移区域。分离阱55俯视下形成为环状，从外延层57的表层部(第1主面11)到达硅基板56。通过在硅基板56上利用分离阱55包围外延层57的一部分，而划分单位单元60。
[0058]
如图4～图6b所示，分离阱55包含配置在上侧的p

型上侧区域58、及配置在下侧的p-型下侧区域59的二层结构。所述区域58、59的交界部设定在外延层57的厚度方向的中途部。
[0059]
如图4～图6b所示，在单位单元60中选择性形成有n

型嵌入层63。在半导体芯片10中，嵌入层63以跨及硅基板56与外延层57的交界部的方式形成。
[0060]
在分离阱55的表层部中，形成有场绝缘膜64。场绝缘膜64例如是氧化膜。
[0061]
如图3～图6b所示，在阱区域66的表层部中，形成有杂质浓度高于阱区域66的n

型漏极区域68。漏极区域68是沿着第1方向x延伸的带状。
[0062]
此外，如图3所示，主体区域67的表层部包含在第1方向x上交替配置的n

型源极区域69a及p

型接点区域69b。源极区域69a及接点区域69b整体而言是沿着第1方向x延伸的带状。如图4及图6a所示，源极区域69a包含形成在内侧部的高浓度区域69aa、及形成在周缘部的低浓度区域70。通过低浓度区域70包围高浓度区域69aa的周围。
[0063]
如图5及图6b所示，接点区域69b的外周缘配置在向内侧与主体区域67的外周缘隔开一定距离的位置处。
[0064]
如图4～图6b所示，在外延层57的表层部中，在阱区域66与主体区域67之间的部分形成有场绝缘膜71。场绝缘膜71例如是氧化膜。
[0065]
场绝缘膜71的一个周缘配置在漏极区域68的周缘上，场绝缘膜71的另一周缘配置在向内侧与阱区域66的外周缘隔开一定间隔的阱区域66上。漏极区域68形成在夹在场绝缘膜71的周缘与场绝缘膜64之间的区域中。
[0066]
此外，在外延层57的表层部中，以跨及外延层57与主体区域67之间的方式形成有栅极绝缘膜72。并且，在栅极绝缘膜72之上形成有栅极电极73。栅极电极73以选择性覆盖栅极绝缘膜72的一部分及场绝缘膜71的一部分的方式形成。
[0067]
栅极电极73俯视下为四边环状。如图3所示，栅极电极73俯视下沿第1方向x延伸。栅极电极73具有一端部73a及另一端部73b。此外，栅极电极73具有外周壁73c及内周壁73d。外周壁73c俯视下为四边形状。内周壁73d俯视下为椭圆形状。源极区域69a及接点区域69b从被内周壁73d划分的开口露出。
[0068]
如图4～图6b所示，栅极电极73例如也可以包含：含poly-si(多晶硅)的下层膜74、及含wsi/si(硅化钨/硅)的上层膜75。栅极绝缘膜72也可以是氧化膜。
[0069]
栅极电极73介隔栅极绝缘膜72而与主体区域67对向的区域是通道区域76。通道区域76的通道的形成由栅极电极73控制。
[0070]
此外，如图4～图6b所示，半导体装置1还包含层间绝缘层18。层间绝缘层18包含第1层间绝缘层16及第2层间绝缘层17。第1层间绝缘层16及第2层间绝缘层17以覆盖半导体芯片10的第1主面11的方式形成。第1层间绝缘层16及第2层间绝缘层17例如由氧化硅(sio2)等绝缘材料形成。第1层间绝缘层16覆盖多个单位单元60。
[0071]
图7是表示半导体装置1的内部结构的图，主要用来说明第1配线层84的布局。图8是与图3对应的图，主要用来表示第1配线层84的布局。
[0072]
如图4～图8所示，在第1层间绝缘层16上形成有第1配线层84。第1配线层84包含条纹配线100。条纹配线100包含多对源极配线(第1配线)85及漏极配线(第2配线)86。多个源极配线85及多个漏极配线86在第2方向y上隔开间隔地排列。多个源极配线85及多个漏极配线86形成为沿第1方向x延伸的条纹状，并且交替排列。条纹配线100具有第3芯片侧面5c侧的第1端部100a(参考图7)及第4芯片侧面5d侧的第2端部100b(参考图7)。条纹配线100俯视下形成在除了外侧区域54以外的大致所有区域。
[0073]
源极配线85包含由金属层形成的主电极。金属层包含纯cu、纯al(纯度为99％以上)、alsi、alcu、alsicu等。也可以在主电极的正面及背面，分别形成第1障壁层及第2障壁层。第1障壁层及第2障壁层包含ti及tin的至少一种。主电极的厚度也可以大于第1障壁层及第2障壁层的厚度。
[0074]
源极配线85经由多个源极下接点89a及多个源极下接点89b而与形成在主体区域67的源极区域69a及接点区域69b连接。源极区域69a经由对应的源极下接点89a而与源极配线85连接。在接点区域69b中，经由对应的源极下接点89b而与源极配线85连接。如图3所示，源极下接点89a及源极下接点89b在第1方向x上交替配置。多个源极下接点89a及多个源极下接点89b整体在第1方向x上排列。源极下接点89a及源极下接点89b包含钨等金属层。也可以视需要在金属层的正面、背面及侧面的至少一个上形成障壁层(例如包含ti及tin的至少一种)。
[0075]
漏极配线86包含由金属层形成的主电极。金属层包含纯cu、纯al(纯度为99％以上)、alsi、alcu、alsicu等。也可以在主电极的正面及背面分别形成第1障壁层及第2障壁层。第1障壁层及第2障壁层包含ti及tin的至少一种。主电极的厚度也可以大于第1障壁层及第2障壁层的厚度。
[0076]
漏极配线86经由多个漏极下接点92而与形成在阱区域66的漏极区域68连接。多个
漏极下接点92在第1方向x上排列。漏极下接点92在第2方向y上与源极下接点89a、89b对向。漏极下接点92包含钨等金属层。也可以视需要在金属层的正面、背面及侧面的至少一个形成障壁层(例如包含ti及tin的至少一种)。
[0077]
如图8所示，漏极配线86连接于单位单元60的y方向的一侧的阱区域66的漏极区域68、及在y方向的一侧与该单位单元60相邻的单位单元60的y方向的另一侧的阱区域66的漏极区域68这两者。即，漏极配线86共通连接于相邻的单位单元60所含的2个阱区域66的漏极区域68。漏极配线86的第2方向y的宽度w86等于源极配线85的第2方向y的宽度w85。漏极配线86的第2方向y的宽度w86也可以大于源极配线85的第2方向y的宽度w85。漏极配线86的第2方向y的宽度w86也可以小于源极配线85的第2方向y的宽度w85。
[0078]
第1配线层84还包含栅极配线87。如图7所示，栅极配线87沿着有源部53的周围而呈带状延伸。栅极配线87未形成在有源部53的第1侧面13a侧(即第1芯片侧面5a侧)。如图8所示，栅极配线87经由栅极下接点105而连接于栅极电极73。栅极下接点105形成在沿第1方向x延伸的栅极电极73的一端部73a(参考图3)及另一端部73b(参考图3)上。栅极下接点105未形成在栅极电极73的中央部(除一端部73a及另一端部73b以外的区域)。栅极下接点105包含钨等金属层。也可以视需要在金属层的正面、背面及侧面的至少一个上形成障壁层(例如包含ti及tin的至少一种)。
[0079]
如图4～图6b所示，在第2层间绝缘层17上形成有顶部配线层94。该形态中，如图1所示，顶部配线层94形成在半导体装置1的第1芯片主面3。即，第2层间绝缘层17是最上层的层间膜。因此称为顶部配线层94，但当第2层间绝缘层17上进一步形成第3层间绝缘层等时，该第2层间绝缘层17的配线层也可以称为第2配线层。
[0080]
图9是表示半导体装置1的内部结构的图，主表示顶部配线层94的布局。图10是图9所示的区域x的放大图。图11a是图10所示的区域xia的放大立体图，用来说明第1配线层84与顶部配线层94的关系。图11b是图10所示的区域xib的放大立体图，用来说明第1配线层84与顶部配线层94的关系。图11是图10所示的区域xi的放大立体图。
[0081]
如上所述，顶部配线层94包含源极端子电极20、漏极端子电极30及栅极端子电极40。
[0082]
如上所述，源极端子电极20包含源极焊垫电极21及多个源极引出电极22。源极端子电极20以俯视下与有源区域53(参考图2)及条纹配线100重叠的方式形成。多个源极引出电极22向第4芯片侧面5d侧以在第1方向x延伸的梳齿状引出。如图9所示，多个源极引出电极22也可以从源极焊垫电极21的第2方向y的整个区域引出。
[0083]
漏极端子电极30包含漏极焊垫电极31及多个漏极引出电极32。漏极端子电极30以俯视下与有源区域53(参考图2)及条纹配线100(参考图7)重叠的方式形成。多个漏极引出电极32向第3芯片侧面5c侧以在第1方向x延伸的梳齿状引出。如图9所示，多个漏极引出电极32也可以从漏极焊垫电极31的第2方向y的整个区域引出。多个漏极引出电极32与多个源极引出电极22隔开间隔地在第1方向x上啮合。
[0084]
栅极端子电极40以俯视下与外侧区域54(参考图2)重叠的方式形成。栅极端子电极40俯视下为四边形状。
[0085]
所述源极端子电极20、漏极端子电极30及栅极端子电极40包含由金属层形成的主电极。金属层包含纯cu、纯al(纯度为99％以上)、alsi、alcu、alsicu等。也可以在主电极的
正面及背面分别形成第1障壁层及第2障壁层。第1障壁层及第2障壁层包含ti及tin的至少一种。主电极的厚度也可以大于第1障壁层及第2障壁层的厚度。
[0086]
源极焊垫电极21避开第1芯片主面3中的栅极端子电极40的形成区域而形成在比第1方向x的中央更靠第3芯片侧面5c侧的区域。具体来说，源极焊垫电极21形成在第1芯片主面3中的第3芯片侧面5c侧的大致三分之一的区域。源极焊垫电极21俯视为大致四边形状。具体来说，如图9所示，源极端子电极20相对于栅极端子电极40而形成在第2方向y的第1芯片侧面5a侧，且形成在第1方向x的第4芯片侧面5d侧。
[0087]
源极焊垫电极21包含俯视为四边形状的第1源极焊垫区域46、及相对于栅极端子电极40的第1芯片侧面5a(第2方向y的一侧)侧的端缘40a而形成在第2芯片侧面5b侧的第2源极焊垫区域47。第2源极焊垫区域47俯视为大致梯形状。第1源极焊垫区域46与第2源极焊垫区域47通过源极焊垫连接部48而连接。
[0088]
如图4及图5所示，源极焊垫电极21经由多个源极上接点(第1接点)98而与条纹配线100的多个源极配线85电连接。源极焊垫电极21与漏极配线86介隔第2层间绝缘层17而电绝缘。
[0089]
多个源极上接点98形成在第2层间绝缘层17内。多个源极上接点98配置在源极焊垫电极21与源极配线85之间。多个源极上接点98将源极焊垫电极21与各个源极配线85连接。多个源极上接点98沿着源极配线85排列。源极上接点98包含钨等金属层。也可以视需要在金属层的正面、背面及侧面的至少一个形成障壁层(例如包含ti及tin的至少一种)。
[0090]
源极焊垫电极21的第4芯片侧面5d侧的端缘21a包括在第2方向y呈直线状延伸的直线状部49、及倾斜部50。倾斜部50以随着朝向第2芯片侧面5b侧而靠近漏极焊垫电极31侧的方式相对于第2方向y倾斜。由于端缘21a具备倾斜部50，因此能够确保源极焊垫连接部48的宽度w48较大。
[0091]
梳齿状的多个源极引出电极22的第2方向y的宽度w22彼此相等。源极引出电极22的宽度w22大于源极配线85的宽度w85(参考图8)。源极引出电极22的宽度w22大于源极配线85的宽度w85及漏极配线86的宽度w86(参考图8)之和。如图10所示，多个源极引出电极22在俯视下与源极配线85及漏极配线86的至少一对(图10的示例中为6对)重叠。源极引出电极22的第4芯片侧面5d侧的端缘22a以较窄宽度与漏极焊垫电极31的第3芯片侧面5c侧的端缘31a对向。
[0092]
如图10～图11b所示，多个源极引出电极22经由源极上接点98而与条纹配线100的多个源极配线85电连接。多个源极引出电极22与漏极配线86介隔第2层间绝缘层17而电绝缘。
[0093]
在各个源极引出电极22与各个源极配线85之间配置有多个源极上接点98。多个源极上接点98将源极焊垫电极21与各个源极配线85连接。多个源极上接点98沿着源极配线85排列。如图10～图11b所示，源极上接点98形成在源极引出电极22中俯视下与源极配线85重叠的区域。如图10～图11b所示，在源极引出电极22中俯视下与漏极配线86重叠的区域中并未形成源极上接点98。
[0094]
源极引出电极22在第1方向x呈锯齿状延伸。源极引出电极22与相邻的漏极引出电极32匹配(沿着相邻的漏极引出电极32)。源极引出电极22包含第1源极延伸部(第1延伸部)23、第1源极弯曲部(第1弯曲部、第3弯曲部)24及第2源极弯曲部(第1弯曲部、第4弯曲部)
25。第1源极延伸部23从源极焊垫电极21向第4芯片侧面5d侧引出，并沿第1方向x延伸。第1源极弯曲部24在第1源极延伸部23中向第1芯片侧面5a(第2方向y的一侧)侧弯曲，弯曲后向第4芯片侧面5d侧引出，并沿第1方向x延伸。第2源极弯曲部25在第1源极弯曲部24中向第2芯片侧面5b侧弯曲，弯曲后向第4芯片侧面5d侧引出，并沿第1方向x延伸。
[0095]
第1源极弯曲部24沿着相邻的漏极引出电极32的第2漏极弯曲部35(后述)的弯曲方向延伸。第1源极弯曲部24电连接于源极上接点98。第1源极弯曲部24与漏极配线86介隔第2层间绝缘层17而电绝缘。
[0096]
第1源极弯曲部24包含第2源极延伸部(第2延伸部)26及第1源极连接部27。第2源极延伸部26在比第1源极延伸部23更靠第4芯片侧面5d侧的区域中，从相对于第1源极延伸部23向第1芯片侧面5a侧偏移的位置沿第1方向x延伸。第2源极延伸部26相对于第1源极延伸部23而向第1芯片侧面5a侧偏移一个第1源极延伸部23的距离。具体来说，第2源极延伸部26的第2芯片侧面5b侧的侧缘26b在第2方向y上与第1源极延伸部23的第1芯片侧面5a侧的侧缘23a对齐。
[0097]
第2源极延伸部26在第1方向x上与在第1芯片侧面5a侧相邻的漏极引出电极32的第1漏极延伸部33对向。第2源极延伸部26在第1方向x上不与在第1芯片侧面5a侧相邻的源极引出电极22的第1源极延伸部23对向。第2源极延伸部26的两个侧缘(侧缘26a及侧缘26b)分别在第2方向y上与在第1芯片侧面5a侧相邻的漏极引出电极32的第1漏极延伸部33的两个侧缘(侧缘33a及侧缘33b)对齐。
[0098]
第1源极连接部27将第1源极延伸部23与第2源极延伸部26连接。第1源极连接部27以随着朝向第1芯片侧面5a侧而靠近第4芯片侧面5d侧的方式相对于第2方向y倾斜。第1源极连接部27在俯视下横穿多个源极配线85及多个漏极配线86。
[0099]
第2源极弯曲部25沿着相邻的漏极引出电极32的第1漏极弯曲部34(后述)的弯曲方向延伸。第2源极弯曲部25电连接于源极上接点98。第2源极弯曲部25与漏极配线86介隔第2层间绝缘层17而电绝缘。
[0100]
第2源极弯曲部25包含第3源极延伸部(第3延伸部)28及第2源极连接部29。第3源极延伸部28在比第1源极弯曲部24更靠第4芯片侧面5d侧的区域中，从第1源极延伸部23向第4芯片侧面5d侧离开地沿第1方向x延伸。第3源极延伸部28在第1方向x上与第1源极延伸部23对向。第2源极连接部29将第2源极延伸部26与第3源极延伸部28连接。第2源极连接部29以随着朝向第2芯片侧面5b侧而靠近第4芯片侧面5d侧的方式相对于第2方向y倾斜。第2源极连接部29在俯视下横穿多个源极配线85及多个漏极配线86。通过第1源极弯曲部24与第2源极连接部29，而形成将第1源极延伸部23与第3源极延伸部28连接的连接部。
[0101]
通过第1源极弯曲部24(第2源极延伸部26及第1源极连接部27)与第2源极连接部29，而形成向第2芯片侧面5b(第2方向y的另一侧)侧突出的源极突出部(突出部)41。
[0102]
源极引出电极22包含向第1芯片侧面5a侧凹陷的源极凹陷部(凹陷部)42。源极凹陷部42被源极突出部41的第2芯片侧面5b侧的侧缘划分。源极凹陷部42与在第2芯片侧面5b侧与该源极凹陷部42相邻的漏极突出部(突出部)43匹配，并收纳该漏极突出部43。换句话说，源极凹陷部42在第2方向y上与在第2芯片侧面5b侧相邻的漏极突出部43隔开间隔地啮合。
[0103]
由于源极凹陷部42与在第2芯片侧面5b侧相邻的漏极突出部43匹配，因此源极突
出部41的第1方向x的长度相比在第2芯片侧面5b侧相邻的漏极突出部43的第1方向x的长度，长了源极引出电极22的配线宽度量。因此，源极突出部41的第1方向x的长度比在第2芯片侧面5b侧相邻的漏极突出部43的第1方向x的长度长。
[0104]
漏极焊垫电极31形成在第1芯片主面3中的比第2方向y的中央更靠第4芯片侧面5d侧的区域。具体来说，漏极焊垫电极31形成在第1芯片主面3中的第4芯片侧面5d侧的大致三分之一的区域。漏极焊垫电极31俯视下为四边形状。漏极焊垫电极31的端缘31a在第2方向y上呈直线状延伸。
[0105]
如图6a及图6b所示，漏极焊垫电极31经由多个漏极上接点(第2接点)99而与条纹配线100的多个漏极配线86电连接。漏极焊垫电极31与漏极配线86介隔第2层间绝缘层17而电绝缘。
[0106]
多个漏极上接点99形成在第2层间绝缘层17内。多个漏极上接点99配置在漏极焊垫电极31与漏极配线88之间。多个漏极上接点99将漏极焊垫电极31与各个漏极配线86连接。多个漏极上接点99沿着漏极配线86排列。漏极上接点99包含钨等金属层。也可以视需要在金属层的正面、背面及侧面的至少一个形成障壁层(例如包含ti及tin的至少一种)。
[0107]
梳齿状的多个漏极引出电极32的第2方向y的宽度w32彼此相等。漏极引出电极32的宽度w32大于漏极配线86的宽度w86(参考图8)。漏极引出电极32的宽度w32大于源极配线85的宽度w85(参考图8)及漏极配线86的宽度w86之和。漏极引出电极32的宽度w32等于源极引出电极22的宽度w22。漏极引出电极32的宽度w32也可以大于源极引出电极22的宽度w22。漏极引出电极32的宽度w32也可以小于源极引出电极22的宽度w22。
[0108]
如图10所示，多个漏极引出电极32在俯视下与源极配线85及漏极配线86的至少一对(图10的示例中为6对)重叠。漏极引出电极32的第3芯片侧面5c侧的端缘32a以较窄宽度与源极焊垫电极21的端缘21a对向。多个漏极引出电极32在第1芯片主面3中的第1方向x的至少中央处与多个源极引出电极22啮合。
[0109]
如图10～图11b所示，多个漏极引出电极32经由漏极上接点99而与条纹配线100的多个漏极配线86电连接。多个漏极引出电极32与源极配线85介隔第2层间绝缘层17而电绝缘。
[0110]
在各个漏极引出电极32与各个漏极配线86之间配置有多个漏极上接点99。多个漏极上接点99将漏极焊垫电极31与各个漏极配线86连接。多个漏极上接点99沿着漏极配线86排列。如图10～图11b所示，漏极上接点99形成在漏极引出电极32中俯视下与漏极配线86重叠的区域。如图10～图11b所示，在漏极引出电极32中俯视下与源极配线85重叠的区域中未形成漏极上接点99。
[0111]
漏极引出电极32沿第1方向x呈锯齿状延伸。漏极引出电极32与相邻的源极引出电极22匹配(相符相邻的源极引出电极22)。漏极引出电极32包含第1漏极延伸部33、第1漏极弯曲部(第2弯曲部、第3弯曲部)34及第2漏极弯曲部35。第1漏极延伸部33从漏极焊垫电极31向第3芯片侧面5c侧引出，并沿第1方向x延伸。
[0112]
第1漏极弯曲部34在第1漏极延伸部33向第1芯片侧面5a侧弯曲，弯曲后向第3芯片侧面5c侧引出，并沿第1方向x延伸。第2漏极弯曲部35在第1漏极弯曲部34向第2芯片侧面5b侧弯曲，弯曲后向第3芯片侧面5c侧引出，并沿第1方向x延伸。
[0113]
第1漏极弯曲部34沿着相邻的源极引出电极22的第2源极弯曲部25的弯曲方向延
伸。第1漏极弯曲部34电连接于漏极上接点99。第1漏极弯曲部34与源极配线85介隔第2层间绝缘层17而电绝缘。
[0114]
第1漏极弯曲部34包含第2漏极延伸部36及第1漏极连接部37。第2漏极延伸部36在比第1漏极延伸部33更靠第3芯片侧面5c侧的区域中，从相对于第1漏极延伸部33向第1芯片侧面5a侧偏移的位置沿第1方向x延伸。第2漏极延伸部36相对于第1漏极延伸部33而向第1芯片侧面5a侧偏移一个第1漏极延伸部33的距离。具体来说，第2漏极延伸部36的第2芯片侧面5b侧的侧缘36b在第2方向y上与第1漏极延伸部33的第1芯片侧面5a侧的侧缘33a对齐。
[0115]
第2漏极延伸部36在第1方向x上与在第1芯片侧面5a侧相邻的源极引出电极22的第1源极延伸部23对向。第2漏极延伸部36在第1方向上不与在第1芯片侧面5a侧相邻的漏极引出电极32的第1漏极延伸部33对向。第2漏极延伸部36的两个侧缘(侧缘36a及侧缘36b)分别在第2方向y上与在第1芯片侧面5a侧相邻的源极引出电极22的第1源极延伸部23的两个侧缘(侧缘23a及侧缘23b)对齐。
[0116]
第1漏极连接部37将第1漏极延伸部33与第2漏极延伸部36连接。第1漏极连接部37以随着朝向第1芯片侧面5a侧而靠近第3芯片侧面5c侧的方式相对于第2方向y倾斜。第1漏极连接部37在俯视下横穿多个源极配线85及多个漏极配线86。
[0117]
第2漏极弯曲部35沿着相邻的源极引出电极22的第1源极弯曲部24的弯曲方向延伸。第2漏极弯曲部35电连接于漏极上接点99。第2漏极弯曲部35与源极配线85介隔第2层间绝缘层17而电绝缘。
[0118]
第2漏极弯曲部35包含第3漏极延伸部38及第2漏极连接部39。第3漏极延伸部38在比第1漏极弯曲部34更靠第3芯片侧面5c侧的区域中，从第1漏极延伸部33向第3芯片侧面5c侧离开地沿第1方向x延伸。第3漏极延伸部38在第1方向x上与第1漏极延伸部33对向。第2漏极连接部39将第2漏极延伸部36与第3漏极延伸部38连接。第2漏极连接部39以随着朝向第2芯片侧面5b侧而靠近第3芯片侧面5c侧的方式相对于第2方向y倾斜。第2漏极连接部39在俯视下横穿多个源极配线85及多个漏极配线86。通过第1漏极弯曲部34与第2漏极连接部39，而形成将第1漏极延伸部33与第3漏极延伸部38连接的连接部。
[0119]
通过第1漏极弯曲部34(第2漏极延伸部36及第1漏极连接部37)与第2漏极连接部39，而形成向第1芯片侧面5a侧突出的漏极突出部43。
[0120]
漏极引出电极32包含向第1芯片侧面5a侧凹陷的漏极凹陷部(凹陷部)44。漏极凹陷部44被漏极突出部43的第2芯片侧面5b侧的侧缘划分。漏极凹陷部44与在第2芯片侧面5b侧与该漏极凹陷部44相邻的源极突出部41匹配，并收纳该源极突出部41。换句话说，漏极凹陷部44在第2方向y上与在第2芯片侧面5b侧相邻的源极突出部41隔开间隔地啮合。
[0121]
由于漏极凹陷部44与在第2芯片侧面5b侧相邻的源极突出部41匹配，因此漏极突出部43的第1方向x的距离相比在第2芯片侧面5b侧相邻的源极突出部41的第1方向x的距离，长了漏极引出电极32的配线量。因此，漏极突出部43的第1方向x的距离比在第2芯片侧面5b侧相邻的源极突出部41的第1方向x的距离长。
[0122]
如上所述，源极突出部41的第1方向x的距离比在第2芯片侧面5b侧相邻的漏极突出部43的第1方向x的距离长。此外，漏极突出部43的第1方向x的距离比在第2芯片侧面5b侧相邻的源极突出部41的第1方向x的距离长。因此，源极突出部41及漏极突出部43的第1方向x的距离随着朝向第2芯片侧面5b侧而变长。
[0123]
如上所示，根据半导体装置1，从形成在第2层间绝缘层17之上的源极焊垫电极21朝向第4芯片侧面5d侧，多个源极引出电极22呈沿第1方向x延伸的梳齿状引出。多个源极引出电极22电连接于被第2层间绝缘层17覆盖的条纹配线100的多个源极配线85。此外，从被第2层间绝缘层17覆盖的漏极焊垫电极31朝向第3芯片侧面5c侧，多个漏极引出电极32呈沿第1方向x延伸的梳齿状引出。多个漏极引出电极32电连接于被第2层间绝缘层17覆盖的条纹配线100的多个漏极配线86。并且，多个漏极引出电极32与多个源极引出电极22在第1方向x上隔开间隔地啮合。能够利用源极引出电极22缩短从源极焊垫电极21到条纹配线100的电流路径。同样地，能够利用漏极引出电极32缩短从漏极焊垫电极31到条纹配线100的电流路径。由此，能够减小配线电阻。
[0124]
此外，根据半导体装置1，通过在源极引出电极22形成向第2方向y弯曲的第1源极弯曲部24(向第2方向y突出的源极突出部41)，能够增加与该源极引出电极22电连接的源极配线85的数量。同样地，通过在漏极引出电极32形成向第2方向y弯曲的第1漏极弯曲部34(向第2方向y突出的漏极突出部43)，能够增加与该漏极引出电极32电连接的漏极配线86的数量。由此，能够进一步减小配线电阻。
[0125]
此外，根据半导体装置1，源极引出电极22在第2方向y上与在第2芯片侧面5b侧相邻的漏极突出部43隔开间隔地啮合。同样地，漏极引出电极32在第2方向y上与在第2芯片侧面5b侧相邻的源极突出部41隔开间隔地啮合。由此，能够在不减少源极引出电极22的配线面积、以及不减少漏极引出电极32的配线面积的情况下，形成源极突出部41及漏极突出部43。
[0126]
此外，根据半导体装置1，通过在源极引出电极22形成第3源极延伸部28，能够增大可利用源极引出电极22缩短的电流路径。由此，能够利用源极引出电极22缩短从源极焊垫电极21到条纹配线100的电流路径。同样地，通过在漏极引出电极32形成第3漏极延伸部38，能够增大可利用漏极引出电极32缩短的电流路径。由此，能够利用漏极引出电极32缩短从漏极焊垫电极31到条纹配线100的电流路径。由此，能够进一步减小配线电阻。
[0127]
此外，根据半导体装置1，源极焊垫电极21的端缘21a具备倾斜部50，该倾斜部50以朝向第2芯片侧面5b侧而靠近漏极焊垫电极31侧的方式倾斜，因此能够确保源极焊垫连接部48的宽度w48较大。因此，能够减小源极焊垫电极21的源极焊垫连接部48的电阻。由此，能够进一步减小配线电阻。
[0128]
图12是表示参考例涉及的顶部配线层94a的布局的图。图13～图16是表示本发明的第1变化例～第4变化例涉及的顶部配线层94b～94e的布局的图。图12～图16对应于图9。在图12～图16中，对与图1～图11b所示的构成同等的构成，附加与图1～图11b的情况相同的参考符号，并省略说明。
[0129]
如图12所示，参考例的顶部配线层94a具备源极端子电极20a及漏极端子电极30a。源极端子电极20a包含源极焊垫电极21aa。源极焊垫电极21aa在第1芯片主面3中避开栅极端子电极40的形成区域而形成在第3芯片侧面5c侧的大致三分之二的区域中。源极端子电极20a不包含源极引出电极(相当于图9的源极引出电极22)。漏极端子电极30a包含漏极焊垫电极31，但不包含漏极引出电极(相当于图9的漏极引出电极32)。
[0130]
如图13所示，第1变化例的顶部配线层94b包含源极焊垫电极21b来代替源极焊垫电极21(参考图9)。源极焊垫电极21b的端缘21ba仅由在第2方向y上呈直线状延伸的直线状
部49构成。因此，形成俯视为带状的第2源极焊垫区域47b来代替第2源极焊垫区域47。第1源极焊垫区域46与第2源极焊垫区域47b通过源极焊垫连接部48b而电连接。
[0131]
在源极焊垫电极21b中，端缘21ba不具备倾斜部(相当于图9的倾斜部50)。因此，源极焊垫电极21b中的源极焊垫连接部48b的宽度w48b比源极焊垫电极21(参考图9)中的源极焊垫连接部48的宽度w48(参考图9)窄。顶部配线层94b的其它构成与顶部配线层94(参考图9)相同。
[0132]
如图14所示，在第2变化例的顶部配线层94c中，第1源极弯曲部24及第1漏极弯曲部34在第1方向x上的距离(即，第2源极延伸部26及第2漏极延伸部36在第1方向x上的距离)比顶部配线层94(参考图9)短。此外，在顶部配线层94c中，第1源极连接部27及第2源极连接部29的宽度w27c、w29c(例如分别约为3μm)比顶部配线层94中的第1源极连接部27及第2源极连接部29的宽度w27、w29(参考图9，例如分别约为9μm)短。此外，在顶部配线层94c中，第1漏极连接部37及第2漏极连接部39的宽度37c、w39c(例如分别约为3μm)比顶部配线层94中的第1漏极连接部37及第2漏极连接部39的宽度w37、w39(参考图9，例如分别约为9μm)短。
[0133]
如图15所示，第3变化例的顶部配线层94d包含多个源极引出电极22d来代替多个源极引出电极22。同样地，第3变化例的顶部配线层94d包含多个漏极引出电极32d来代替多个漏极引出电极32。
[0134]
源极引出电极22d不包含第2源极弯曲部(相当于图9的第2源极弯曲部25)。此外，漏极引出电极32d不包含第2漏极弯曲部(相当于图9的第2漏极弯曲部35)。
[0135]
如图16所示，第4变化例的顶部配线层94e包含多个源极引出电极22e来代替多个源极引出电极22。同样地，第4变化例的顶部配线层94e包含多个漏极引出电极32e来代替多个漏极引出电极32。
[0136]
源极引出电极22e包含在第1方向x上交替重复的数个第1源极弯曲部(第1弯曲部、第3弯曲部)24e及第2源极弯曲部(第1弯曲部、第4弯曲部)25e。第1源极弯曲部24e以随着朝向第4芯片侧面5d侧而靠近第1芯片侧面5a侧的方式相对于第2方向y倾斜。第2源极弯曲部25e以随着朝向第4芯片侧面5d侧而靠近第2芯片侧面5b侧的方式相对于第2方向y倾斜。第1源极弯曲部24e及第2源极弯曲部25e电连接于源极配线85(参考图10)。
[0137]
漏极引出电极32e包含在第1方向x上交替重复的数个第1漏极弯曲部(第2弯曲部、第3弯曲部)34e及第2漏极弯曲部35e。第1漏极弯曲部34e以随着朝向第3芯片侧面5c侧而靠近第1芯片侧面5a侧的方式相对于第2方向y倾斜。第2漏极弯曲部35e以随着朝向第3芯片侧面5c侧而靠近第2芯片侧面5b侧的方式相对于第2方向y倾斜。第1漏极弯曲部34e及第2漏极弯曲部35e电连接于漏极配线86(参考图10)。
[0138]
根据第2变化例～第4变化例，实现与关联实施例(参考图9)所说明的作用效果同等的作用效果。
[0139]
另外，与第1变化例的顶部配线层94b同样地，第2～第4变化例的顶部配线层94c～94e包含源极焊垫电极21b来代替源极焊垫电极21(参考图9)。顶部配线层94c～94e也可以包含源极焊垫电极21而非源极焊垫电极21b。
[0140]
表1表示实施例(参考图9)、参考例、及第1～第4的变化例涉及的顶部配线层94～94e的配线电阻。在表1中，表示将参考例的顶部配线层94a的配线电阻设为1(100％)时的值。
[0141]
[表1]
[0142]
表1
[0143][0144]
根据表1可知，实施例(参考图9)的顶部配线层94的配线电阻最低。可知其次低的是第1变化例(参考图13)的顶部配线层94b的配线电阻，然后是第2变化例(参考图14)的顶部配线层94c的配线电阻。
[0145]
图17～图19是表示本发明的第5～第7变化例涉及的顶部配线层94f～94h的布局的图。图17～图19对应于图9。
[0146]
如图17所示，第5变化例的顶部配线层94f包含多个源极引出电极22f来代替多个源极引出电极22。源极引出电极22f包含第1源极延伸部23、第1源极弯曲部(第1弯曲部、第3弯曲部)24f及第2源极弯曲部(第1弯曲部、第4弯曲部)25f。第1源极弯曲部24f及第2源极弯曲部25f的弯曲方向在第2方向y上与实施例(参考图9)的第1源极弯曲部24f及第2源极弯曲部25f的弯曲方向相反。
[0147]
第5变化例的顶部配线层94f包含多个漏极引出电极32f来代替多个漏极引出电极32。漏极引出电极32f包含第1漏极延伸部33、第1漏极弯曲部(第2弯曲部、第3弯曲部)34f及第2漏极弯曲部35f。第1漏极弯曲部34f及第2漏极弯曲部35f的弯曲方向在第2方向y上与实施例(参考图9)的第1漏极弯曲部34f及第2漏极弯曲部35f的弯曲方向相反。
[0148]
如图18所示，第6变化例的顶部配线层94g包含多个源极引出电极22g来代替多个源极引出电极22。源极引出电极22g包含第1源极延伸部23、第1源极弯曲部(第1弯曲部、第3弯曲部)24g及第2源极弯曲部25。
[0149]
第1源极弯曲部24g包含第2源极延伸部26g及第1源极连接部27。第2源极延伸部26g一边相对于第1源极延伸部23向第1芯片侧面5a侧偏移一边沿第1方向x延伸。第2源极延伸部26g相对于第1源极延伸部23向第1芯片侧面5a侧偏移半个第1源极延伸部23的距离。
[0150]
第6变化例的顶部配线层94g包含多个漏极引出电极32g来代替多个漏极引出电极32。漏极引出电极32g包含第1漏极延伸部33、第1漏极弯曲部(第2弯曲部、第3弯曲部)34g及第2漏极弯曲部35。第1漏极弯曲部34g包含第2漏极延伸部36g及第1漏极连接部37。第2漏极延伸部36g一边相对于第1漏极延伸部33向第1芯片侧面5a侧偏移一边沿第1方向x延伸。第2漏极延伸部36g相对于第1漏极延伸部33向第1芯片侧面5a侧偏移半个第1漏极延伸部33的距离。
[0151]
如图19所示，第7变化例的顶部配线层94h包含多个源极引出电极22h来代替多个源极引出电极22。同样地，第7变化例的顶部配线层94h包含多个漏极引出电极32h来代替多个漏极引出电极32。
[0152]
多个漏极引出电极32h包含第1漏极延伸部33h及漏极突出部43h。第1漏极延伸部33h从漏极焊垫电极31向第3芯片侧面5c侧引出，并沿第1方向x延伸。漏极突出部43h从第1
漏极延伸部33h的中途部向第1芯片侧面5a侧突出。
[0153]
源极引出电极22h包含第1源极延伸部23h及源极凹陷部42h。第1源极延伸部23h从源极焊垫电极21向第4芯片侧面5d侧引出，并沿第1方向x延伸。源极凹陷部42h被第1源极延伸部23h的第2芯片侧面5b侧的侧缘划分。
[0154]
源极凹陷部42h与在第2芯片侧面5b侧相邻的漏极引出电极32h的漏极突出部43h匹配，并在第2方向y上与该漏极突出部43h啮合。
[0155]
在图19的示例中，漏极突出部43h也可以向第2芯片侧面5b侧突出，而非第1芯片侧面5a侧。在此情况下，在第2芯片侧面5b侧与漏极突出部43h相邻的源极引出电极22h的第1芯片侧面5a侧的侧缘上，形成有在第2方向y上与该漏极突出部43h啮合的源极凹陷部42h。
[0156]
另外，突出部及凹陷部的源极及漏极的组合也可以与图19的示例相反。也可以在源极引出电极22h的第1源极延伸部23h形成突出部(即源极突出部)，且在漏极引出电极32h的第1漏极延伸部33h形成在第2方向y与该突出部啮合的凹陷部(即漏极凹陷部)。
[0157]
根据第5变化例～第7变化例，实现与关联实施例(参考图9)所说明的作用效果同等的作用效果。
[0158]
此外，漏极配线86也可以不共通连接于相邻的单位单元60所含的阱区域66的漏极区域68，而是漏极配线86仅连接其中一个漏极区域68。即，漏极配线86也可以与漏极区域68一一对应地形成。在此情况下，条纹配线100中，多个源极配线85及多个漏极配线86在第2方向y上按照漏极配线86、源极配线85、漏极配线86、漏极配线86、源极配线85、漏极配线86、漏极配线86
···
的顺序排列。
[0159]
例如，半导体芯片10并非必须俯视下为长方形状，也可以俯视下为正方形状等其它四边形。
[0160]
在所述各形态中，也可以采用不具有侧面绝缘层15的结构。在此情况下，半导体芯片10的侧面13a～侧面13d分别形成芯片本体2的芯片侧面5a～5d的一部分。
[0161]
此外，在所述实施方式中，内置于半导体装置1的元件并不限于mosfet结构，例如也可以上igbt(insulated gate bipolar transistor，绝缘栅双极晶体管)、双极晶体管等其它元件。
[0162]
另外，能够在权利要求书所记载的事项的范围内实施各种设计变更。
[0163]
[符号的说明]
[0164]
1:半导体装置
[0165]
16:第1层间绝缘层(第1绝缘层)
[0166]
17:第2层间绝缘层(第2绝缘层)
[0167]
21:源极焊垫电极(第1焊垫电极)
[0168]
21b:源极焊垫电极(第1焊垫电极)
[0169]
22:源极引出电极(第1引出电极)
[0170]
22d:源极引出电极(第1引出电极)
[0171]
22e:源极引出电极(第1引出电极)
[0172]
22f:源极引出电极(第1引出电极)
[0173]
22g:源极引出电极(第1引出电极)
[0174]
22h:源极引出电极(第1引出电极)
[0175]
23:第1源极延伸部(第1延伸部)
[0176]
23h:第1源极延伸部(第1延伸部)
[0177]
24:第1源极弯曲部(第1弯曲部、第3弯曲部)
[0178]
24e:第1源极弯曲部(第1弯曲部、第3弯曲部)
[0179]
24f:第1源极弯曲部(第1弯曲部、第3弯曲部)
[0180]
24g:第1源极弯曲部(第1弯曲部、第3弯曲部)
[0181]
24h:源极突出部(突出部)
[0182]
25:第2源极弯曲部(第1弯曲部、第4弯曲部)
[0183]
25e:第2源极弯曲部(第1弯曲部、第4弯曲部)
[0184]
25f:第2源极弯曲部(第1弯曲部、第4弯曲部)
[0185]
26:第2源极延伸部(第2延伸部)
[0186]
28:第3源极延伸部(第3延伸部)
[0187]
31:漏极焊垫电极(第2焊垫电极)
[0188]
32:漏极引出电极(第2引出电极)
[0189]
32d:漏极引出电极(第2引出电极)
[0190]
32e:漏极引出电极(第2引出电极)
[0191]
32f:漏极引出电极(第2引出电极)
[0192]
32g:漏极引出电极(第2引出电极)
[0193]
32h:漏极引出电极(第2引出电极)
[0194]
34:第1漏极弯曲部(第2弯曲部、第3弯曲部)
[0195]
34e:第1漏极弯曲部(第2弯曲部、第3弯曲部)
[0196]
34f:第1漏极弯曲部(第2弯曲部、第3弯曲部)
[0197]
34g:第1漏极弯曲部(第2弯曲部、第3弯曲部)
[0198]
41:源极突出部(突出部)
[0199]
41h:源极突出部(突出部)
[0200]
42:源极凹陷部(凹陷部)
[0201]
43:漏极突出部(突出部)
[0202]
44:漏极凹陷部(凹陷部)
[0203]
44h:漏极凹陷部(凹陷部)
[0204]
53a:mosfet结构(场效晶体管)
[0205]
60:单位单元
[0206]
85:源极配线(第1配线)
[0207]
86:漏极配线(第2配线)
[0208]
98:源极上接点(第1接点)
[0209]
99:漏极上接点(第2接点)
[0210]
100:条纹配线
[0211]
100a:第1端部
[0212]
100b:第2端部
[0213]
x:第1方向
[0214]
y:第2方向。