半导体封装和包括该半导体封装的层叠封装的制作方法

半导体封装和包括该半导体封装的层叠封装
1.相关申请的交叉参考
2.本技术要求于2020年6月29日向韩国知识产权局提交的韩国专利申请no.10-2020-0079525的优先权，该专利申请的公开内容通过引用整体并入本文。
技术领域
3.本发明构思涉及一种半导体封装和包括该半导体封装的层叠封装(pop)，更具体地，涉及一种扇出半导体封装和包括该扇出半导体封装的pop。


背景技术：

4.随着电子设备变得越来越紧凑和轻便，越来越需要作为电子设备的关键组件的半导体器件的高集成度。另外，随着移动产品不断发展并且变得普及，期望诸如微型化和多功能性之类的特征。
5.因此，为了提供多功能的半导体封装，已经开发了层叠封装(pop)型半导体封装。pop型半导体封装可以包括层叠在一个半导体封装上的具有不同功能的半导体封装。


技术实现要素：

6.根据本发明构思的示例性实施例，提供了一种半导体封装，包括：第一布线结构；半导体芯片，被设置在第一布线结构上；第二布线结构，被设置在半导体芯片上并且包括腔体；以及填充构件，该填充构件位于第一布线结构和第二布线结构之间并且在腔体中，其中填充构件的最上端和第二布线结构的最上端位于相同的高度水平处。
7.根据本发明构思的示例性实施例，提供了一种半导体封装，包括：支撑布线结构，该支撑布线结构包括多个第一基底绝缘层和多个第一布线图案；半导体芯片，被设置在支撑布线结构上，并且电连接到多个第一布线图案的第一部分；覆盖布线结构，被设置在半导体芯片上，并且包括：至少一个第二基底绝缘层、多个第二布线图案、覆盖至少一个第二基底绝缘层的上表面和下表面的上阻焊层和下阻焊层、被设置在下阻焊层和半导体芯片之间并且具有第一宽度的多个阻焊补片、以及在竖直方向上与半导体芯片重叠并且面积小于半导体芯片的面积的腔体；填充构件，该填充构件围绕多个阻焊补片的侧表面，并且包括填充支撑布线结构和覆盖布线结构与腔体之间的空间的填充突起；以及多个连接结构，该多个连接结构穿透所述填充构件并且将多个第一布线图案的第二部分与多个第二布线图案相连，其中填充突起的上表面与上阻焊层的上表面共面。
8.根据本发明构思的示例性实施例，提供了一种层叠封装(pop)，包括：第一半导体封装，包括：支撑布线结构，该支撑布线结构包括多个第一基底绝缘层和多个第一布线图案；第一半导体芯片，被设置在支撑布线结构上；覆盖布线结构，被设置在第一半导体芯片上，并且包括：至少一个第二基底绝缘层、多个第二布线图案、接触半导体芯片的上表面并且具有第一宽度的多个阻焊补片、以及腔体；填充构件，该填充构件填充支撑布线结构和覆盖布线结构与腔体之间的空间，并且具有位于与覆盖布线结构的最上端相同的竖直高度处
的最上端；以及多个连接结构，该多个连接结构穿透填充构件并且将多个第一布线图案与多个第二布线图案电连接；以及第二半导体封装，包括：第二半导体芯片；以及封装连接端子，该封装连接端子附接到多个第二布线图案的一部分以将第二半导体芯片与第一半导体封装电连接，并且堆叠在第一半导体封装上，其中腔体的平面面积小于第一半导体芯片的平面面积，并且在竖直方向上与半导体芯片重叠，并且其中多个阻焊补片中的至少一个阻焊补片与第一半导体芯片的边缘间隔开大于第一宽度的第二宽度。
9.根据本发明构思的示例性实施例，提供了一种半导体封装，包括：第一布线结构；第二布线结构，其中第二布线结构包括开口；半导体芯片，被设置在第一布线结构与第二布线结构之间，其中开口与半导体芯片重叠；填充部分，被设置在第一布线结构与第二布线结构之间，被设置在开口内部，并且被设置在半导体芯片与第二布线结构之间；以及阻焊剂图案，被设置在半导体芯片与第二布线结构之间。
附图说明
10.通过结合附图详细描述本发明构思的示例性实施例，将更清楚地理解本发明构思的上述和其他特征，在附图中：
11.图1a是根据本发明构思的示例性实施例的半导体封装的顶视图，图1b是根据本发明构思的示例性实施例的半导体封装的截面图；
12.图2a、图2b、图2c、图2d和图2e是根据本发明构思的示例性实施例的半导体封装的顶视图；
13.图3a是根据本发明构思的示例性实施例的半导体封装的顶视图，图3b是根据本发明构思的示例性实施例的半导体封装的截面图；
14.图4a是根据本发明构思的示例性实施例的半导体封装的顶视图，图4b是根据本发明构思的示例性实施例的半导体封装的截面图；
15.图5是根据本发明构思的示例性实施例的半导体封装的截面图；
16.图6a、图6b和图6c是示出了根据本发明构思的示例性实施例的制造半导体封装的方法的截面图；
17.图7a、图7b、图7c和图7d是示出了根据本发明构思的示例性实施例的制造半导体封装的方法的截面图；以及
18.图8、图9、图10和图11是包括根据本发明构思的示例性实施例的半导体封装的层叠封装的截面图。
具体实施例
19.图1a是根据本发明构思的示例性实施例的半导体封装1的顶视图，图1b是根据本发明构思的示例性实施例的半导体封装1的截面图。图1b是沿图1a的线b-b’截取的截面图。
20.参照图1a和图1b，半导体封装1可以包括：支撑布线结构100、被设置在支撑布线结构100上的扩展层160、被设置在扩展层160中的半导体芯片10、以及被设置在扩展层160上的覆盖布线结构200。扩展层160可以围绕半导体芯片10。在图1a和图1b中，半导体封装1包括一个半导体芯片10，但是这仅是示例性的，并且本发明构思不限于此。在一些实施例中，半导体封装1可以包括多个半导体芯片10。
21.半导体封装1可以是扇出半导体封装，其中支撑布线结构100的水平宽度和平面面积以及覆盖布线结构200的水平宽度和平面面积中的每一个的值大于半导体芯片10的覆盖区(footprint)的水平宽度和平面面积的值。例如，当半导体封装1包括一个半导体芯片10时，支撑布线结构100的水平宽度和平面面积以及覆盖布线结构200的水平宽度和平面面积的值均分别大于一个半导体芯片10的水平宽度和平面面积的值。在一些实施例中，支撑布线结构100的水平宽度和平面面积的值可以分别与覆盖布线结构200的水平宽度和平面面积的值相同。例如，支撑布线结构100的水平宽度可以与覆盖布线结构200的水平宽度相同。在一些实施例中，支撑布线结构100、扩展层160、以及覆盖布线结构200中的每一个的侧表面可以是共面的。
22.支持布线结构100可以被称为下布线结构或第一布线结构，并且覆盖布线结构200可以被称为上布线结构或第二布线结构。
23.支撑布线结构100可以是例如印刷电路板(pcb)、陶瓷基板、封装制造晶片或中介层。在一些实施例中，支撑布线结构100可以是多层pcb。当支撑布线结构100是pcb时，支撑布线结构100也可以被称为支撑pcb、下pcb或第一pcb。
24.支撑布线结构100可以包括至少一个第一基底绝缘层110和多个第一布线图案120。第一基底绝缘层110可以包括从酚醛树脂、环氧树脂和聚酰亚胺中选择的至少一种材料。第一基底绝缘层110可以包括从例如阻燃剂4(fr-4)、四官能环氧树脂、聚苯醚、环氧树脂/聚氧化二甲苯、双马来酰亚胺三嗪(bt)、thermount、氰酸酯、聚酰亚胺和液晶聚合物中选择的至少一种材料。
25.多个第一布线图案120可以包括：被设置在至少一个第一基底绝缘层110的上表面上并且包括多个第一上焊盘122的第一上布线图案、被设置在至少一个第一基底绝缘层110的下表面上并且包括多个第一下焊盘124的第一下布线图案、以及穿过至少一个第一基底绝缘层110并且将被设置在不同的布线层上的第一布线图案120电连接的多个第一导电通孔128。
26.在一些实施例中，当支撑布线结构100具有多个第一基底绝缘层110时，第一布线图案120还可以包括第一内部布线图案126，该第一内部布线图案126在两个相邻的第一基底绝缘层110之间形成布线层。多个第一导电通孔128的上端和下端中的每一个可以接触以下任一个：第一上布线图案的一部分、第一下布线图案的一部分、或者第一内部布线图案126的一部分。第一布线图案120可以包括铜、镍、不锈钢或铍铜。
27.布线层可以是在平面上延伸的电路径。支撑布线结构100可以具有至少一个第一基底绝缘层110的上表面和下表面上的布线层。因此，支撑布线结构100可以包括比至少一个第一基底绝缘层110的数量多一层的层。
28.当支撑布线结构100包括一个第一基底绝缘层110时，至少一个第一基底绝缘层110的上表面和至少一个第一基底绝缘层110的下表面可以是第一基底绝缘层110的上表面和下表面，并且当支撑布线结构110具有多个第一基底绝缘层110时，至少一个第一基底绝缘层110的上表面和至少一个第一基底绝缘层110的下表面可以是第一基底绝缘层110中的最上面的第一基底绝缘层110的上表面和第一基底绝缘层110中的最下面的第一基底绝缘层110的下表面。
29.支撑布线结构100还可以包括被设置在上表面和下表面上的第一阻焊层130。第一
阻焊层130可以包括：第一上阻焊层132以及第一下阻焊层134，其中第一上阻焊层132覆盖至少一个第一基底绝缘层110的上表面并且暴露第一上布线图案的第一上焊盘122，并且第一下阻焊层134覆盖至少一个第一基底绝缘层110的下表面并且暴露第一下布线图案的第一下焊盘124。
30.在一些实施例中，第一下阻焊层134可以覆盖至少一个第一基底绝缘层110的下表面。在这种情况下，可以不设置覆盖至少一个第一基底绝缘层110的上表面的第一上阻焊层132。
31.在一些实施例中，可以通过使用丝网印刷或喷墨印刷在至少一个第一基底绝缘层110的上表面和下表面上施加阻焊掩膜绝缘墨，然后使用热、紫外线(uv)或红外线(ir)硬化至少一个第一基底绝缘层110，来形成第一上阻焊层132和第一下阻焊层134中的每一个。
32.在其他一些实施例中，可以通过使用丝网印刷或喷涂在至少一个第一基底绝缘层110的所有上表面和下表面上施加可光成像的阻焊剂，或者通过使用层压将膜型阻焊材料结合到其上，然后通过曝光和显影去除不必要的部分，并且使用热、uv或ir硬化至少一个第一基底绝缘层110，来形成第一上阻焊层132和第一下阻焊层134中的每一个。
33.半导体芯片10可以包括：半导体基板12，在其上半导体器件14形成在有源表面上；以及多个芯片连接焊盘16，被设置在半导体基板12的有源表面上。在一些实施例中，当半导体封装1是层叠封装(pop)的下封装时，半导体封装1、半导体芯片10、半导体基板12、半导体器件14和芯片连接焊盘16可以分别被称为第一半导体封装、第一半导体芯片、第一半导体基板、第一半导体器件和第一芯片连接焊盘，或者分别被称为下半导体封装、下半导体芯片、下半导体基板、下半导体器件和下芯片连接焊盘。
34.半导体基板112可以包括例如半导体材料，例如硅(si)。备选地，半导体基板12可以包括诸如锗(ge)之类的半导体元件、或者诸如碳化硅(sic)、砷化镓(gaas)、砷化铟(inas)和磷化铟(inp)之类的化合物半导体。半导体基板12可以包括导电区域，例如，掺杂有杂质的阱。半导体基板12可以具有各种器件隔离结构，例如浅沟槽隔离(sti)结构。
35.包括多个不同类型的单独器件的半导体器件14可以形成在半导体基板12的有源表面上。多个单独器件可以包括各种微电子器件，例如，诸如互补金属氧化物半导体(cmos)晶体管之类的金属氧化物半导体场效应晶体管(mosfet)、诸如系统大规模集成(lsi)之类的图像传感器、cmos成像传感器(cis)、微机电系统(mems)、有源器件、无源器件等。多个单独器件可以电连接到半导体基板12的导电区域。半导体器件14还可以包括将所述多个单独器件中的至少两个单独器件或者所述多个单独器件与半导体基板12的导电区域电连接的导电线或导电插头。另外，多个单独器件中的每一个可以通过绝缘层与相邻的单独器件电隔离。
36.半导体芯片10可以是例如中央处理单元(cpu)芯片、图形处理单元(gpu)芯片或应用处理器(ap)芯片。在一些实施例中，当半导体封装1可以包括多个半导体芯片10时，多个半导体芯片10中的一些可以是例如动态随机存取存储器(dram)芯片、静态随机存取存储器(sram)芯片、闪存芯片、电可擦除可编程只读存储器(eeprom)芯片、相变随机存取存储器(pram)芯片、磁随机存取存储器(mram)芯片或电阻随机存取存储器(rram)芯片。
37.半导体芯片10可以通过使用倒装芯片安装在支撑布线结构100上。换句话说，半导体芯片10可以安装在支撑布线结构100上，使得半导体基板12的有源表面面向支撑布线结
构100。
38.电连接到半导体器件14的半导体芯片10的多个芯片连接焊盘16可以电连接到支撑布线结构100。多个芯片连接端子18可以被设置在多个第一上焊盘122中的一些第一上焊盘122和多个芯片连接焊盘16之间，使得可以将半导体芯片10和支撑布线结构100的多个第一布线图案120电连接。例如，多个芯片连接端子18可以是焊球或凸块。
39.在一些实施例中，围绕多个芯片连接端子118的底部填充层50可以介于半导体芯片10和支撑布线结构100之间。底部填充层50可以包括例如通过使用毛细管底部填充形成的环氧树脂。在一些实施例中，底部填充层50可以覆盖半导体芯片10的侧表面的至少一部分。在其他一些实施例中，底部填充层50可以包括凸出部50r，该凸出部50r覆盖半导体芯片10的侧表面，延伸到半导体芯片10的上表面上，并且覆盖半导体基板12的无源表面的一部分。底部填充层50的凸出部50r可以覆盖与半导体芯片10的上表面的边缘相邻的部分。例如，底部填充层50的凸出部50r可以在半导体芯片10的边缘附近接触半导体芯片10的上表面。
40.半导体芯片10可以包括彼此相对的两个第一侧表面10s-n和连接在两个第一侧表面10s-w之间并且彼此相对的两个第二侧表面10s-w。在一些实施例中，当半导体芯片10在平面图中具有矩形形状时，第一侧表面10s-n可以是在矩形的短轴方向上延伸的侧表面，并且第二侧表面10s-w可以是在矩形的长轴方向上延伸的侧表面。例如，第一侧表面10s-n的延伸长度可以大于第二侧表面10s-w的延伸长度。
41.扩展层160可以包括多个连接结构162和围绕多个连接结构162和半导体芯片10的填充构件164。多个连接结构162可以与半导体芯片10间隔开，并且可以被设置在半导体芯片10周围。多个连接结构162可以穿过填充构件164以将支撑布线结构100和覆盖布线结构200电连接。多个连接结构162中的每一个的上端和下端可以被连接为与覆盖布线结构200的多个第二下焊盘224中的任一个以及支撑布线结构100的多个第一上焊盘122中的任一个接触。这样，第一上焊盘122和第二下焊盘224可以彼此连接。
42.多个连接结构162中的每一个可以包括：模制通孔(tmv)、导电焊料、导电柱、或至少一个导电凸块。在一些实施例中，多个连接结构162中的每一个可以被形成为使得将被附接到支撑布线结构100的多个第一上焊盘122中的任一个的下部和将被附接到覆盖布线结构200的多个第二下焊盘224中的任一个的上部可以通过热来回流并且被焊接以形成一个主体。
43.填充构件164可以包括例如环氧树脂模制化合物(emc)。填充构件164可以包含填料164f。例如，填充构件164可以包括包含填料164f的环氧基材料。在一些实施例中，填充构件164中所包括的填料164f的比率可以为约55wt％至约85wt％。填料164f可以是例如二氧化硅填料。填料164f的平均直径可以是约0.1μm至约几十μm。在一些实施例中，填料164f的平均直径可以小于阻焊补片240的第一厚度t1。
44.覆盖布线结构200可以是例如pcb、陶瓷基板、封装制造晶片或中介层。在一些实施例中，覆盖布线结构200可以是多层pcb。当覆盖布线结构200是pcb时，覆盖布线结构200也可以被称为覆盖pcb、上pcb或第二pcb。
45.覆盖布线结构200可以包括至少一个第二基底绝缘层210和多个第二布线图案220。第二基底绝缘层210可以包括从酚醛树脂、环氧树脂和聚酰亚胺中选择的至少一种材
料。
46.多个第二布线图案220可以包括被设置在至少一个第二基底绝缘层210的上表面上并且包括多个第二上焊盘222的第二上布线图案、被设置在至少一个第二基底绝缘层210的下表面上并且包括多个第二下焊盘224的第二下布线图案、以及穿过至少一个第二基底绝缘层210并且将被设置在不同的布线层上的第二布线图案220电连接的多个第二导电通孔228。例如，第二上焊盘222可以通过第二导电通孔228连接到第二下焊盘224。
47.在一些实施例中，当覆盖布线结构200包括多个第二基底绝缘层210时，第二布线图案220还可以包括第二内部布线图案，该第二内部布线图案形成两个相邻的第二基底绝缘层210之间的布线层，并且类似于第一内部布线图案126。多个第二导电通孔228的上端和下端中的每一个可以接触以下任一个：第二上布线图案的一部分、第二下布线图案的一部分、或第二内部布线图案的一部分。第二布线图案220可以包括铜、镍、不锈钢或铍铜。
48.在图1b中，支撑布线结构100包括四个布线层，而覆盖布线结构200包括两个布线层，但是这仅仅是示例性的，并且本发明构思不限于此。在一些实施例中，包括在支撑布线结构100中的布线层的数量可以大于包括在覆盖布线结构200中的布线层的数量。
49.覆盖布线结构200还可以包括被设置在上表面和下表面上的第二阻焊层230。第二阻焊层230可以包括第二上阻焊层232以及第二下阻焊层234，其中第二上阻焊层232覆盖至少一个第二基底绝缘层210的上表面并且暴露第二上布线图案的第二上焊盘222，并且第二下阻焊层234覆盖至少一个第二基底绝缘层210的下表面并且暴露第二下布线图案的第二下焊盘224。
50.在一些实施例中，可以通过使用丝网印刷或喷墨印刷在至少一个第二基底绝缘层210的上表面和下表面上施加阻焊掩膜绝缘墨，然后使用热、uv或ir硬化至少一个第二基底绝缘层210，来形成第二上阻焊层232和第二下阻焊层234中的每一个。
51.在其他一些实施例中，可以通过使用丝网印刷或喷涂在至少一个第二基底绝缘层210的所有上表面和下表面上施加可光成像的阻焊剂，或者通过使用层压将膜型阻焊材料结合到其上，然后通过曝光和显影去除不必要的部分，并且使用热、uv或ir硬化至少一个第二基底绝缘层210，来形成第二上阻焊层232和第二下阻焊层234中的每一个。
52.在图1a和图1b中，为了便于说明，仅示出了第一上布线图案的第一上焊盘122，仅示出了第一下布线图案的第一下焊盘124，仅示出了第二上布线图案的第二上焊盘222，并且仅示出了第二下布线图案的第二下焊盘224。然而，应当理解的是，支撑布线结构100可以包括第一上布线图案的在至少一个第一基底绝缘层110和第一上阻焊层132之间延伸的部分和/或第一下布线图案的在至少一个第一基底绝缘层110和第一下阻焊层134之间延伸的部分。此外，应当理解的是，支撑布线结构200可以包括第二上布线图案的在至少一个第二基底绝缘层210和第二上阻焊层232之间延伸的部分和/或第二下布线图案的在至少一个第二基底绝缘层210和第二下阻焊层234之间延伸的部分。
53.覆盖布线结构200可以包括在平面图中的中心附近从上表面穿透到下表面的腔体200cv。在一些实施例中，腔体200cv在平面图中可以具有矩形形状。腔体200cv内部的平面面积可以小于半导体芯片10的平面面积。覆盖布线结构200的腔体200cv在平面图中不与邻近半导体芯片10的边缘的部分重叠，换句话说，在竖直方向上不与邻近第一侧表面10s-n和第二侧表面10s-w的部分重叠，但是在平面图中可以在竖直方向上与半导体芯片10的其余
内部重叠。换句话说，包括腔体200cv的覆盖布线结构200可以与邻近半导体芯片10的边缘的部分重叠，换句话说，可以与邻近第一侧表面10s-n和第二侧表面10s-w的部分重叠。例如，半导体芯片10的中心部分可以被覆盖布线结构200的腔体200cv暴露，并且半导体芯片10的围绕半导体芯片10的中心部分的边缘部分可以与覆盖布线结构200重叠。腔体200cv可以暴露填充构件164。
54.覆盖布线结构200还可以包括被设置在其下表面上的多个阻焊补片240。在一些实施例中，多个阻焊补片240可以具有圆形水平截面。多个阻焊补片240可以与腔体200cv相邻设置。在一些实施例中，多个阻焊补片240可以与腔体200cv相邻设置，彼此间隔开，并且被布置成一排。
55.作为多个阻焊补片240中的每一个的最大水平宽度的第一宽度w1可以是例如约100μm至约300μm。例如，当多个阻焊补片240具有圆形水平截面时，第一宽度w1可以是圆形水平截面的直径。多个阻焊补片240可以具有第一间隔it1(多个阻焊补片240彼此间隔开第一间隔it1)，具有第一间距pt1，并且被布置成一排。在一些实施例中，第一间隔it1可以大于或等于填料164f的平均直径的两倍。第一间隔it1可以是例如约100μm或者更大。第一间距pt1可以是第一宽度w1和第一间隔it1之和。
56.多个阻焊补片240可以与半导体芯片10的边缘间隔开第二宽度w2，并且可以设置为与无源表面(换句话说，半导体芯片10的上表面)接触。在一些实施例中，多个阻焊补片240可以与腔体200cv的边缘间隔开第三宽度w3。在其他一些实施例中，第三宽度w3可以是0。换句话说，多个阻焊补片240可以被设置为与腔体200cv的边缘接触。第二宽度w2可以大于第一宽度w1。第二宽度w2可以大于第三宽度w3。第三宽度w3可以小于第一宽度w1。例如，第二宽度w2可以是约300μm或者更大。
57.覆盖布线结构200的腔体200cv的边缘可以分别与半导体芯片10的第一侧表面10s-n和第二侧表面10s-w中的每一个间隔开第四宽度w4和第五宽度w5。换句话说，半导体芯片10的与半导体芯片10的第一侧表面10s-n相邻的部分可以在竖直方向上与覆盖布线结构200重叠第四宽度w4，并且半导体芯片10的与半导体芯片10的第二侧表面10s-w相邻的部分可以在竖直方向上与覆盖布线结构200重叠第五宽度w5。第四宽度w4可以是第一宽度w1、第二宽度w2和第三宽度w3之和。在一些实施例中，第四宽度w4可以等于第五宽度w5或者可以大于第五宽度w5。
58.多个阻焊补片240可以被设置在第二下阻焊层234与半导体芯片10之间，以维持覆盖布线结构200与半导体芯片10之间的间隔。在一些实施例中，多个阻焊补片240可以沿半导体芯片10的两个第二侧表面10s-n中的每一个彼此间隔开，并且可以设置成一排。
59.在一些实施例中，可以通过使用丝网印刷或喷墨印刷在第二下阻焊层234上施加阻焊掩膜绝缘墨，然后使用热、uv或ir硬化第二下阻焊层234，来形成多个阻焊补片240。
60.在其他一些实施例中，可以通过使用丝网印刷或喷涂在第二下阻焊层234的所有上表面和下表面上施加可光成像的阻焊剂，或者通过使用层压将膜型阻焊材料结合到其上，然后通过曝光和显影去除不必要的部分，并且使用热、uv或ir硬化第二下阻焊层234，来形成多个阻焊补片240。
61.作为多个阻焊补片240中的每一个的厚度的第一厚度t1可以大于作为第二上阻焊层232和第二下阻焊层234中的每一个的厚度的第二厚度t2。第一厚度t1可以大于第二厚度
t2，例如第一厚度t1可以是第二厚度t2的1.5倍，但不限于此。例如，该第一厚度t1可以是约30μm，并且第二厚度t2可以是约10μm至约20μm。
62.在竖直方向上彼此重叠的覆盖布线结构200的第二下阻焊层234与半导体芯片10之间的间隔的值可以与第一厚度t1的值相同。例如，在竖直方向上彼此重叠的覆盖布线结构200的第二下阻焊层234与半导体芯片10之间的间隔可以是约30μm。
63.填充构件164可以填充支撑布线结构100和覆盖布线结构200之间的空间，并且可以围绕多个连接结构162和半导体芯片10。填充构件164可以覆盖半导体芯片10的侧表面和无源表面，换句话说，覆盖半导体芯片10的侧表面和上表面。填充构件164可以围绕多个阻焊补片240的侧表面。填充构件164可以在半导体芯片10的上表面的一部分上具有填充突起164p，该填充突起164p从半导体芯片10的上表面突出。填充突起164p可以填充覆盖布线结构200的腔体200cv。
64.填充构件164的最上端(换句话说，填充突起164p的上表面)和覆盖布线结构200的最上端(换句话说，第二上阻焊层232的上表面)可以位于相同的竖直高度水平处，并且可以是共面的。
65.覆盖布线结构200可以具有第三厚度t3，支撑布线结构100可以具有第四厚度t4。在一些实施例中，第四厚度t4可以大于第三厚度t3。填充突起164p在半导体芯片10上可以具有第五厚度t5。第五厚度t5可以大于第三厚度t3。例如，第五厚度t5可以是第一厚度t1和第三厚度t3之和。在一些实施例中，第三厚度t3可以是约90μm至约100μm，第四厚度t4可以是约120μm，并且第五厚度t5可以是约120μm至约130μm。
66.填充构件164可以通过在上模具(图6c的mdu)覆盖覆盖布线结构200的上表面的同时注入在支撑布线结构100和覆盖布线结构200之间而形成。因此，填充构件164可以填充支撑布线结构100和覆盖布线结构200与腔体200cv之间的空间。
67.填充构件164可以沿注入方向df注入在支撑布线结构100和覆盖布线结构200之间。在一些实施例中，注入方向df可以是半导体芯片10的短轴方向。例如，多个阻焊补片240可以沿半导体芯片10的短轴方向(换句话说，沿注入方向df)沿半导体芯片10的两个第二侧表面10s-n中的每一个间隔开，并且可以被布置成一排。
68.半导体封装1可以包括附接到多个第一下焊盘124的多个外部连接端子150。例如，多个外部连接端子150中的每一个的高度可以是约150μm。例如，多个外部连接端子150可以是焊球。
69.在根据本发明构思的示例性实施例的半导体封装1中，多个阻焊补片240可以被设置在第二下阻焊层234和半导体芯片10之间，并且维持包括腔体200cv的覆盖布线结构200和半导体芯片10之间的间隔。因此，填充构件164可以沿覆盖布线结构200和半导体芯片10之间的间隔被平滑地注入。此外，由于多个阻焊补片240可以沿注入方向df彼此间隔开并且被布置成一排，所以不会防止填充构件164注入覆盖布线结构200和半导体芯片10之间。
70.因此，可以防止在根据本实施例的半导体封装1中出现未填充有填充构件164的空隙，并且因此可以提高半导体封装1的可靠性。
71.此外，因为覆盖布线结构200包括腔体200cv，所以根据本实施例的半导体封装1可以减小由于支撑布线结构100和覆盖布线结构200之间的热膨胀系数的差异而可以能发生的半导体封装1的翘曲形状。因此，为了形成层叠封装，可以增加与附接到半导体封装1的上
封装的电连接的可靠性和/或与半导体封装1通过多个外部连接端子150附接到的外部系统的电连接的可靠性。
72.图2a至图2e是根据本发明构思的示例性实施例的半导体封装1a至1e的顶视图。在图2a至图2e中，与图1a和图1b中的附图标记相同的附图标记可以表示相同的组件，因此可以省略冗余的描述。
73.参照图2a，半导体封装1a可以包括被设置在半导体芯片10上的覆盖布线结构200a。覆盖布线结构200a可以包括腔体200cv，该腔体200cv在平面图中的中心附近从上表面穿透到下表面。覆盖布线结构200a可以包括被设置在其下表面上的多个阻焊补片242。多个阻焊补片242可以具有多边形水平截面。在一些实施例中，多个阻焊补片242可以是水平截面接近圆形的多边形。例如，多个阻焊补片242可以具有八边形、六边形或五边形水平截面，但是不限于此。
74.除了设置多个阻焊补片242而不是多个阻焊补片240之外，沿图2a的线b-b’截取的半导体封装1a的截面图可以与图1b中所示的半导体封装1的截面图基本相同。
75.参照图2b，半导体封装1b可以包括被设置在半导体芯片10上的覆盖布线结构200b。覆盖布线结构200b可以包括腔体200cv，该腔体200cv在平面图中的中心附近从上表面穿透到下表面。
76.覆盖布线结构200b可以包括被设置在其下表面上的至少两个阻焊补片244。至少两个阻焊补片244在水平截面中可以具有条形形状。例如，至少两个阻焊补片244可以具有条形形状，其中半导体芯片10沿两个相对的第一侧表面10s-n延伸。
77.作为至少两个阻焊补片244中的每一个的最大水平宽度的第一宽度w1a可以是例如约100μm至约300μm。至少两个阻焊补片244可以与半导体芯片10的边缘间隔开第二宽度w2a，并且可以被设置为与半导体芯片10的无源表面(换句话说，半导体芯片10的上表面)接触。至少两个阻焊补片244可以与腔体200cv的边缘间隔开第三宽度w3a。第二宽度w2a可以大于第一宽度w1a。第二宽度w2a可以大于第三宽度w3a。第三宽度w3a可以小于第一宽度w1a。例如，第二宽度w2a可以是约300μm或更大。
78.除了设置至少两个阻焊补片244而不是多个阻焊补片240之外，沿图2b的线b-b’截取的半导体封装1b的截面图可以与图1b所示的半导体封装1的截面图基本相同。
79.参照图2c，半导体封装1c包括被设置在半导体芯片10上的覆盖布线结构200c。覆盖布线结构200c可以包括腔体200cv，该腔体200cv在平面图中的中心附近从上表面穿透到下表面。覆盖布线结构200a可以包括被设置在其下表面上的多个阻焊补片240a。
80.多个阻焊补片240a可以包括至少两个第一阻焊补片244和多个第二阻焊补片246。至少两个第一阻焊补片244可以与图2b所示的至少两个阻焊补片244基本相同。
81.在一些实施例中，多个第二阻焊补片246可以具有圆形截面。在其他一些实施例中，多个第二阻焊补片246可以具有类似于图2a所示的多个阻焊补片242的多边形水平截面。在一些实施例中，多个第二阻焊补片246可以具有水平截面接近圆形的多边形。例如，多个第二阻焊补片246可以具有八边形、六边形或五边形水平截面，但是不限于此。
82.多个第二阻焊补片246可以被设置为与腔体200cv相邻。在一些实施例中，多个阻焊补片246可以被设置为与腔体200cv相邻，彼此间隔开，并且被布置成一排。在一些实施例中，多个第二阻焊补片246可以沿半导体芯片10的两个第一侧表面10s-w中的每一个彼此间
隔开，并且可以被布置成一排。
83.作为多个第二阻焊补片246中的每一个的最大水平宽度的第六宽度w6可以是例如约100μm至约300μm。多个第二阻焊补片246可以具有第二间隔it2并且可以彼此间隔开，具有第二间距pt2，并且可以布置成一排。在一些实施例中，第二间隔it2可以大于图1b所示的填料164f的平均直径的三倍或更多。该第二间隔it2可以是例如约150μm或更大。第二间距pt2可以是第六宽度w6和第二间隔it2之和。
84.多个第二阻焊补片246可以与半导体芯片10的边缘间隔开第七宽度w7，并且被设置为与半导体芯片10的无源表面(换句话说，半导体芯片10的上表面)接触。多个第二阻焊补片246可以与腔体200cv的边缘间隔开宽度w8。第七宽度w7可以大于第六宽度w6。第七宽度w7可以大于第八宽度w8。第八宽度w8可以小于第六宽度w6。例如，第七宽度w7可以是约300μm或更大。
85.第四宽度w4可以是第一宽度w1a、第二宽度w2a和第三宽度w3a之和。第五宽度w5可以是第六宽度w6、第七宽度w7和第八宽度w8之和。在一些实施例中，第四宽度w4的值可以等于或大于第五宽度w5的值。
86.在一些实施例中，第六宽度w6的值可以与第一宽度w1a的值相同。在一些实施例中，第七宽度w7的值可以等于或小于第二宽度w2a的值。在一些实施例中，第八宽度w8的值可以等于或大于第三宽度w3a的值。
87.除了设置至少两个第一阻焊补片244而不是多个阻焊补片240之外，沿图2c的线b-b’截取的半导体封装1c的截面图可以与图1b所示的半导体封装1的截面图基本相同。
88.参照图2d，半导体封装1d可以包括被设置在半导体芯片10上的覆盖布线结构200d。覆盖布线结构200d可以包括腔体200cv，该腔体200cv在平面图中的中心附近从上表面穿透到下表面。覆盖布线结构200d可以包括被设置在其下表面上的多个阻焊补片240b。
89.多个阻焊补片240b可以包括多个第一阻焊补片240和多个第二阻焊补片246。多个第一阻焊补片240可以与图1a和图1b所示的多个阻焊补片240基本相同。多个第二阻焊补片246可以与图2c所示的多个第二阻焊补片246基本相同。
90.作为多个第一阻焊补片240中的每一个的最大水平宽度的第一宽度w1可以是例如约100μm至约300μm。作为多个第二阻焊补片246中的每一个的最大水平宽度的第六宽度w6可以是例如约100μm至约300μm。在一些实施例中，第六宽度w6的值可以与第一宽度w1的值相同。
91.多个第一阻焊补片240可以具有第一间隔it1并且可以彼此间隔开，具有第一间距pt1，并且可以被布置成一排。第一间距pt1可以是第一宽度w1和第一间隔it1之和。在一些实施例中，第一间隔it1可以大于或等于图1b所示的填料164f的平均直径的两倍。第一间隔it1可以是例如约100μm或者更大。多个第二阻焊补片246可以具有第二间隔it2并且可以彼此间隔开，具有第二间距pt2，并且可以被布置成一排。第二间距pt2可以是第二宽度w2和第二间隔it2之和。在一些实施例中，第二间隔it2可以大于填料164f的平均直径的三倍或更大。第二间隔it2可以是例如约150μm或更大。例如，第二间隔it2和第二间距pt2的值可以分别大于第一间隔it1和第一间距pt1的值。
92.在一些实施例中，第七宽度w7的值可以等于或小于第二宽度w2的值。在一些实施例中，第八宽度w8的值可以等于或大于第三宽度w3的值。
93.沿着图2d的线b-b’截取的半导体封装1d的截面图可以与图1b中所示的半导体封装1的截面图基本相同。
94.参照图2e，半导体封装1e可以包括被设置在半导体芯片10上的覆盖布线结构200e。覆盖布线结构200e可以包括腔体200cv，该腔体200cv在平面图中的中心附近从上表面穿透到下表面。覆盖布线结构200e可以包括被设置在其下表面上的多个阻焊补片240c。多个阻焊补片240c可以具有圆形水平截面。在其他一些实施例中，多个阻焊补片240c可以具有类似于图2a所示的多个阻焊补片242的多边形水平截面。在一些实施例中，多个阻焊补片240c可以具有水平截面接近圆形的多边形。
95.在平面图中，多个阻焊补片240c可以被设置为与腔体200cv的角部和半导体芯片10的角部相邻。例如，多个阻焊补片240c可以被设置在腔体200cv的角部与半导体芯片10的角部之间，其中腔体200cv的角部与半导体芯片10的角部在平面图中彼此对应。在一些实施例中，半导体封装1e可以包括四个阻焊补片240c，四个阻焊补片240c分别被设置在腔体200cv的角部与半导体芯片10的的角部之间，其中腔体200cv的角部与半导体芯片10的角部在平面图中彼此对应。然而，本发明构思不限于此，并且多于一个阻焊补片240c可以位于腔体200cv的角部或半导体芯片10的角部处。
96.除了在截面图中未示出多个阻焊补片240c之外，沿图2e的线b-b’截取的半导体封装1e的截面图可以与图1b中所示的半导体封装1的截面图基本相同。
97.图3a是根据本发明构思的示例性实施例的半导体封装2的顶视图，图3b是根据本发明构思的示例性实施例的半导体封装2的截面图。图3b是沿图3a的线b-b’截取的截面图。在图3a和图3b中，与图1a和图1b中的附图标记相同的附图标记可以表示相同的组件，因此可以省略冗余的描述。
98.参照图3a和图3b，半导体封装2可以包括：支撑布线结构100、被设置在支撑布线结构100上的扩展层160、被设置在扩展层160中的半导体芯片10、以及被设置在扩展层160上的覆盖布线结构202。
99.覆盖布线结构202可以包括在平面图中的中心附近从上表面穿透到下表面的腔体200cv。覆盖布线结构202可以包括被设置在其下表面上的多个阻焊补片240d。在一些实施例中，多个阻焊补片240d可以具有圆形水平截面。在其他一些实施例中，多个第二阻焊补片240d可以具有类似于图2a所示的多个阻焊补片242的多边形水平截面。在一些实施例中，多个第二阻焊补片240d可以具有水平截面接近圆形的多边形。例如，多个第二阻焊补片240d可以具有八边形、六边形或五边形水平截面，但是不限于此。
100.在一些实施例中，围绕多个芯片连接端子18的底部填充层55可以介于半导体芯片10和支撑布线结构100之间。在一些实施例中，底部填充层55可以是非导电膜(ncf)。在一些实施例中，底部填充层55可以覆盖半导体芯片10的侧表面的至少一部分。不同于图1b所示的底部填充层50，图3b所示的底部填充层55可以不延伸到半导体芯片10的上表面上。例如，底部填充层55可以仅被设置在半导体芯片10的底部和支撑布线结构100之间。
101.作为多个阻焊补片240d中的每一个的最大水平宽度的第一宽度w1可以是例如约100μm至约300μm。多个阻焊补片240d可以具有第一间隔it1，彼此间隔开，具有第一间距pt1，并且被布置成一排。
102.多个阻焊补片240d可以与半导体芯片10的边缘间隔开第二宽度w2b，并且可以被
设置为与半导体芯片10的无源表面(换句话说，上表面)接触。在一些实施例中，多个阻焊补片240d可以与腔体200cv的边缘间隔开第三宽度w3b。在一些实施例中，第二宽度w2b可以小于第一宽度w1。第二宽度w2b可以小于第三宽度w3b。例如，第二宽度w2b可以小于300μm。
103.在一些实施例中，半导体封装2可以包括：图1a和图1b中所示的多个阻焊补片240、图2a中所示的多个阻焊补片242、图2b中所示的多个阻焊补片244、图2c中所示的多个阻焊补片240a、图2d中所示的多个阻焊补片240b、或图2e中所示的多个阻焊补片240c，而不是多个阻焊补片240d。
104.图4a是根据本发明构思的示例性实施例的半导体封装2a的顶视图，图4b是根据本发明构思的示例性实施例的半导体封装2a的截面图。图4b是沿图4a的线b-b’截取的截面图。在图4a和图4b中，与图1a、图1b、图3a和图3b中的附图标记相同的附图标记可以表示相同的组件，因此可以省略冗余的描述。
105.参照图4a和图4b，半导体封装2a可以包括：支撑布线结构100、被设置在支撑布线结构100上的扩展层160、被设置在扩展层160中的半导体芯片10、以及被设置在扩展层160上的覆盖布线结构202a。
106.覆盖布线结构202a可以包括腔体200cv，该腔体200cv在平面图中的中心附近从上表面穿透到下表面。覆盖布线结构202a可以包括被设置在其下表面上的多个阻焊补片240e。在一些实施例中，多个阻焊补片240e可以具有圆形水平截面。在其他一些实施例中，多个第二阻焊补片240e可以具有类似于图2a所示的多个阻焊补片242的多边形水平截面。在一些实施例中，多个第二阻焊补片240e可以具有水平截面接近圆形的多边形。例如，多个第二阻焊补片240e可以具有八边形、六边形或五边形水平截面，但是不限于此。
107.在一些实施例中，围绕多个芯片连接端子18的底部填充层55可以介于半导体芯片10和支撑布线结构100之间。
108.作为多个阻焊补片240e中的每一个的最大水平宽度的第一宽度w1可以是例如约100μm至约300μm。多个阻焊补片240e可以具有第一间隔it1，彼此间隔开，具有第一间距pt1，并且被布置成一排。
109.多个阻焊补片240e可以被设置为在竖直方向上与半导体芯片10的边缘重叠。多个阻焊补片240e可以与腔体200cv的边缘间隔开第三宽度w3。在一些实施例中，多个阻焊补片240e可以被设置为悬垂(overhang)在半导体芯片10的上表面上。换句话说，阻焊补片240e的一部分可以与半导体芯片10的上表面接触，并且阻焊补片240e的另一部分可以延伸超出半导体芯片10的边缘。第三宽度w3c可以小于第四宽度w4，并且可以大于第四宽度w4和第一宽度w1之差。
110.在一些实施例中，代替在半导体封装2a中将多个阻焊补片240e设置为在竖直方向上与半导体芯片10的边缘重叠，可以将如图1a和图1b所示的多个阻焊补片240、如图2a所示的多个阻焊补片242、如图2b所示的多个阻焊补片244、如图2c所示的多个阻焊补片240a、如图2d所示的多个阻焊补片240b、或如图2e所示的多个阻焊补片240c设置为在竖直方向上与半导体芯片10的边缘重叠。
111.图5是根据本发明构思的示例性实施例的半导体封装3的截面图。图5所示的半导体封装3的顶视图与图1a所示的半导体封装1的顶视图基本相同，并且图5是沿对应于图1a中的线b-b’的位置截取的截面图。在图5中，与图1a和图1b的附图标记相同的附图标记可以
表示相同的组件，因此可以省略冗余的描述。
112.参照图5，半导体封装3可以包括：支撑布线结构140、包括安装空间176g并且被设置在支撑布线结构140上的扩展层170、被设置在扩展层170的安装空间176g中的半导体芯片10、以及设置在扩展层170上的覆盖布线结构200。扩展层170可以围绕半导体芯片10。
113.半导体封装3可以是扇出半导体封装。在一些实施例中，扩展层170可以是面板，并且半导体封装3可以是扇出面板级封装(foplp)。例如，半导体封装3可以是芯片优先foplp，其在将覆盖布线层200附接到扩展层170上之后形成支撑布线结构140。支撑布线结构140可以被称为再分布层。
114.在一些实施例中，安装空间176g的水平宽度和平面面积的值可以比半导体芯片10的覆盖区的水平宽度和平面面积的值更大。换句话说，安装空间176g足够大以容纳半导体芯片10。半导体芯片10的侧表面可以与安装空间176g的内侧表面间隔开。
115.支撑布线结构140可以包括再分布导电结构145和多个再分布绝缘层146。再分布导电结构145和再分布绝缘层146中的每一个可以分别被称为第一布线图案和第一基底绝缘层。再分布导电结构145可以包括被设置在多个再分布绝缘层146中的每一个的上表面和下表面中的至少一个上的多个再分布线图案142以及穿透至少一个再分布绝缘层146并且彼此连接以与多个再分布线图案142中的一些相接触的多个再分布通孔144。例如，再分布绝缘层146的相对侧上的再分布线图案142可以通过再分布通孔144彼此连接。在一些实施例中，多个再分布线图案142中的至少一些可以与多个再分布通孔144中的一些一起一体地形成。
116.在一些实施例中，多个再分布通孔144可以具有从下侧延伸到上侧并且水平宽度变窄的锥形形状。换句话说，多个再分布通孔144的水平宽度可以在远离半导体芯片10移动时增加。
117.半导体芯片10的多个芯片连接焊盘16可以电连接到再分布导电结构145。在一些实施例中，多个再分布线图案142中的设置在最上面的布线层上的再分布线图案142的一部分可以接触多个芯片连接焊盘16，但是不限于此。在其他一些实施例中，多个再分布通孔144中的最上面的再分布通孔144的一部分可以接触多个芯片连接焊盘16。
118.扩展层170可以是例如pcb、陶瓷基板、封装制造晶片、或中介层。在一些实施例中，扩展层170可以是多层pcb。安装空间176g可以是扩展层170中的开口或腔体。安装空间176g可以形成在扩展层170的局部区域中，例如，在中心区域中。安装空间176g可以从扩展层170的上表面凹入预定的深度，或者可以通过从扩展层170的上表面延伸到下表面而开口。为了使扩展层170凹陷或开口，可以使用干法蚀刻、湿法蚀刻、丝网印刷、钻头、或激光钻孔。
119.扩展层170可以包括多个连接结构175和至少一个基板基底176。连接结构175可以包括连接布线图案172和连接导电通孔174。扩展层170的连接结构175和基板基底176可以包括分别与覆盖布线结构200的第二布线图案220和第二基底绝缘层210基本类似的材料，并且可以类似地形成，因此省略其详细描述。
120.半导体封装3还可以包括填充半导体芯片10和扩展层170之间以及扩展层170和覆盖布线结构200之间的空间的填充构件164a。填充构件164a可以围绕半导体芯片10，填充构件164a可以包括例如emc。填充构件164a可以包含填料164f。例如，填充构件164a可以包括包含填料164f的环氧基材料。在一些实施例中，包括在填充构件164a中的填料164f的比率
可以为约55wt％至约85wt％。
121.在扩展层170上，设置包括电连接到连接结构175的第二布线图案220并且包括腔体200cv的覆盖布线结构200。在一些实施例中，多个内部连接端子178可以被设置在连接结构175和多个第二下焊盘224之间，以将连接结构175和第二布线图案220电连接。例如，多个内部连接端子17可以是焊球或凸块。
122.填充构件164a可以覆盖半导体芯片10的侧表面和无源表面，换句话说，半导体芯片10的侧表面和上表面。填充构件164a可以围绕多个阻焊补片240的侧表面。填充构件164可以在半导体芯片10的上表面的一部分上具有填充突起164pa，该填充突起164pa与其他部分相比相对突出。填充突起164pa可以填充覆盖布线结构200的腔体200cv。
123.填充构件164a的最上端(换句话说，填充突起164pa的上表面)和覆盖布线结构200的最上端(换句话说，第二上阻焊层232的上表面)可以位于相同的竖直高度水平处，并且可以是共面的。
124.覆盖布线结构200可以具有第三厚度t3，支撑布线结构140可以具有第四厚度t4a。在一些实施例中，第四厚度t4a可以大于第三厚度t3。填充突起164pa在半导体芯片10上可以具有第五厚度t5。例如，填充突起164pa在半导体芯片10的中心处可以具有第五厚度t5。第五厚度t5可以大于第三厚度t3。
125.在一些实施例中，半导体封装3可以包括：图2a中所示的多个阻焊补片242、图2b中所示的多个阻焊补片244、图2c中所示的多个阻焊补片240a、图2d中所示的多个阻焊补片240b、图2e中所示的多个阻焊补片240c、图3a和图3b中所示的多个阻焊补片240d或图4a和图4b中所示的多个阻焊补片240e，而不是多个阻焊补片240。
126.图6a至图6c是示出了根据本发明构思的示例性实施例的制造半导体封装1的方法的截面图。图6a至图6c是示出了制造图1a和图1b中所示的半导体封装1的方法并且沿对应于图1a的线b-b’的位置截取的截面图。在图6a至图6c中，与图1a和图1b中的附图标记相同的附图标记可以表示相同的组件，因此可以省略冗余的描述。
127.参照图6a，半导体芯片10附接在支撑布线结构100上。可以使用倒装芯片将半导体芯片10安装在支撑布线结构100上，在倒装芯片中，半导体基板12的有源表面面向支撑布线结构100。
128.多个芯片连接端子18可以被设置在多个芯片连接焊盘16和多个第一上焊盘122中的一些之间，使得可以将半导体芯片10和支撑布线结构100的多个第一布线图案120电连接。
129.围绕多个芯片连接端子18的底部填充层50可以介于半导体芯片10和支撑布线结构100之间。底部填充层50可以包括凸出部50r，其中该凸出部50r填充半导体芯片10和支撑布线结构100之间的区域，沿半导体芯片10的侧表面延伸到半导体芯片10的上表面，并且覆盖半导体芯片10的上表面的边缘，例如，半导体芯片10的与半导体基板12的无源表面的边缘相邻的部分。在一些实施例中，凸出部50r可以从无源表面的边缘开始覆盖约50μm至约200μm的部分，但是不限于此。
130.参照图6b，包括腔体200cv的覆盖布线结构200附接在半导体芯片10所附接的支撑布线结构100上。可以将覆盖布线结构200附接在支撑布线结构100上，其中多个连接结构162介于覆盖布线结构200与支撑布线结构100之间。多个连接结构162可以将支撑布线结构
100和覆盖布线结构200电连接。
131.在一些实施例中，可以形成附接到支撑布线结构100的多个第一上焊盘122的多个连接结构162，然后可以附接覆盖布线结构200，使得将多个第二下焊盘224和多个连接结构162连接。在其他一些实施例中，多个连接结构162中的每一个的下部可以附接到支撑布线结构100的多个第一上焊盘122中的任一个，并且多个连接结构162中的每一个的上部可以附接到覆盖布线结构200的多个第二下焊盘224中的任一个，然后可以将上部所附接的覆盖布线结构200附接到下部所附接的支撑布线结构100，使得上部和下部彼此接触。
132.覆盖布线结构200可以包括被设置在其下表面上的多个阻焊补片240。在覆盖布线结构200中，多个阻焊补片240可以与半导体芯片10的边缘间隔开第二宽度w2，被设置为与半导体芯片10的无源表面(换言之，半导体芯片10的上表面)接触，并且附接到半导体芯片10以彼此间隔开而不接触底部填充层50的凸出部50r。例如，第一阻焊补片240可以被设置在半导体芯片10的左边缘处，第二阻焊补片240可以被设置在半导体芯片10的右边缘处，如图6b所示。
133.参照图6c，上模具mdu被设置为覆盖覆盖布线结构200的上表面。在一些实施例中，覆盖覆盖布线结构200的上表面的上模具mdu和覆盖支撑布线结构100的下表面的下模具mdl可以被设置在一起。
134.即使当通过上模具mdu将压力施加到覆盖布线结构200时，由于多个阻焊补片240，覆盖布线结构200的与腔体200cv相邻并且与半导体芯片10重叠的部分可以维持以与半导体芯片10具有等于第一厚度t1的间隔。
135.此后，可以沿注入方向df在支撑布线结构100和覆盖布线结构200之间注入图1b所示的填充构件164。由于多个阻焊补片240被设置在第二下阻焊层234与半导体芯片10之间以维持覆盖布线结构200的与腔体200cv相邻的部分与半导体芯片10之间的间隔，所以填充构件164可以沿着该空间平滑地注入，因此可以防止出现未填充有填充构件164的空隙。
136.注入方向df可以是半导体芯片10的短轴方向，换句话说，注入方向df可以是图1a所示的半导体芯片10的第二侧表面10s-n的延伸方向。多个阻焊补片240可以沿注入方向df彼此间隔开，并且可以被布置成一排。因此，多个阻焊补片240不会防止填充构件164被注入覆盖布线结构200和半导体芯片10之间。
137.当上模具mdu覆盖覆盖布线结构200的上表面时，由于提供了填充构件164，所以填充构件164的最上端(换句话说，填充突起164p的上表面)和覆盖布线结构200的最上端(换句话说，第二上阻焊层232的上表面)可以位于相同的竖直高度水平处，并且可以是共面的。
138.在一些实施例中，通过在形成填充构件164的工艺中施加的热，多个连接结构162中的每一个的上部和下部可以回流并且被焊接以形成一个主体。
139.此后，可以去除上模具mdu和下模具mdl，可以如图1b所示将多个外部连接端子150附接到多个第一下焊盘124，从而可以形成半导体封装1。
140.图7a至图7d是示出了根据本发明构思的示例性实施例的制造半导体封装3的方法的截面图。图7a至图7d是示出了制造图5所示的半导体封装3的方法并且沿对应于图1a的线b-b’的位置截取的截面图。
141.参照图7a，在制备包括安装空间176g的扩展层170之后，半导体芯片10被设置在扩展层170的安装空间176g中。在一些实施例中，扩展层170可以是面板。半导体芯片10可以被
设置在扩展层170的安装空间176g中，使得半导体芯片10的侧表面与安装空间176g的内表面间隔开。例如，在将扩展层170附接到支撑基板之后，半导体芯片10可以附接到通过扩展层170的安装空间176g暴露的支撑基板。
142.包括腔体200cv的覆盖布线结构20附接到其中在安装空间176g中设置半导体芯片10的扩展层170。覆盖布线结构200可以附接到扩展层170，使得多个内部连接端子178被设置在多个第二下焊盘224和扩展层170的连接结构175之间，从而将连接结构175和第二布线图案220电连接。
143.覆盖布线结构200还可以包括被设置在其下表面上的多个阻焊补片240。多个阻焊补片240可以被设置在第二下阻焊层234与半导体芯片10之间，以维持覆盖布线结构200与半导体芯片10之间的间隔。
144.参照图7b，上模具mdu被设置为覆盖覆盖布线结构200的上表面。在一些实施例中，覆盖覆盖布线结构200的上表面的上模具mdu和覆盖扩展层170和半导体芯片10的下表面的下模具mdl可以被设置在一起。
145.当通过上模具mdu将压力施加到覆盖布线结构200时，可以通过多个阻焊补片240维持覆盖布线结构200的与腔体200cv相邻并且与半导体芯片10重叠的部分与半导体芯片10之间的等于第一厚度t1的间隔。
146.此后，可以沿注入方向df在支撑布线结构100和覆盖布线结构200之间注入图5所示的填充构件164a。多个阻焊补片240可以被设置在第二下阻焊层234与半导体芯片10之间，以维持覆盖布线结构200的所述部分与半导体芯片10之间的间隔，因此填充构件164a可以沿覆盖布线结构200与半导体芯片10之间的间隔平滑地注入。因此，可以防止出现未填充有填充构件164a的空隙。
147.当上模具mdu覆盖覆盖布线结构200的上表面时，由于形成了填充构件164a，所以填充构件164a的最上端(换句话说，填充突起164pa的上表面)和覆盖布线结构200的最上端(换句话说，第二上阻焊层232的上表面)可以位于相同的竖直高度水平处，并且可以是共面的。
148.参照图7b和图7c，在形成填充构件164a之后，可以移除上模具mdu和下模具mdl。
149.参照图7d，在扩展层170、半导体芯片10和填充构件164a的下表面上形成支撑布线结构140。例如，在将图7c的所得结构上下颠倒并且附接在附接有释放膜的支撑基板上之后，可以在扩展层170、半导体芯片10、以及填充构件164a上形成支撑布线结构140。在一些实施例中，支撑布线结构140可以是再分布层。
150.支撑布线结构140可以包括再分布导电结构145和多个再分布绝缘层146。再分布导电结构145可以包括被设置在多个再分布绝缘层146中的每一个的上表面和下表面中的至少一个上的多个再分布线图案142以及穿透至少一个再分布绝缘层146并且彼此连接以与多个再分布线图案142中的一些接触的多个再分布通孔144。
151.可以通过顺序地堆叠多个再分布绝缘层146中的每一个和再分布线图案142、或者再分布通孔144和再分布线图案142来形成支撑布线结构140。
152.例如，制造支撑布线结构140的具体方法如下。首先，形成暴露布线结构175的连接布线图案172的一部分和半导体芯片10的多个芯片连接焊盘16的一部分的再分布绝缘层146。
153.在最下层的再分布绝缘层146上形成连接布线图案172、连接到芯片连接焊盘16的再分布通孔144、以及连接到再分布通孔144的再分布线图案142。在这种情况下，连接到再分布通孔144的再分布线图案142和再分布通孔144可以一体地形成。通过重复该过程，可以形成包括再分布导电结构145和多个再分布绝缘层146并且包括多个布线层的支撑布线结构140。
154.在一些实施例中，多个再分布绝缘层146中的每一个可以由包括有机化合物的材料膜形成。在一些实施例中，多个再分布绝缘层146中的每一个可以由包括有机聚合物材料的材料膜形成。在一些实施例中，多个再分布绝缘层146中的每一个可以由光敏聚酰亚胺(pspi)形成。
155.再分布线图案142和再分布通孔144中的每一个可以是金属，例如铜(cu)、钨(w)、钛(ti)、钛钨(tiw)、氮化钛(tin)、钽(ta)、氮化钽(tan)、铬(cr)、铝(a1)、铟(in)、钼(mo)、锰(mn)、钴(co)、锡(sn)、镍(ni)、镁(mg)、铼(re)、铍(be)、镓(ga)、钌(ru)等、其合金或金属氮化物，但是不限于此。
156.再分布线图案142和再分布通孔144中的每一个可以包括与再分布绝缘层146接触的种子层以及种子层上的导电材料层。在一些实施例中，可以通过执行物理气相沉积来形成种子层，并且可以通过执行无电式电镀来形成导电材料层。在一些实施例中，种子层可以是铜堆叠在钛上的cu/ti、或者铜堆叠在钛钨上的cu/tiw。在一些实施例中，当铜(cu)用作再分布线图案142和再分布通孔144时，种子层中的至少一部分可以用作扩散阻挡层。
157.再分布线图案142的一部分可以与再分布通孔144的一部分一起一体地形成。例如，再分布线图案142可以与再分布通孔144的与再分布线图案142的上侧接触的部分或者再分布通孔144的与再分布线图案142的下侧接触的部分一起一体地形成。
158.在一些实施例中，多个再分布通孔144中的每一个可以具有从下侧延伸到上侧并且水平宽度变窄的锥形形状。换句话说，多个再分布通孔144中的每一个可以具有在远离半导体芯片10移动时增加的水平宽度。
159.此后，如图5所示，可以通过将多个外部连接端子150附接到最下层的再分布线图案142的部分来形成半导体封装3。
160.图8至图11是包括根据本发明构思的示例性实施例的半导体封装的层叠封装1000、2000、2000a和3000的截面图。
161.参照图8，层叠封装1000可以包括堆叠在第一半导体封装1上的第二半导体封装400。第一半导体封装1可以是下半导体封装，而第二半导体封装400可以是上半导体封装。第一半导体封装1、第一半导体芯片10、第一半导体基板12、第一半导体器件14、第一芯片连接焊盘16、第一芯片连接端子18和第一底部填充层50分别与参照图1a和图1b描述的半导体封装1、半导体芯片10、半导体基板12、半导体器件14、芯片连接焊盘16、芯片连接端子18和底部填充层50基本相同，因此将省略其详细描述。
162.第二半导体封装400可以包括至少一个第二半导体芯片40。第二半导体封装400可以通过多个封装连接端子550电连接到第一半导体封装1，该多个封装连接端子550附接到第一半导体封装1的暴露的多个第二上焊盘222(其未被上阻焊层232覆盖)。
163.第二半导体芯片40可以包括具有其上形成有第二半导体器件44的有源表面的第二半导体基板42、以及被设置在第二半导体基板42的有源表面上的多个第二芯片连接焊盘
46。第二半导体基板42、第二半导体器件44、以及第二芯片连接焊盘46分别与参照图1a和图1b描述的半导体基板12、半导体器件14、以及芯片连接焊盘16基本相似，因此将省略冗余的描述。
164.至少一个第二半导体芯片40可以是存储器半导体芯片。第二半导体芯片40可以是例如dram芯片、sram芯片、闪存芯片、eeprom芯片、pram芯片、mram芯片、或rram芯片。
165.在图8中，使用倒装芯片将第二半导体封装400的至少一个第二半导体芯片40安装在封装基底基板500上，但是这仅仅是示例性的，并且本发明构思不限于此。层叠封装1000可以包括所有类型的半导体封装，包括至少一个第二半导体芯片40和附接到下侧以电连接到第一半导体封装1的封装连接端子550作为上半导体封装。
166.封装基底基板500可以包括基底板层510和被设置在基底板层510的上表面和下表面上的多个板焊盘520。多个板焊盘520可以包括被设置在基底板层510的上表面上的多个板上焊盘522和被设置在基底板层510的下表面上的多个板下焊盘524。在一些实施例中，封装基底基板500可以是pcb。例如，封装基底基板500可以是多层pcb。基底板层510可以包括从酚醛树脂、环氧树脂和聚酰亚胺中选择的至少一种材料。
167.暴露多个板焊盘520的板阻焊层530可以形成在基底板层510的上表面和下表面上。板阻焊层530可以包括覆盖基底板层510的上表面并且暴露多个板上焊盘522的上板阻焊层532和覆盖基底板层510的下表面并且暴露多个板下焊盘524的下板阻焊层534。
168.封装基底基板500可以包括在基底板层510内将多个板上焊盘522和多个板下焊盘524电连接的板布线540。板布线540可以包括板布线导线(board wiring line)和板布线通孔。板布线540可以包括铜、镍、不锈钢或铍铜。在一些实施例中，板布线540还可以被设置在基底板层510的上表面和上板阻焊层532之间、和/或在基底板层510的下表面和下板阻焊层534的下表面之间。
169.多个板上焊盘522可以电连接到第二半导体芯片40。例如，多个第二芯片连接端子48可以被设置在第二半导体芯片40的多个第二芯片连接焊盘46和封装基底基板500的多个板上焊盘522之间，使得第二半导体芯片40和封装基底基板500可以彼此电连接。在一些实施例中，围绕多个第二芯片连接端子48的第二底部填充层450可以介于第二半导体芯片40和封装基底基板500之间。第二底部填充层450可以包括例如通过使用毛细管底部填充形成的环氧树脂。在一些实施例中，第二底部填充层450可以是非导电膜。
170.围绕第二半导体芯片40的模制层490可以被设置在封装基底基板500上。模制层490可以包括例如emc。在一些实施例中，模制层490可以覆盖第二半导体芯片40的无源表面。在其他一些实施例中，模制层490可以覆盖第二半导体芯片40的侧表面，但可以不覆盖无源表面，并且散热构件可以附接到第二半导体芯片40的无源表面。
171.在一些实施例中，层叠封装1000可以包括：图2a中所示的半导体封装1a、图2b中所示的半导体封装1b、图2c中所示的半导体封装1c、图2d中所示的半导体封装1d或图2e中所示的半导体封装1e，而不是第一半导体封装1。
172.参照图9，层叠封装2000可以包括堆叠在第一半导体封装2上的第二半导体封装400。第一半导体封装2可以是下半导体封装，第二半导体封装400可以是上半导体封装。第一半导体封装2可以与参照图3a和图3b描述的半导体封装2基本相同，第二半导体封装400可以与参照图8描述的第二半导体封装400基本相同，因此将省略其详细描述。
173.在一些实施例中，包括在层叠封装2000中的半导体封装2可以包括：图1a和图1b所示的多个阻焊补片240、图2a所示的多个阻焊补片242、图2b所示的多个阻焊补片244、图2c所示的多个阻焊补片240a、图2d所示的多个阻焊补片240b或图2e所示的多个阻焊补片240c，而不是多个阻焊补片240。
174.参照图10，层叠封装2000a可以包括堆叠在第一半导体封装2a上的第二半导体封装400。第一半导体封装2a可以是下半导体封装，第二半导体封装400可以是上半导体封装。第一半导体封装2a可以与参照图4a和图4b描述的半导体封装2a基本相同，第二半导体封装400可以与参照图8描述的第二半导体封装400基本相同，因此将省略其详细描述。
175.在一些实施例中，代替多个阻焊补片240e，图1a和图1b所示的多个阻焊补片240、图2a所示的多个阻焊补片242、图2b所示的多个阻焊补片244、图2c所示的多个阻焊补片240a、图2d所示的多个阻焊补片240b或图2e所示的多个阻焊补片240c可以在竖直方向上与半导体芯片10的边缘重叠。
176.参照图11，层叠封装3000可以包括堆叠在第一半导体封装3上的第二半导体封装400。第一半导体封装3可以是下半导体封装，第二半导体封装400可以是上半导体封装。第一半导体封装3可以与参照图5描述的半导体封装3基本相同，第二半导体封装400可以与参照图8描述的第二半导体封装400基本相同，因此将省略其详细描述。
177.在一些实施例中，包括在层叠封装3000中的半导体封装3可以包括：图2a中所示的多个阻焊补片242、图2b中所示的多个阻焊补片244、图2c中所示的多个阻焊补片240a、图2d中所示的多个阻焊补片240b、图2e中所示的多个阻焊补片240c、图3b中所示的多个阻焊补片240d、或图4a和图4b中所示的多个阻焊补片240e，而不是多个阻焊补片240。
178.本发明构思的示例性实施例提供了一种半导体封装和包括该半导体封装的层叠封装型半导体封装，该半导体封装提供了上部和下部之间的可靠的电连接，并且当半导体封装堆叠在上部上时，半导体封装被设置在下部上。
179.尽管已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是将理解的是，在不脱离所附权利要求中阐述的本发明构思的精神和范围的情况下，可以对本发明构思进行形式和细节上的各种改变。