半导体装置的制作方法

1.本发明涉及半导体装置。
技术背景
2.以往，已知具备接触沟槽部的半导体装置(例如，参照专利文献1至4)。
3.专利文献1：日本特开2014-158013号公报
4.专利文献2：日本特开2013-065724号公报
5.专利文献3：国际公开第2018/052099号公报
6.专利文献4：日本特开2016-225512号公报


技术实现要素：

7.技术问题
8.在形成接触沟槽部时，有半导体基板的硅缺陷而降低元件特性的问题。
9.技术方案
10.在本发明的第一实施方式中，提供一种半导体装置，其具备：第一导电型的漂移区，其设置在半导体基板；第二导电型的基区，其设置在半导体基板；第一导电型的发射区，其设置在半导体基板的正面；第二导电型的接触区，其设置在基区的正面，并且掺杂浓度高于基区的掺杂浓度；接触沟槽部，其设置在半导体基板的正面；第一阻挡层，其设置在接触沟槽部的侧壁和底面；以及第二阻挡层，其在接触沟槽部的侧壁与所述接触区接触地设置。
11.第一阻挡层可以在接触沟槽部的侧壁与发射区接触地设置。
12.第二阻挡层可以在接触沟槽部的侧壁与发射区接触设置。
13.第二阻挡层可以是氧化硅膜。
14.第二阻挡层与发射区之间的接触电阻可以在100ω以下。
15.第二阻挡层的膜厚度可以在1nm以上且50nm以下。
16.第二阻挡层的导电率可以与第一阻挡层的导电率相同或低于第一阻挡层的导电率。
17.第一阻挡层可以包含ti、tin、ta和tan中的至少一种。
18.第一阻挡层在接触沟槽部的底面可以具有硅化而成的硅化物区。
19.接触沟槽部可以在半导体基板的正面侧沿预定的排列方向排列的多个沟槽部之间，沿多个沟槽部配置成条纹状。
20.接触沟槽部可以在半导体基板的正面侧排列成格子状的多个沟槽部之间配置成矩阵状。
21.接触沟槽部可以在半导体基板的正面侧排列成矩阵状的多个沟槽部之间，沿多个沟槽部配置成格子状。
22.应予说明，上述发明内容未列举出本发明的全部特征。另外，这些特征组的子组合也另外能够成为发明。
附图说明
23.图1示出实施例的半导体装置100的俯视图的一个示例。
24.图2是示出图1的区域a的一个示例的放大图。
25.图3a是示出图2的a-a’截面的一个示例的图。
26.图3b是示出图2的b-b’截面的一个示例的图。
27.图4a是示出图3a中的区域s的一个示例的放大图。
28.图4b是示出图3b中的区域t的一个示例的放大图。
29.图5是示出图3a的区域s的另一示例的放大图。
30.图6是示出图3b的区域t的另一示例的放大图。
31.图7是示出第一阻挡层64和第二阻挡层66的制造方法的一个示例的图。
32.图8是示出图1中的区域b的一个示例的放大图。
33.图9a示出实施例的半导体装置1100的俯视图的一个示例。
34.图9b是示出图9a中的区域c的一个示例的放大图。
35.符号说明
36.10
…
半导体基板、12
…
发射区、14
…
基区、15
…
接触区、16
…
蓄积区、17
…
阱区、18
…
漂移区、19
…
接触层、21
…
正面、22
…
集电区、23
…
背面、24
…
集电极、25
…
连接部、30
…
虚设沟槽部、31
…
延伸部分、32
…
虚设绝缘膜、33
…
连接部分、34
…
虚设导电部、38
…
层间绝缘膜、40
…
栅极沟槽部、41
…
延伸部分、42
…
栅极绝缘膜、43
…
连接部分、44
…
栅极导电部、50
…
栅极金属层、51
…
内侧栅极金属层、52
…
发射电极、54
…
接触孔、55
…
接触孔、56
…
接触孔、60
…
接触沟槽部、61
…
底面、62
…
侧壁、63
…
侧壁底部、64
…
第一阻挡层、65
…
硅化物区、66
…
第二阻挡层、68
…
终端部、70
…
晶体管部、71
…
台面部、80
…
二极管部、81
…
台面部、82
…
阴极区、90
…
边界部、91
…
台面部、100
…
半导体装置、102
…
端边、160
…
有源区、162
…
边缘终端结构部、1100
…
半导体装置
具体实施方式
37.以下，通过发明的实施方式对本发明进行说明，但以下实施方式并非限定权利要求书所涉及的发明。另外，在实施方式中说明的特征的全部组合并不一定是发明的解决方案所必须的。
38.在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主表面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”、“正”、“反”的方向不限于重力方向或实际安装半导体装置时向基板等安装的方向。
39.在本说明书中，有时使用x轴、y轴和z轴的直角坐标轴来说明技术事项。在本说明书中，将与半导体基板的正面平行的面设为xy面，将半导体基板的深度方向设为z轴。应予说明，在本说明书中，将在z轴方向上观察半导体基板的情况称为俯视。
40.在各实施例中，虽然示出了将第一导电型作为n型，将第二导电型作为p型的示例，但也可以将第一导电型作为p型，将第二导电型作为n型。在这种情况下，各实施例的基板、层、区域等的导电型变为各自相反的极性。
41.在本说明书中，在标记了n或p的层和/或区域中，分别意味着电子或空穴作为多数
载流子。另外，标注于n或p的“ ”意味着是比没有标注“ ”的层和/或区域的掺杂浓度高，标注于n和/或p的
“‑”
意味着是比没有附带
“‑”
的层和/或区域的掺杂浓度低，“ ”意味着掺杂浓度比“ ”的掺杂浓度高，
“‑‑”
意味着掺杂浓度比
“‑”
的掺杂浓度低。
42.在本说明书中，掺杂浓度是指施主或受主化的掺杂剂的浓度。因此，其单位为/cm3。在本说明书中，有时用施主和受主的浓度差(即净掺杂浓度)作为掺杂浓度。在这种情况下，掺杂浓度可以用sr法测定。另外，也可以将施主和/或受主的化学浓度作为掺杂浓度。在这种情况下，掺杂浓度能够用sims法测定。如果没有特别的限定，可以使用上述掺杂浓度中的任一种作为掺杂浓度。如果没有特别的限定，则可以将掺杂区中的掺杂浓度分布的峰值作为该掺杂区的掺杂浓度。
43.另外，在本说明书中，剂量是指在进行离子注入时，被注入到晶片的单位面积的离子的个数。因此，其单位为/cm2。应予说明，半导体区的剂量可以设为遍及该半导体区域的深度方向而对掺杂浓度进行积分而得的积分浓度。该积分浓度的单位为/cm2。因此，可以将剂量与积分浓度视为相同。积分浓度可以是到半值宽度为止的积分值，在与其他的半导体区的光谱重叠的情况下，可以排除其他半导体区的影响而导出。
44.由此，在本说明书中，可以将掺杂浓度的高低称为剂量的高低。即，在一个区域的掺杂浓度高于其他区域的掺杂浓度的情况下，能够理解为该区域的剂量高于其他区域的剂量。
45.图1示出实施例的半导体装置100的俯视图的一个示例。在图1中，示出了将各部件投影到半导体基板10的正面而得的位置。在图1中，仅示出了半导体装置100的一部分的部件，并省略了一部分的部件。
46.半导体装置100具备半导体基板10。在俯视时，半导体基板10具有端边102。在本说明书中简称为俯视的情况下，意味着从半导体基板10的正面侧进行观察。本例的半导体基板10具有俯视时彼此对置的两组端边102。在图1中，x轴和y轴平行于某一端边102。另外，z轴垂直于半导体基板10的正面。
47.在半导体基板10设置有有源部160。有源部160是在半导体装置100动作的情况下在半导体基板10的正面与背面之间主电流沿深度方向流通的区域。虽然在有源区160的上方设置有发射电极，但在图1中省略。
48.在有源区160设置有包括igbt等晶体管元件的晶体管部70和包括续流二极管(fwd)等二极管元件的二极管部80。例如，半导体装置100是反向导通igbt(rc-igbt：reverse conducting igbt)。应予说明，半导体装置100可以是igbt，还可以是mos晶体管。
49.在图1的示例中，晶体管部70和二极管部80沿着半导体基板10的正面的预定的排列方向(在本示例中为x轴方向)交替地配置。在其他示例中，在有源部160可以仅设置有晶体管部70和二极管部80中的一者。
50.在图1中，对配置有晶体管部70的区域标注符号“i”，并对配置有二极管部80的区域标注符号“f”。在本说明书中，有时将在俯视时与排列方向垂直的方向称为延伸方向(在图1中为y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。即是说，晶体管部70的y轴方向上的长度大于x轴方向上的宽度。同样地，二极管部80的y轴方向上的长度大于x轴方向上的宽度。晶体管部70和二极管部80的延伸方向可以与后述的各沟槽部的长边方向相同。
51.在图1中，晶体管部70的y轴方向的端部位于比二极管部80的y轴方向的端部更靠端边102侧的位置。另外，晶体管部70的x轴方向的宽度比二极管部80的x轴方向的宽度大。
52.二极管部80在与半导体基板10的背面接触的区域具有n 型的阴极区。在本说明书中，将设置有阴极区的区域称为二极管部80。即，二极管部80是在俯视时与阴极区重叠的区域。在半导体基板10的背面，p 型的集电区可以设置在除了阴极区以外的区域。
53.晶体管部70在与半导体基板10的背面接触的区域具有p 型的集电区。另外，晶体管部70在半导体基板10的正面侧周期性地配置有n型的发射区、p型的基区、具有栅极导电部和栅极绝缘膜的栅极沟槽部。
54.半导体装置100在半导体基板10的上方可以具有1个以上的焊盘。作为一个示例，半导体装置100可以具有栅极焊盘、阳极焊盘、阴极焊盘和电流检测焊盘等焊盘。各焊盘配置在端边102的附近。端边102的附近是指俯视时的端边102与发射电极之间的区域。在实际安装半导体装置100时，各焊盘可以通过导线等布线连接到外部的电路。
55.在俯视时，栅极金属层50配置在有源区160与半导体基板10的端边102之间。栅极金属层50将栅极沟槽部和栅极焊盘连接。在俯视时，本例的栅极金属层50包围有源区160。在俯视时，可以将被栅极金属层50所包围的区域作为有源区160。
56.本例的半导体装置100在有源部160与端边102之间具备边缘终端结构部162。本例的边缘终端结构部162配置在栅极金属层50与端边102之间。边缘终端结构部162缓和半导体基板10的正面侧的电场集中。边缘终端结构部162可以具有多个保护环。保护环是与半导体基板10的正面连接的p型的区域。通过设置设置多个保护环，从而能够使有源区160的上表面侧的耗尽层向外延伸，提高半导体装置100的耐压。边缘终端结构部162可以具备以包围有源部160的方式设置为环状的场板和降低表面电场中的至少一个。
57.图2是示出图1的区域a的一个示例的放大图。在俯视时，区域a示出了半导体装置100的y轴方向负侧的边缘侧处的晶体管部70和二极管部80的边界周边。
58.晶体管部70是将设置在半导体基板10的背面侧的集电区22投影到半导体基板10的正面而得的区域。作为一个示例，本例的集电区22是p 型。晶体管部70包括igbt等晶体管。晶体管部70包括位于晶体管部70与二极管部80的边界处的边界部90。边界部90是设置在晶体管部70内的与二极管部80相邻的台面部并且不作为晶体管工作的区域。
59.二极管部80是将设置在半导体基板10的背面侧的阴极区82投影到半导体基板10的正面而得的区域。作为一个示例，本例的阴极区82是n 型。二极管部80包括在半导体基板10的正面与晶体管部70相邻设置的续流二极管(fwd：free wheeldiode)等二极管。
60.半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10是硅基板。
61.本例的半导体装置100在半导体基板10的正面21具备栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15、和阱区17。另外，本例的半导体装置100具备配置在半导体基板10的正面21的上方的发射电极52和栅极金属层50。
62.发射电极52设置在栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15和阱区17的上方。另外，栅极金属层50设置在栅极沟槽部40和阱区17的上方。
63.发射电极52和栅极金属层50由包含金属的材料形成。发射电极52的至少一部分的区域可以由铝、铝-硅合金、或铝-硅-铜合金形成。栅极金属层50的至少一部分的区域可以
由铝、铝-硅合金、或铝-硅-铜合金形成。发射电极52和栅极金属层50可以在由铝等形成的区域的下层具有由钛和/或钛化合物等形成的势垒金属。发射电极52和栅极金属层50互相分离地设置。
64.发射电极52和栅极金属层50夹着层间绝缘膜38，并设置在半导体基板10的上方。层间绝缘膜38在图2中被省略。在层间绝缘膜38贯穿设置有接触孔54、接触孔55和接触孔56。
65.接触孔55与晶体管部70的栅极沟槽部40内的栅极导电部和栅极金属层50连接。在接触孔55的内部，可以形成有由钨等形成的插塞。
66.接触孔56将设置在晶体管部70和二极管部80的虚设沟槽部30内的虚设导电部和发射电极52连接。在接触孔56的内部可以形成有由钨等形成的插塞。
67.连接部25将发射电极52或栅极金属层50等的正面侧电极和半导体基板10电连接。在一个示例中，连接部25设置在栅极金属层50与栅极导电部之间的包含接触孔55在内的区域。连接部25还设置在发射电极52与虚设导电部之间的包含接触孔56在内的区域。连接部25是钨等金属和/或掺杂了杂质的多晶硅等具有导电性的材料。另外，连接部25也可以是具有氮化钛等的势垒金属。这里，连接部25是掺杂了n型杂质的多晶硅(n )。连接部25介由氧化膜等绝缘膜等设置在半导体基板10的正面21的上方。
68.栅极沟槽部40沿预定的排列方向(在本例中是x轴方向)以预定的间隔排列。本例的栅极沟槽部40可以具有沿着与半导体基板10的正面21平行且与排列方向垂直的延伸方向(在本例中是y轴方向)延伸的两个延伸部分41和将两个延伸部分41连接的连接部分43。
69.连接部分43的至少一部分优选形成为曲线状。通过将栅极沟槽部40的两个延伸部分41的端部连接，能够缓和延伸部分41的端部的电场集中。在栅极沟槽部40的连接部分43，栅极金属层50可以与栅极导电部连接。
70.虚设沟槽部30是设置在其(虚设沟槽部)内部的虚设导电部与发射电极52电连接的沟槽部。虚设沟槽部30与栅极沟槽部40相同地，沿着预定的排列方向(在本例中是x轴方向)以预定的间隔排列。本例的虚设沟槽部30与栅极沟槽部40同样地可以在半导体基板10的正面21具有u字形状。即，虚设沟槽部30可以具有沿着延伸方向延伸的两个延伸部分31和将两个延伸部分31连接的连接部分33。
71.本例的晶体管部70具有两个栅极沟槽部40与三个虚设沟槽部30反复排列而得的结构。即，本例的晶体管部70以2：3的比例具有栅极沟槽部40和虚设沟槽部30。例如，晶体管部70在2个延伸部分41之间具有一个延伸部分31。另外，晶体管部70具有与栅极沟槽部40相邻的2个延伸部分31。
72.但是，栅极沟槽部40与虚设沟槽部30的比率不限于本示例。栅极沟槽部40与虚设沟槽部30的比率可以是1：1、也可以是2：4。另外，也可以在在晶体管部70中不设置虚设沟槽部30，而是全部设为栅极沟槽部40的所谓全栅极(fullgate)结构。
73.阱区17设置在比后述的漂移区18更靠半导体基板10的正面21侧的位置。阱区17是被设置在半导体装置100的边缘侧的阱区的一个示例。作为一个示例，阱区17为p 型。阱区17从设置有栅极金属层50侧的有源区的端部以预定的范围形成。阱区17的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的靠栅极金属层50侧的一部分的区域形成在阱区17。栅极沟槽部40和虚设沟槽部30的延伸方向的端的底可以
覆盖阱区17。
74.接触孔54在晶体管部70中，形成在发射区12和接触区15的各区域的上方。接触孔54在边界部90中，设置在接触区15的上方。接触孔54在二极管部80中，设置在基区14的上方。任何一个接触孔54都不设置在阱区17的上方，所述阱区设置在y轴方向两端。如此，在层间绝缘膜形成有1个或多个接触孔54。1个或多个接触孔54可以在延伸方向延伸地设置。
75.接触沟槽部60将发射电极52和半导体基板10电连接。接触沟槽部60设置在接触孔54。接触沟槽部60在延伸方向延伸地设置。即，接触沟槽部60沿着栅极沟槽部40和虚设沟槽部30配置为条纹状。
76.终端部68是接触沟槽部60的延伸方向的端部。终端部68在台面部71和台面部91中，可以设置于在正面21形成了接触区15的区域。终端部68在台面部81中，可以设置于在正面21形成了基区14的区域。在后面对台面部71、台面部81和台面部91进行说明。
77.边界部90是设置在晶体管部70并与二极管部80邻接的区域。边界部90具有接触区15。或者，边界部90也可以不具有接触区15。本例的边界部90不具有发射区12。在一个示例中，边界部90的沟槽部是虚设沟槽部30。本例的边界部90被配置为，x轴方向的两端成为虚设沟槽部30。
78.台面部71、台面部81和台面部91是在与半导体基板10的正面21平行的面内与沟槽部邻接地设置的台面部。台面部可以是指在半导体基板10的被相邻的两个沟槽部夹持的区域，是从半导体基板10的正面21起到各沟槽部的最深的底部的深度为止的部分。可以将各沟槽部的延伸部分作为一个沟槽部。即，可以将被两个延伸部分夹持的区域作为台面部。
79.台面部71在晶体管部70中与虚设沟槽部30和栅极沟槽部40中的至少一个相邻地设置。台面部71在半导体基板10的正面21具有阱区17、发射区12、基区14、和接触区15。在台面部71中，发射区12和接触区15在延伸方向上交替地设置。
80.台面部91设置在边界部90。台面部91在半导体基板10的正面21具有接触区15。本例的台面部91在y轴方向的负侧具有基区14和阱区17。
81.台面部81在二极管部80中，设置在被相邻的虚设沟槽部30夹持的区域。本例的台面部81在半导体基板10的正面21具有基区14，在y轴方向的负侧具有阱区17。在台面部81中，在基区14的正面21可以设置有与边界部90同样的接触区15。
82.基区14是在晶体管部70和二极管部80中，设置在半导体基板10的正面21侧的区域。作为一个示例，基区14是p-型。基区14在半导体基板10的正面21，可以设置在台面部71和台面部91的y轴方向上的两端部。应予说明，图2仅示出该基区14的y轴方向的负侧的端部。
83.发射区12是导电型与漂移区18的导电型相同且掺杂浓度高于漂移区18的掺杂浓度的区域。作为一个示例，本例的发射区12为n 型。发射区12的掺杂剂的一个示例为砷(as)。发射区12在台面部71的正面21与栅极沟槽部40接触地设置。发射区12可以从夹着台面部71的两个沟槽部的一侧沿x轴方向延伸设置到另一侧为止。发射区12也设置在接触孔54的下方。
84.另外，发射区12可以与虚设沟槽部30接触，也可以不接触。本例的发射区12与虚设沟槽部30接触。发射区12可以不设置在台面部81和台面部91。
85.接触区15是导电型与基区14的导电型相同且掺杂浓度高于基区14的掺杂浓度的
区域。作为一个示例，本例的接触区15为p 型。本例的接触区15设置在台面部71和台面部91的正面21。接触区15可以从夹着台面部71或台面部91的两个沟槽部的一侧沿x轴方向设置到另一侧为止。接触区15可以与栅极沟槽部40接触，也可以不接触。另外，接触区15可以与虚设沟槽部30接触，也可以不接触。在本例中，接触区15与虚设沟槽部30和栅极沟槽部40接触。接触区15也设置在接触孔54的下方。
86.图3a是示出图2的a-a’截面的一个示例的图。a-a’截面是在晶体管部70中通过发射区12的xz面。本例的半导体装置100在a-a’截面中具有半导体基板10、层间绝缘膜38、发射电极52和集电极24。发射电极52形成在半导体基板10和层间绝缘膜38的上方。
87.漂移区18是设置在半导体基板10的区域。作为一个示例，本例的漂移区18为n-型。漂移区18可以是在半导体基板10中未形成其他掺杂区而残存的区域。即，漂移区18的掺杂浓度可以是半导体基板10的掺杂浓度。
88.缓冲区20是设置在漂移区18的下方的区域。本例的缓冲区20与漂移区18的导电型相同，作为一个示例，是n型。缓冲区20的掺杂浓度高于漂移区18的掺杂浓度。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达集电区22和阴极区82的场截止层而发挥功能。
89.集电区22是在晶体管部70中设置在缓冲区20的下方且导电型与漂移区18不同的区域。阴极区82是在二极管部80中设置在缓冲区20的下方且导电型与漂移区18相同的区域。集电区22与阴极区82之间的边界是晶体管部70与二极管部80之间的边界。
90.集电极24形成在半导体基板10的背面23。集电极24由金属等导电材料形成。
91.基区14是在台面部71、台面部81和台面部91中设置在漂移区18的上方且导电型与漂移区18不同的区域。作为一个示例，本例的基区14为p-型。基区14与栅极沟槽部40接触地设置。基区14可以与虚设沟槽部30接触地设置。
92.发射区12设置在基区14与正面21之间。本例的发射区12设置在台面部71，并且不设置在台面部81和台面部91。发射区12与栅极沟槽部40接触地设置。发射区12可以与虚设沟槽部30接触，也可以不接触。
93.接触区15在台面部91中，设置在基区14的正面。接触区15在台面部91中，与虚设沟槽部30接触地设置。在其他截面中，接触区15可以设置在台面部71的正面21。
94.接触沟槽部60具有填充在接触孔54的导电性的材料。接触沟槽部60设置在多个沟槽部中的相邻的两个沟槽部之间。接触沟槽部60在正面21侧与接触层19接触地设置。本例的接触沟槽部60从正面21贯穿发射区12地设置，并在底面与接触层19接触。接触沟槽部60可以具有与发射电极52相同的材料。
95.接触沟槽部60的下端比发射区12的下端更深。通过设置接触沟槽部60，减少基区14的电阻，容易抽取少数载流子(例如，空穴)。由此，能够提高由少数载流子引起的闩锁耐量等击穿耐量。
96.接触沟槽部60具有大致平面形状的底面。接触沟槽部60的底面被接触层19所覆盖。本例的接触沟槽部60具有侧壁倾斜的锥形形状。但是，接触沟槽部60的侧壁可以被设置为相对于正面21大致垂直。
97.接触层19设置在接触沟槽部60的下方。接触层19是导电型与基区14的导电型相同并且掺杂浓度高于基区14的掺杂浓度的区域。作为一个示例，本例的接触层19为p 型。例
如，接触层19通过离子注入硼(b )或氟化硼(bf2 )来形成。接触层19的掺杂浓度可以与接触区15的掺杂浓度相同。接触层19通过抽取少数载流子来抑制闩锁。
98.接触层19设置在接触沟槽部60的侧壁和底面。本例的接触层19分别设置在台面部71、台面部81和台面部91。接触层19可以在y轴方向延伸地设置。
99.在接触沟槽部60的侧壁，发射区12与接触层19接触。本例的接触沟槽部60的侧壁被发射区12和接触层19所覆盖。即，在晶体管部70中，接触沟槽部60与基区14不接触。
100.在本例中，通过使发射区12与接触层19接触，抑制来自发射区12的载流子的注入，从而能够提高击穿耐量。另外，即使在半导体装置100流通有大电流的情况下，也能够通过接触层19使少数载流子的抽取效率升高，能够稳定基区14的电位。
101.蓄积区16是设置在比漂移区18更靠半导体基板10的正面21侧的区域。本例的蓄积区16的导电型与漂移区18的导电型相同，作为一个示例，是n 型。蓄积区16设置在晶体管部70和二极管部80。但是，也可以不设置蓄积区16。
102.另外，蓄积区16与栅极沟槽部40接触地设置。蓄积区16可以与虚设沟槽部30接触，也可以不接触。蓄积区16的掺杂浓度高于漂移区18的掺杂浓度。蓄积区16的离子注入的剂量可以在1e12cm-2
以上且1e13cm-2
以下。另外，蓄积区16的离子注入剂量也可以在3e12cm-2
以上且6e12cm-2
以下。通过设置蓄积区16，能够提高载流子注入促进效果(ie效果)，降低晶体管部70的导通电压。应予说明e意味着10的幂，例如，1e12cm-2
意味着1
×
10
12
cm-2
。
103.一个以上的栅极沟槽部40和一个以上的虚设沟槽部30设置在正面21。各沟槽部从正面21设置到漂移区18为止。在设置有发射区12、基区14、接触区15和蓄积区16中的至少一个的区域中，各沟槽部也贯穿这些区域而到达漂移区18。沟槽部贯穿掺杂区并不限于以形成掺杂区后形成沟槽部的顺序进行制造。在形成沟槽部之后，在沟槽部之间形成掺杂区的顺序也包括在沟槽部贯穿掺杂区的方法中。
104.栅极沟槽部40具有形成在正面21的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42覆盖栅极沟槽的内壁而形成。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成在比栅极绝缘膜42更靠内侧的位置。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。栅极沟槽部40在正面21被层间绝缘膜38所覆盖。
105.栅极导电部44在半导体基板10的深度方向上，包括隔着栅极绝缘膜42与在台面部71侧相邻的基区14对置的区域。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽部接触的界面的表层形成有由电子的反转层形成沟道。
106.虚设沟槽部30可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置在正面21的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设绝缘膜32覆盖虚设沟槽的内壁而设置。虚设导电部34形成在虚设沟槽的内部，并且形成在比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设沟槽部30在正面21被层间绝缘膜38所覆盖。
107.层间绝缘膜38设置在正面21。在层间绝缘膜38的上方设置有发射电极52。在层间绝缘膜38设置有用于将发射电极52与半导体基板10电连接的1个或多个接触孔54。接触孔55与接触孔56也可以同样地贯穿层间绝缘膜38而设置。
108.图3b是示出图2中的b-b’截面的一个示例的图。b-b’截面是在晶体管部70中通过
接触区15的xz面。
109.台面部71在b-b’截面中具有基区14、接触区15、蓄积区16和接触层19。与a-a’截面的情况相同地，台面部91具有接触区15、蓄积区16和接触层19。在b-b’截面中，台面部71具有与台面部91相同的结构。与a-a’截面的情况相同地，台面部81具有基区14、蓄积区16、和接触层19。
110.图4a是示出图3a中的区域s的一个示例的放大图。这里，以设置在虚设沟槽部30与栅极沟槽部40之间的台面部71的接触沟槽部60和第一阻挡层64为主进行说明。
111.接触沟槽部60具有底面61和侧壁62。本例的接触沟槽部60的凹状的底面61从作为z轴正侧的侧壁62的端部的侧壁底部63朝向接触沟槽部60的中心凹陷为凹形。接触沟槽部60的底面61也可以凹陷为圆弧形。接触沟槽部60的凹形的底面61通过用于形成接触孔54的蚀刻而形成。底面61也可以是除了凹形以外的直线形状。
112.接触层19设置在接触沟槽部60的侧壁62的一部分和底面61。接触层19在z轴方向上向比发射区12的下端更靠正面21侧延伸，并与发射区12接触地设置。但是，该结构不是必须的，接触层19也可以与发射区12分离地设置。
113.第一阻挡层64设置在接触沟槽部60的侧壁62和底面61。作为一个示例，接触沟槽部60是利用使用wf6气体等的cvd法而形成的钨(w)膜。此时，wf6气体的氟成分有可能因与半导体基板的硅反应而使半导体基板缺陷。第一阻挡层64通过设置在接触沟槽部60与半导体基板10之间，从而提高因wf6气体而导致的硅缺陷的耐性。
114.第一阻挡层64在接触沟槽部60的侧壁62与发射区12接触。另外，第一阻挡层64具有导电性。本例的第一阻挡层64包含ti、tin、ta和tan中的至少一种。由此，第一阻挡层64在接触沟槽部60的侧壁62形成供电流从接触沟槽部60向发射区12流通的通路。
115.另外，第一阻挡层64在接触沟槽部60的底面61与接触层19接触。由此，第一阻挡层64形成供电流从接触层19向接触沟槽部60流通的通路。
116.图4b是示出图3b中的区域t的一个示例的放大图。这里，虽然以设置在虚设沟槽部30与栅极沟槽部40之间的台面部71的接触沟槽部60、第一阻挡层64和第二阻挡层66为主进行说明，但是台面部81或台面部91也具有同样的结构。另外，台面部71、台面部81、台面部91的所有区域可以具有相同的结构，也可以只有一部分的区域具有相同的结构。
117.接触层19设置在接触沟槽部60的侧壁62和底面61的一部分。接触层19可以在接触沟槽部60的侧壁中与接触区15分离地设置。
118.第一阻挡层64设置在接触沟槽部60的侧壁62和底面61的整个面。与此相对，第二阻挡层66设置在接触沟槽部60的侧壁62。另外，第二阻挡层66在与接触区15邻接的接触沟槽部60的侧壁62，设置在比第一阻挡层64更靠接触区15侧的位置。
119.本例的第二阻挡层66在接触沟槽部60的侧壁62与接触区15接触地设置。另外，本例的第二阻挡层66不设置在接触沟槽部60的底面61，第一阻挡层64在接触沟槽部60的底面61与接触层19接触。
120.本例的第二阻挡层66可以是氧化膜，作为一个示例，也可以是氧化硅(siox)膜。第二阻挡层66可以是含硼、磷等的氧化硅膜，也可以是通过氧缺陷等而赋予了导电性的氧化硅膜。另外，第二阻挡层66的导电率与第一阻挡层64的导电率相同，或者低于第一阻挡层64的导电率。
121.作为一个示例，第一阻挡层64用溅射法成膜。因为溅射法使用比cvd法低压的气体，所以在接触沟槽部60的侧壁62难以控制膜厚度，且在膜厚度薄的部分针对硅缺陷的耐性有可能降低。
122.本例的半导体装置100在与接触区15相邻的接触沟槽部60的侧壁62中，具有第一阻挡层64和第二阻挡层66这双重阻挡层，从而能够提高针对硅缺陷的耐性。应予说明，第二阻挡层66可以配置在与层间绝缘膜38接触的部分，也可以不配置在与层间绝缘膜38接触的部分。
123.另外，本例的第二阻挡层66在接触沟槽部60的侧壁62，设置在与接触区15相邻的区域，但不设置在与发射区12相邻的区域。但是，在半导体基板10的正面21，由于接触区15的面积比发射区12的面积大得多，所以接触沟槽部60的侧壁62与接触区15邻接的面积比与发射区12邻接的面积大得多。
124.因此，本例的半导体装置100在接触沟槽部60的侧壁62，在与接触区15相邻的区域选择性地设置有第二阻挡层66，从而维持第一阻挡层64的电流通路。由此，本例的半导体装置100既能作为元件而发挥功能，又能提高针对硅缺陷的耐性。
125.图5是示出图3a中的区域s的另一示例的放大图。这里，以与图4a的不同为中心进行说明。
126.本例的第二阻挡层66在与发射区12相邻的接触沟槽部60的侧壁62，与发射区12接触地设置。另一方面，在与接触区15相邻的接触沟槽部60的侧壁62，第二阻挡层66与图3b相同地与接触区15接触地设置。
127.即，本例的第一阻挡层64设置在接触沟槽部60的侧壁62和底面61的整个面。第二阻挡层66虽然不设置在接触沟槽部60的底面61，但是设置在接触沟槽部60的侧壁62的整个面。第二阻挡层66在接触沟槽部60的侧壁62，设置在比第一阻挡层64更靠发射区12和接触区15侧的位置。
128.对于第二阻挡层66而言，列举含有杂质的氧化膜作为一个示例。本例的第二阻挡层66也可以是含硼、磷等的氧化硅膜。虽然第二阻挡层66的导电率低于第一阻挡层64的导电率，但至少具有导电性。第二阻挡层66的导电率也可以与第一阻挡层64的导电率相同。
129.对于本例的第二阻挡层66与接触区15之间的接触电阻而言，在本实施例的情况下，可以是100ω左右以下，也可以优选为10ω左右以下。应予说明，接触电阻依赖于元件的设计规格，并不必须限于上述范围。
130.第二阻挡层66的膜厚度优选具有如下膜厚度，所述膜厚度是具有针对因wf6气体而导致的硅缺陷的耐性的膜厚度，可以是1nm以上，也可以优选在5nm左右以上。另外，虽然第二阻挡层66的膜厚度的上限依赖于第二阻挡层66的电阻率，但是优选是满足上述接触电阻的范围的膜厚度。例如，第二阻挡层66的膜厚度的上限也可以是50nm。
131.由此，因为本例的第二阻挡层66设置在接触沟槽部60的侧壁62的整个面，所以加工容易。另外，如前所述，接触沟槽部60的侧壁62与接触区15邻接的面积比与发射区12邻接的面积大得多。另外，本例的第二阻挡层66至少具有导电性。由此，本例的半导体装置100通过在接触沟槽部60的侧壁62具有与发射区12和接触区15双方接触的第二阻挡层66，从而既能作为元件而发挥功能，又能提高针对硅缺陷的耐性。
132.图6是示出图3b中的区域t的另一示例的放大图。这里，以与图4b的不同点为中心
进行说明。
133.第一阻挡层64在接触沟槽部60的底面61具有硅化的硅化物区65。作为一个示例，硅化物区65包括硅化ti系列或硅化ta。相对于此，在接触沟槽部60的侧壁62，因为在比第一阻挡层64更靠接触区15侧的位置设有第二阻挡层66，所以第一阻挡层64不具有硅化物区。
134.应予说明，在与发射区12相邻的接触沟槽部60的侧壁62，如图5所示，第二阻挡层66可以与发射区12接触地设置，也可以如图4a所示，不设置有第二阻挡层66。如图4a所示，在接触沟槽部60的侧壁62，在第一阻挡层64与发射区12接触地设置的情况下，第一阻挡层64通过在接触沟槽部60的侧壁62具有硅化物区65，从而能够提高元件特性。
135.图7是示出第一阻挡层64和第二阻挡层66的制造方法的一个示例的图。
136.在步骤s102中，通过以贯穿发射区12到基区14为止的方式进行蚀刻而形成接触孔54。这里，将对应于接触孔54的区域蚀刻而得的层间绝缘膜38用作氧化膜掩模，通过对半导体基板10进行各向异性蚀刻而形成接触孔54。
137.另外，在步骤s102中，将层间绝缘膜38作为掩模，为了形成接触层19而进行离子注入，通过热处理而形成接触层19。接触层19可以通过热处理而向发射区12延伸地设置。
138.应予说明，在本例中，在设置接触沟槽部60的接触孔54后，为了形成接触层19而进行离子注入。即，因为将层间绝缘膜38作为掩模而将接触层19的掺杂剂离子注入，所以提高接触层19相对于接触沟槽部60的定位精度。
139.在步骤s104中，在接触孔54内侧的整个面，用含硼、磷等的氧化物成膜，从而形成第二阻挡层66。
140.在步骤s106中，通过各向异性蚀刻等而从接触孔54的底面除去第二阻挡层66。
141.在步骤s108中，在接触孔54内的整个侧面用ti等成膜，形成第一阻挡层64。
142.应予说明，如图4a所示，在仅形成有第一阻挡层64的区域，在步骤s106中，通过图案形成等也可以从接触孔54的内壁除去第二阻挡层66。
143.图8是示出图1中的区域b的一个示例的放大图。应予说明，图1至图7示出虚设沟槽部30和栅极沟槽部40在半导体基板10的正面21侧中沿预定的排列方向排列而成的结构。相对于此，图8示出虚设沟槽部30和栅极沟槽部40在半导体基板10的正面21侧排列成格子状的结构。
144.作为一个示例，在晶体管部70中，沿y轴方向延伸并沿x轴方向排列的多个栅极沟槽部40和沿x轴方向延伸并沿y轴方向排列的多个栅极沟槽部40排列成格子状。另外，在二极管部80和边界部90中，沿y轴方向延伸并沿x轴方向排列的多个虚设沟槽部30和沿x轴方向延伸并沿y轴方向排列的多个虚设沟槽部30排列成格子状。
145.在图8中，虽然晶体管部70作为没有虚设沟槽部30的全栅极结构而示出，但不限于此。晶体管部70可以具有虚设沟槽部30和栅极沟槽部40。应予说明，在图8中，可以省略层间绝缘膜38和发射电极52。
146.在台面部71、台面部81和台面部91设置有接触孔54。接触沟槽部60设置在接触孔54。接触沟槽部60在延伸方向上延伸地设置。接触沟槽部60在排列成格子状的沟槽部之间配置成矩阵状。
147.图9a示出实施例的半导体装置1100的俯视图的一个示例。这里，对与半导体装置100共同的要素标注相同的符号，以不同点为中心进行说明。
148.半导体装置1100除了栅极金属层50以外，还具有内侧栅极金属层51。内侧栅极金属层51在有源区160上沿y轴方向延伸，并与栅极金属层50连接。在图9a中，虽然为了简化而仅示出几个内侧栅极金属层51，但不限于此。如后所述，内侧栅极金属层51在多个栅极沟槽部40的上方延伸地设置。
149.图9b是示出图9a中的区域c的一个示例的放大图。半导体装置1100在半导体基板10的正面21侧，具有排列为矩阵状的沟槽部。也就是说，在半导体装置100中，各沟槽部沿y轴方向延伸，相对于此，在半导体装置1100中，各沟槽部沿y轴方向被分割成多个，整体呈矩阵状排列。
150.在图9b中，在晶体管部70中，栅极沟槽部40的y轴方向端和虚设沟槽部30的y轴方向端部与接触区15相邻，但不限于此。栅极沟槽部40的y轴方向端部和虚设沟槽部30的y轴方向端部也可以与发射区12相邻。
151.在各栅极沟槽部40的上方，沿各栅极沟槽部40设置有在y轴方向上延伸的内侧栅极金属层51，但在图9b中省略说明。由此，栅极沟槽部40介由内侧栅极金属层51和栅极金属层50与栅极焊盘连接。
152.在台面部71、台面部81和台面部91中，设置有接触孔54。接触沟槽部60设置在接触孔54。接触沟槽部60沿延伸方向延伸地设置。接触沟槽部60在排列成矩阵状的沟槽部之间配置成格子状。
153.以上，虽然利用实施方式对本发明进行了说明，但是本发明的技术范围不限于上述实施方式所记载的范围。对于本领域技术人员来说，在上述实施方式中能够追加多种变更或改良是显而易见的。根据权利要求书的记载可知，追加了这样的变更或改良的方式也能够包括在本发明的技术范围内。
154.应当注意的是，权利要求书、说明书和附图中示出的装置、系统、程序和方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，未在后续的处理中使用之前的处理结果，就可以以任意顺序来实现。关于权利要求书、说明书和附图中的工作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以该顺序来实施。