有源矩阵基板及其制造方法与流程

1.本发明涉及有源矩阵基板及其制造方法。


背景技术：

2.液晶显示装置、有机电致发光(el)显示装置等所使用的有源矩阵基板具有：显示区域，其具有多个像素；以及显示区域以外的区域(非显示区域或边框区域)。在显示区域中，按每个像素具备薄膜晶体管(thin film transistor；以下，称为“tft”)等开关元件。作为这种开关元件，以往以来，已广泛使用以非晶硅膜为活性层的tft(以下，称为“非晶硅tft”)、以多晶硅膜为活性层的tft(以下，称为“多晶硅tft”)。
3.作为tft的活性层的材料，已提出使用氧化物半导体来代替非晶硅、多晶硅。将这种tft称为“氧化物半导体tft”。氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体tft能比非晶硅tft高速地动作。
4.tft的结构大体分为底栅结构和顶栅结构。当前，氧化物半导体tft多采用底栅结构，但也提出了使用顶栅结构(例如专利文献1)。在顶栅结构中，能够使栅极绝缘层变薄，因此能得到高的电流供应性能。
5.在有源矩阵基板的非显示区域，有时会单片(一体)地形成驱动电路等周边电路。通过单片地形成驱动电路，实现非显示区域的窄小化、安装工序简化所带来的成本降低。例如，在非显示区域中，有时会单片地形成栅极驱动器电路，以cog(chip on glass：玻璃上芯片)方式安装源极驱动器电路。
6.在智能手机等窄边框化要求高的设备中，有时不仅单片地形成栅极驱动器而且还单片地形成源极切换(source shared driving：ssd；源极共享驱动)电路等多路分配电路。ssd电路是从来自源极驱动器的各端子的1个视频信号线向多个源极配线分派视频数据的电路。通过搭载ssd电路，能够使非显示区域中的配置端子部和配线的区域(端子部/配线形成区域)更窄。另外，来自源极驱动器的输出数量减少，能够减小电路规模，因此能够降低驱动器ic的成本。
7.驱动电路、ssd电路等周边电路包含tft。在本说明书中，将在显示区域的各像素中作为开关元件配置的tft称为“像素tft”或“像素晶体管”，将构成周边电路的tft称为“电路tft”或“电路晶体管”。另外，将电路tft中的构成驱动电路的tft称为“驱动电路用tft”，构成ssd电路的tft称为“ssd电路用tft”。
8.在将氧化物半导体tft用作像素tft的有源矩阵基板中，从制造工艺的观点来看，优选电路tft也与像素tft使用相同的氧化物半导体膜并且利用共同的工艺来形成。因此，电路tft和像素tft通常具有相同的结构。这些tft的特性也大致相同。
9.现有技术文献
10.专利文献
11.专利文献1：特开2015-109315号公报


技术实现要素：

12.发明要解决的问题
13.然而，像素tft与电路tft所要求的特性分别不同。另外，即使在电路tft之中，例如对于驱动电路用tft与ssd电路用tft，所要求的特性也是不同的。近年来，单片地形成于有源矩阵基板的周边电路的种类在增加，伴随于此，电路tft所要求的性能进一步多样化。
14.而且，在有机el显示装置中，在1个像素内设置至少包含两种像素tft(被称为“驱动用tft”和“选择用tft”。)和电容元件的像素电路。选择用tft具有使向驱动用tft的施加电压变化来选择像素的功能。驱动用tft具有供应发光所需的电流的功能。选择用tft与驱动用tft承担不同的功能，因此，各自被要求的特性也可能不同。
15.这样，在具备用途不同的多个tft的有源矩阵基板中，为了使各tft能够具有根据用途而要求的特性，就要求分开制作具有不同特性的多个氧化物半导体tft。
16.本发明的实施方式是鉴于上述情况而完成的，其目的在于提供一种有源矩阵基板，其具备具有顶栅结构并且特性相互不同的多个氧化物半导体tft。
17.用于解决问题的方案
18.本说明书公开了以下项目所记载的有源矩阵基板和有源矩阵基板的制造方法。
19.[项目1]一种有源矩阵基板，具有包含多个像素区域的显示区域和设置在上述显示区域的周边的非显示区域，上述有源矩阵基板具备：
[0020]
基板；以及
[0021]
多个氧化物半导体tft，其支撑于上述基板，设置在上述显示区域或上述非显示区域，上述多个氧化物半导体tft各自具有氧化物半导体层和隔着栅极绝缘层配置在上述氧化物半导体层的一部分上的栅极电极，
[0022]
上述氧化物半导体层包含隔着上述栅极绝缘层由上述栅极电极覆盖的第1区域，
[0023]
上述多个氧化物半导体tft包含第1tft和第2tft，
[0024]
在上述第1tft中，上述氧化物半导体层的上述第1区域的至少一部分具有：层叠结构，其包含具有相对高的迁移率的高迁移率氧化物半导体膜、以及配置在上述高迁移率氧化物半导体膜之上且与上述高迁移率氧化物半导体膜相比具有相对低的迁移率的低迁移率氧化物半导体膜，
[0025]
在上述第2tft中，上述氧化物半导体层的上述第1区域在整个范围内包含上述高迁移率氧化物半导体膜和上述低迁移率氧化物半导体膜中的一方氧化物半导体膜，并且不包含另一方氧化物半导体膜。
[0026]
[项目2]根据项目1所述的有源矩阵基板，其中，
[0027]
上述第2tft中的上述第1区域包含上述低迁移率氧化物半导体膜，而不包含上述高迁移率氧化物半导体膜。
[0028]
[项目3]根据项目1所述的有源矩阵基板，其中，
[0029]
上述第2tft中的上述第1区域包含上述高迁移率氧化物半导体膜，而不包含上述低迁移率氧化物半导体膜。
[0030]
[项目4]根据项目1至3中的任意一个项目所述的有源矩阵基板，其中，
[0031]
上述多个氧化物半导体tft中的每个氧化物半导体tft还具有源极电极和漏极电极，
[0032]
上述多个氧化物半导体tft中的每个氧化物半导体tft的上述氧化物半导体层包含位于上述第1区域的两侧的第1接触区域和第2接触区域，上述第1接触区域电连接到上述源极电极，上述第2接触区域电连接到上述漏极电极。
[0033]
[项目5]根据项目4所述的有源矩阵基板，其中，
[0034]
在上述第1tft中，上述第1区域的上述至少一部分具有上述层叠结构，而上述第1接触区域和上述第2接触区域包含上述低迁移率氧化物半导体膜，并且不包含上述高迁移率氧化物半导体膜。
[0035]
[项目6]根据项目5所述的有源矩阵基板，其中，
[0036]
在上述第1tft中，上述氧化物半导体层的上述第1区域的整个范围具有上述层叠结构。
[0037]
[项目7]根据项目5所述的有源矩阵基板，其中，
[0038]
在上述第1tft中，上述氧化物半导体层的上述第1区域的一部分具有上述层叠结构，另一部分包含上述低迁移率氧化物半导体膜，并且不包含上述高迁移率氧化物半导体膜。
[0039]
[项目8]根据项目4至7中的任意一个项目所述的有源矩阵基板，
[0040]
还具有将上述多个氧化物半导体tft中的上述栅极电极、上述栅极绝缘层以及上述氧化物半导体层覆盖的层间绝缘层，
[0041]
上述第1tft和上述第2tft中的每个tft的上述源极电极和上述漏极电极配置在上述层间绝缘层上。
[0042]
[项目9]根据项目4至7中的任意一个项目所述的有源矩阵基板，其中，
[0043]
上述第2tft的上述源极电极和上述漏极电极中的至少一方电极隔着下部绝缘层配置在上述第2tft的上述氧化物半导体层的上述基板侧，
[0044]
上述第2tft中的上述第1区域包含上述低迁移率氧化物半导体膜，而不包含上述高迁移率氧化物半导体膜，
[0045]
上述第2tft中的上述第1接触区域和上述第2接触区域中的至少一方具有包含上述低迁移率氧化物半导体膜、以及包括上述高迁移率氧化物半导体膜的连接层的层叠结构，上述连接层在上述下部绝缘层的开口部内电连接到上述至少一方电极。
[0046]
[项目10]根据项目9所述的有源矩阵基板，其中，
[0047]
上述有源矩阵基板还具有配置在上述多个像素区域中的每个像素区域的像素tft，
[0048]
上述像素tft是上述第2tft，
[0049]
上述至少一方电极是上述第2tft的上述源极电极，
[0050]
上述第2tft的上述漏极电极配置在上述第2tft的上述氧化物半导体层的上方。
[0051]
[项目11]根据项目4至10中的任意一个项目所述的有源矩阵基板，其中，
[0052]
上述多个氧化物半导体tft还包含第3tft，
[0053]
在上述第1tft中，上述第1区域、上述第1接触区域以及上述第2接触区域包含上述层叠结构，
[0054]
在上述第3tft中，上述第1区域的上述至少一部分具有上述层叠结构，而上述第1接触区域和上述第2接触区域包含上述低迁移率氧化物半导体膜，并且不包含上述高迁移
率氧化物半导体膜。
[0055]
[项目12]根据项目2所述的有源矩阵基板，其中，
[0056]
上述第1tft的上述氧化物半导体层的上述第1区域在上述高迁移率氧化物半导体膜与上述基板之间还包含具有比上述高迁移率氧化物半导体膜低的迁移率的其它氧化物半导体膜，
[0057]
上述第2tft的上述第1区域不包含上述其它氧化物半导体膜。
[0058]
[项目13]根据项目3所述的有源矩阵基板，其中，
[0059]
上述第1tft和上述第2tft的上述氧化物半导体层的上述第1区域在上述高迁移率氧化物半导体膜与上述基板之间还包含具有比上述高迁移率氧化物半导体膜低的迁移率的其它氧化物半导体膜。
[0060]
[项目14]根据项目2所述的有源矩阵基板，还具备：
[0061]
像素tft，其配置在上述多个像素区域中的每个像素区域；以及
[0062]
周边电路，其配置在上述非显示区域，
[0063]
上述周边电路包含上述第1tft，
[0064]
上述像素tft是上述第2tft。
[0065]
[项目15]根据项目2所述的有源矩阵基板，
[0066]
还具备配置在上述非显示区域的栅极驱动电路和ssd电路，
[0067]
上述ssd电路包含上述第1tft，
[0068]
上述栅极驱动电路包含上述第2tft。
[0069]
[项目16]根据项目2所述的有源矩阵基板，其中，
[0070]
上述多个像素区域中的每个像素区域具有包含选择用tft、驱动用tft以及电容元件的像素电路，
[0071]
上述选择用tft是上述第1tft，
[0072]
上述驱动用tft是上述第2tft。
[0073]
[项目17]根据项目2所述的有源矩阵基板，还具备：
[0074]
像素电路，其配置在上述多个像素区域中的每个像素区域，并且包含选择用tft、驱动用tft以及电容元件；以及
[0075]
栅极驱动电路，其配置在上述非显示区域，
[0076]
上述栅极驱动电路包含上述第1tft，
[0077]
上述驱动用tft是上述第2tft。
[0078]
[项目18]根据项目1至17中的任意一个项目所述的有源矩阵基板，其中，
[0079]
上述低迁移率氧化物半导体膜和上述高迁移率氧化物半导体膜均包含in和/或sn，
[0080]
上述高迁移率氧化物半导体膜中的in和sn相对于全部金属元素的原子个数比的合计大于上述低迁移率氧化物半导体膜中的in和sn相对于全部金属元素的原子个数比的合计。
[0081]
[项目19]根据项目1至17中的任意一个项目所述的有源矩阵基板，其中，
[0082]
上述高迁移率氧化物半导体膜包含sn，上述低迁移率氧化物半导体膜不包含sn，或者以比上述高迁移率氧化物半导体膜低的浓度包含sn。
[0083]
[项目20]一种有源矩阵基板的制造方法，是具备基板和支撑于上述基板的多个氧化物半导体tft的有源矩阵基板的制造方法，其中，上述多个氧化物半导体tft包含形成于第1tft形成区域的第1tft和形成于第2tft形成区域的第2tft，上述有源矩阵基板的制造方法包含：
[0084]
工序(a)，在上述第1tft形成区域和上述第2tft形成区域中的每个tft形成区域内，在基板上形成高迁移率氧化物半导体膜；
[0085]
工序(b)，进行上述高迁移率氧化物半导体膜的图案化，从而将上述高迁移率氧化物半导体膜中的位于上述第2tft形成区域的部分的至少一部分除去；
[0086]
工序(c)，在上述工序(b)之后，在上述第1tft形成区域和上述第2tft形成区域中的每个tft形成区域内，以覆盖上述高迁移率氧化物半导体膜的方式形成迁移率比上述高迁移率氧化物半导体膜的迁移率低的低迁移率氧化物半导体膜；
[0087]
工序(d)，进行上述低迁移率氧化物半导体膜的图案化，或者进行上述高迁移率氧化物半导体膜和上述低迁移率氧化物半导体膜的图案化，从而在上述第1tft形成区域，形成具有包含上述高迁移率氧化物半导体膜和上述低迁移率氧化物半导体膜的层叠部的第1氧化物半导体层，在上述第2tft形成区域，形成具有包含上述低迁移率氧化物半导体膜并且不包含上述高迁移率氧化物半导体膜的第1部分的第2氧化物半导体层；以及
[0088]
工序(e)，形成栅极绝缘层和栅极电极，其中，在上述第1tft形成区域中，在上述第1氧化物半导体层的上述层叠部的至少一部分上隔着上述栅极绝缘层配置上述栅极电极，在上述第2tft形成区域中，在上述第2氧化物半导体层的上述第1部分上隔着上述栅极绝缘层配置上述栅极电极。
[0089]
[项目21]根据项目1至17中的任意一个项目所述的有源矩阵基板，其中，
[0090]
上述低迁移率氧化物半导体膜和上述高迁移率氧化物半导体膜均包含in-ga-zn-o系半导体，
[0091]
上述高迁移率氧化物半导体膜中的in相对于全部金属元素的原子个数比高于上述低迁移率氧化物半导体膜中的in相对于全部金属元素的原子个数比。
[0092]
[项目22]根据项目21所述的有源矩阵基板，其中，
[0093]
上述低迁移率氧化物半导体膜和/或上述高迁移率氧化物半导体膜中的上述in-ga-zn-o系半导体包含结晶质部分。
[0094]
[项目23]根据项目20所述的有源矩阵基板的制造方法，其中，
[0095]
在上述工序(d)中，在上述第1tft形成区域中，形成在上述层叠部的两侧还包括包含上述低迁移率氧化物半导体膜并且不包含上述高迁移率氧化物半导体膜的上层部的上述第1氧化物半导体层，
[0096]
上述制造方法还包含在上述第1tft形成区域形成分别电连接到上述第1氧化物半导体层的上述上层部的源极电极和漏极电极的工序。
[0097]
[项目24]根据项目20所述的有源矩阵基板的制造方法，其中，
[0098]
上述制造方法在上述工序(a)之前还包含：
[0099]
在上述第2tft形成区域中，在上述基板上形成源极电极的工序；
[0100]
在上述第1tft形成区域和上述第2tft形成区域中形成覆盖上述源极电极的下部绝缘层的工序；以及
[0101]
在上述第2tft形成区域中，在上述下部绝缘层形成使上述源极电极的一部分露出的开口部的工序，
[0102]
上述工序(b)包含在上述第2tft形成区域中形成包括上述高迁移率氧化物半导体膜并且在上述开口部内与上述源极电极接触的连接层的工序，
[0103]
上述第2氧化物半导体层包含上述连接层和覆盖上述连接层的上述低迁移率氧化物半导体膜。
[0104]
发明效果
[0105]
根据本发明的一实施方式，可提供一种有源矩阵基板，其具备具有顶栅结构并且特性相互不同的多个氧化物半导体tft。另外，根据本发明的一实施方式，可提供能使用同一氧化物半导体膜分开制作特性不同的多个氧化物半导体tft的有源矩阵基板的制造方法。
附图说明
[0106]
图1是示出第1实施方式的有源矩阵基板1000的平面结构的一例的概略图。
[0107]
图2是例示形成于有源矩阵基板1000的第1tft100和第2tft200的截面图。
[0108]
图3是例示tft100和tft200的vg-id特性的图。
[0109]
图4是示出有源矩阵基板1000的另一例的截面图。
[0110]
图5a是示出有源矩阵基板1000的制造方法的工序截面图。
[0111]
图5b是示出有源矩阵基板1000的制造方法的工序截面图。
[0112]
图5c是示出有源矩阵基板1000的制造方法的工序截面图。
[0113]
图5d是示出有源矩阵基板1000的制造方法的工序截面图。
[0114]
图5e是示出有源矩阵基板1000的制造方法的工序截面图。
[0115]
图5f是示出有源矩阵基板1000的制造方法的工序截面图。
[0116]
图5g是示出有源矩阵基板1000的制造方法的工序截面图。
[0117]
图5h是示出有源矩阵基板1000的制造方法的工序截面图。
[0118]
图5i是示出有源矩阵基板1000的制造方法的工序截面图。
[0119]
图5j是示出有源矩阵基板1000的制造方法的工序截面图。
[0120]
图5k是示出有源矩阵基板1000的制造方法的工序截面图。
[0121]
图5l是示出有源矩阵基板1000的制造方法的工序截面图。
[0122]
图5m是示出有源矩阵基板1000的制造方法的工序截面图。
[0123]
图5n是示出有源矩阵基板1000的制造方法的工序截面图。
[0124]
图6是有源矩阵基板1000的示意性截面图。
[0125]
图7a是用于说明第1tft100的另一例的截面图。
[0126]
图7b是用于说明第1tft100的再一例的截面图。
[0127]
图7c是示出有源矩阵基板1000的再一例的截面图。
[0128]
图8是变形例1的有源矩阵基板1001的示意性截面图。
[0129]
图9a是示出有源矩阵基板1001的制造方法的工序截面图。
[0130]
图9b是示出有源矩阵基板1001的制造方法的工序截面图。
[0131]
图9c是示出有源矩阵基板1001的制造方法的工序截面图。
[0132]
图9d是示出有源矩阵基板1001的制造方法的工序截面图。
[0133]
图10a是示出变形例2的有源矩阵基板1002的第1tft101和第2tft200的示意性截面图。
[0134]
图10b是tft101的示意性俯视图。
[0135]
图11a是示出tft101的另一例的截面图。
[0136]
图11b是示出tft101的再一例的截面图。
[0137]
图12是示出有源矩阵基板1002的另一例的截面图。
[0138]
图13a是示出有源矩阵基板1002的制造方法的工序截面图。
[0139]
图13b是示出有源矩阵基板1002的制造方法的工序截面图。
[0140]
图13c是示出有源矩阵基板1002的制造方法的工序截面图。
[0141]
图13d是示出有源矩阵基板1002的制造方法的工序截面图。
[0142]
图13e是示出有源矩阵基板1002的制造方法的工序截面图。
[0143]
图13f是示出有源矩阵基板1002的制造方法的工序截面图。
[0144]
图14a是示出变形例3的有源矩阵基板1003的第1tft100和第2tft300的示意性截面图。
[0145]
图14b是示出变形例3的有源矩阵基板1003的另一例的截面图。
[0146]
图15是例示tft100和tft300的vg-id特性的图。
[0147]
图16是示出有源矩阵基板1003的另一例的截面图。
[0148]
图17是例示栅极驱动电路中的移位寄存电路的图。
[0149]
图18是例示单位移位寄存电路sr的图。
[0150]
图19是例示ssd电路的图。
[0151]
图20是示出第2实施方式的有源矩阵基板2000的平面结构的一例的概略图。
[0152]
图21是例示像素电路的图。
[0153]
图22是示出有源矩阵基板2000中的第1tft100和第2tft200的截面图。
[0154]
图23是例示第1tft100和第2tft200的vg-id特性的图。
[0155]
附图标记说明
[0156]
1 基板
[0157]
2a、2b、2c 下部导电层
[0158]
4a、4b、4c 氧化物半导体层
[0159]
4ac、4bc、4cc 第1区域
[0160]
4as、4bs、4cs 第1接触区域
[0161]
4ad、4bd、4cd 第2接触区域
[0162]
5a、5b、5c 栅极绝缘层
[0163]
7a、7b、7c 栅极电极
[0164]
8a、8b、8c 源极电极
[0165]
9a、9b、9c 漏极电极
[0166]
10 层间绝缘层
[0167]
11 无机绝缘层
[0168]
12 有机绝缘层
[0169]
17 电介质层
[0170]
41 高迁移率氧化物半导体膜
[0171]
41a 连接层
[0172]
42 低迁移率氧化物半导体膜
[0173]
p1 下层部
[0174]
p2 上层部
[0175]
pa 层叠部
[0176]
ce 共用电极
[0177]
pe 像素电极
[0178]
dr 显示区域
[0179]
fr 非显示区域
[0180]
tl 触摸配线
[0181]
gl 栅极总线
[0182]
sl 源极总线
[0183]
1000、1001、1002、1003、2000 有源矩阵基板
具体实施方式
[0184]
如上所述，对于设置于有源矩阵基板的tft，按其每一用途所要求的特性是不同的。以下，以液晶显示装置所使用的有源矩阵基板为例，对优选的tft特性的一个例子进行说明。
[0185]
在ssd电路所使用的ssd电路用tft中，需要流过比较大的导通电流，要求高的电流驱动力。若使用电流驱动力小的tft，则有时难以通过预定的时间对源极总线进行充电。另外，若为了确保所希望的电流驱动力而增大tft的沟道宽度，则tft的尺寸会增大，有可能无法实现窄边框化。因此，在ssd电路用tft中，优选降低阈值电压来进一步提高导通电流。ssd电路用tft例如可以具有具备负的阈值电压的耗尽(depletion)特性。
[0186]
相对于此，在栅极驱动器等驱动电路所使用的驱动电路用tft中，优选使其阈值电压比ssd电路用tft的阈值电压向正方向偏移，来减小截止漏电流。若截止漏电流大，则可能会成为消耗电力的增大、驱动电路的动作不良、误动作等的原因。驱动电路用tft例如可以具有具备正的阈值电压的增强(enhancement)特性。
[0187]
另外，作为液晶显示装置所使用的像素tft，优选使用截止漏电流小的tft。像素tft可以具有耗尽特性，也可以具有增强特性。
[0188]
另外，在有机el显示装置所使用的有源矩阵基板中，在1个像素内设有至少包含驱动用tft和选择用tft的像素电路。优选驱动用tft具有增强特性。另外，为了适当地进行多灰度级显示，优选驱动用tft的vg(栅极电压)-id(漏极电流)特性在某种程度上是平缓的(也就是说不是陡峭的)。因此，对于驱动用tft，要求亚阈值系数(s值)大。为了使阈值电压向正方向增大并且增大s值，例如，可以使用迁移率低的氧化物半导体。另一方面，优选选择用tft具有高的迁移率(即导通电流大)。选择用tft的阈值电压可以是负的(耗尽特性)。另外，在选择用tft中，s值可以不大。反而要求s值小，开关速度高。
[0189]
此外，tft的用途和被要求的特性不限于上述的例子，是多样化的。
[0190]
然而，难以利用相同的氧化物半导体膜形成特性不同的多个tft。例如，虽然ssd电路用tft、像素tft优选使用具有高迁移率的氧化物半导体，但是伴随着氧化物半导体的高迁移率化，tft的阈值电压向负方向偏移，有成为耗尽特性的倾向。因此，有时高迁移率的氧化物半导体并不适合于驱动电路用tft。另一方面，为了得到增强特性，驱动电路用tft优选使用迁移率比较低的氧化物半导体。但是，在具有增强特性的tft中，难以进一步提高导通电流，因此有可能不适合于例如ssd电路等其它周边电路。
[0191]
本发明的发明人基于上述见解，发现了分开制作利用相同的氧化物半导体膜并且特性相互不同的多个顶栅tft的方法。
[0192]
(第1实施方式)
[0193]
以下，参照附图以液晶显示装置所使用的有源矩阵基板为例来说明第1实施方式的有源矩阵基板。
[0194]
＜有源矩阵基板1000的基本构成＞
[0195]
图1是示出本实施方式的有源矩阵基板1000的平面结构的一例的概略图。
[0196]
有源矩阵基板1000具有显示区域dr和显示区域dr以外的区域(非显示区域或边框区域)fr。显示区域dr包括按矩阵状排列的像素区域pix。像素区域pix(有时也简称为“像素”)是与显示装置的像素对应的区域。非显示区域fr是位于显示区域dr的周边且无助于显示的区域。
[0197]
在非显示区域fr中，例如一体(单片)地设置有栅极驱动器、作为ssd电路发挥功能的多路分配电路等。源极驱动器例如安装于有源矩阵基板1000。
[0198]
在显示区域dr中，形成有在行方向(x方向)上延伸的多个栅极总线gl和在列方向(y方向)上延伸的多个源极总线sl。各像素区域pix例如由栅极总线gl和源极总线sl规定。栅极总线gl分别连接到栅极驱动器的各端子。源极总线sl分别连接到源极驱动器的各端子。
[0199]
各像素区域pix具有像素晶体管(像素tft)tp和像素电极pe。像素晶体管tp的栅极电极电连接到对应的栅极总线gl，源极电极电连接到对应的源极总线sl。漏极电极电连接到像素电极pe。在将有源矩阵基板1000应用于ffs(fringe field switching：边缘场开关)模式等横向电场模式的显示装置的情况下，虽未图示，但在有源矩阵基板1000中设置有多个像素共用的电极(共用电极)。
[0200]
在有源矩阵基板1000的非显示区域中形成有构成周边电路的多个电路tft。电路tft包含构成栅极驱动器的驱动电路用tft、构成ssd电路的ssd电路用tft等。
[0201]
＜有源矩阵基板1000中的tft结构＞
[0202]
接下来，对有源矩阵基板1000所包含的多个顶栅tft的结构进行说明。
[0203]
以氧化物半导体层为活性层的顶栅tft的特性例如能根据氧化物半导体层中的隔着栅极绝缘层由栅极电极覆盖的区域的结构而改变。在本说明书中，将氧化物半导体层中的隔着栅极绝缘层由栅极电极覆盖的区域称为“第1区域”。第1区域包含形成沟道的区域。另外，有时将氧化物半导体层中的第1区域的结构称为“活性层结构”。
[0204]
在本实施方式中，有源矩阵基板1000具备具有顶栅结构的多个氧化物半导体tft。多个氧化物半导体tft至少包含具有相互不同的活性层结构的1个第1tft和1个第2tft。第1tft和第2tft的活性层是使用同一氧化物半导体膜(在此为高迁移率氧化物半导体膜)形
成的。
[0205]
在第1tft中，氧化物半导体层的第1区域的至少一部分具有包含高迁移率氧化物半导体膜和配置在高迁移率氧化物半导体膜之上的低迁移率氧化物半导体膜的层叠结构。在此所说的“高迁移率氧化物半导体膜”是指具有相对高的迁移率的氧化物半导体膜，“低迁移率氧化物半导体膜”是指具有相对低(即比高迁移率氧化物半导体膜低)的迁移率的氧化物半导体膜。另一方面，在第2tft中，氧化物半导体层的第1区域的整个范围包含上述的高迁移率氧化物半导体膜和低迁移率氧化物半导体膜中的一方，而不包含另一方。
[0206]
第1tft与第2tft具有相互不同的活性层结构，因此能具有不同的特性。例如，第2tft的第1区域的迁移率比第1tft低，因此第2tft能具有使第1tft的阈值电压向正方向进行了偏移的阈值电压。
[0207]
在本说明书中，将氧化物半导体层中的具有包含高迁移率氧化物半导体膜和低迁移率氧化物半导体膜的层叠结构的部分称为“层叠部pa”。另外，将氧化物半导体层中的包含高迁移率氧化物半导体膜且不包含低迁移率氧化物半导体膜的部分称为“下层部p1”，将氧化物半导体层中的包含低迁移率氧化物半导体膜且不包含高迁移率氧化物半导体膜的部分称为“上层部p2”。下层部p1可以具有仅由高迁移率氧化物半导体膜构成的单层结构，也可以还包含其它半导体膜。同样地，上层部p2可以仅包含低迁移率氧化物半导体膜，也可以还包含其它半导体膜。
[0208]
以下，参照附图更具体地说明各tft的结构。
[0209]
图2是例示形成于有源矩阵基板1000的第1tft100和第2tft200的截面图。在此，说明tft100用作要求电流驱动力的一部分电路tft(例如ssd电路用tft)且tft200用作像素tft或驱动电路用tft的例子。有源矩阵基板1000能具有多个第1tft100和多个第2tft200，但仅图示单个第1tft100和单个第2tft200来进行说明。
[0210]
tft100、200是支撑于基板1并且具有包含氧化物半导体膜的活性层的顶栅tft。
[0211]
tft100具备：氧化物半导体层4a，其配置在基板1上；栅极绝缘层5a，其覆盖氧化物半导体层4a；栅极电极7a，其配置在栅极绝缘层5a上；以及源极电极8a和漏极电极9a。栅极电极7a以隔着栅极绝缘层5a覆盖氧化物半导体层4a的一部分的方式配置。
[0212]
氧化物半导体层4a包含：隔着栅极绝缘层5a被栅极电极7a覆盖的第1区域4ac；以及在从基板1的法线方向观看时未被栅极电极7a覆盖的区域(以下称为“第2区域”。)。
[0213]
氧化物半导体层4a中的第1区域4ac的整个范围是具有包含高迁移率氧化物半导体膜41和配置在高迁移率氧化物半导体膜41之上的低迁移率氧化物半导体膜42的层叠结构的层叠部pa。
[0214]
氧化物半导体层4a的第2区域可以是电阻率比第1区域4ac的电阻率低的低电阻区域。低电阻区域例如能通过将栅极电极7a作为掩模对氧化物半导体层4a进行低电阻化处理来形成。
[0215]
当从基板1的法线方向观看时，第2区域(低电阻区域)包含分别配置在第1区域4ac的两侧的第1接触区域4as和第2接触区域4ad。第1接触区域4as是电连接到源极电极8a的区域，第2接触区域4ad是电连接到漏极电极9a的区域。第1接触区域4as和第2接触区域4ad也可以是层叠部pa。例如，如图所示，可以是氧化物半导体层4a的整个范围包含高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42。此外，在该例子中，氧化物半导体层4a的第1
区域4ac在整个范围内是层叠部pa，但是只要氧化物半导体层4a的第1区域4ac的至少一部分是层叠部pa即可。如后所述，第1区域4ac的一部分或第2区域也可以具有下层部p1或上层部p2。
[0216]
栅极绝缘层5a也可以覆盖第1区域4ac并且不覆盖第1接触区域4as和第2接触区域4ad。在图示的例子中，栅极绝缘层5a仅形成于从基板1的法线方向观看时与栅极电极7a重叠的区域。栅极绝缘层5a的边缘是与栅极电极7a的边缘对齐的。
[0217]
栅极电极7a以在从基板1的法线方向观看时与第1区域4ac重叠并且与第1接触区域4as和第2接触区域4ad不重叠的方式配置在栅极绝缘层5a上。
[0218]
氧化物半导体层4a、栅极绝缘层5a以及栅极电极7a由层间绝缘层10覆盖。层间绝缘层10也可以与氧化物半导体层4a、4b的上表面的一部分接触。
[0219]
源极电极8a和漏极电极9a例如配置在层间绝缘层10上。在该例子中，在层间绝缘层10设置有：第1开口部10as，其使氧化物半导体层4a的第1接触区域4as露出；以及第2开口部10ad，其使第2接触区域4ad的一部分露出。源极电极8a配置在层间绝缘层10上和第1开口部10as内，在第1开口部10as内连接到第1接触区域4as。漏极电极9a配置在层间绝缘层10上和第2开口部10ad内，在第2开口部10ad内连接到第2接触区域4ad。
[0220]
tft100也可以在氧化物半导体层4a的基板1侧具有作为遮光层发挥功能的下部导电层2a。下部导电层2a由下部绝缘层3覆盖。tft100的氧化物半导体层4a配置在下部绝缘层3上。下部导电层2a可以配置为在从基板1的法线方向观看时与氧化物半导体层4a中的至少第1区域4ac重叠。由此，能够抑制由来自基板1侧的光(背光源光)引起的氧化物半导体层4a的特性劣化。此外，下部导电层2a可以是电浮动状态，也可以固定为gnd电位(0v)。或者，也可以通过将下部导电层2a利用未图示的连接部电连接到栅极电极7a而使下部导电层2a作为下部栅极电极发挥功能(双栅结构)。由此，能够进一步提高tft100的导通电流。采用双栅结构的tft100例如适用于ssd电路。
[0221]
另一方面，tft200与tft100同样地具有：氧化物半导体层4b；栅极电极7b，其隔着栅极绝缘层5b配置在氧化物半导体层4b的一部分上；以及源极电极8b和漏极电极9b。tft200也可以在氧化物半导体层4b的基板1侧具有作为遮光层发挥功能的下部导电层2b。
[0222]
氧化物半导体层4b与氧化物半导体层4a同样地包含在从基板1的法线方向观看时与栅极电极7a重叠的第1区域4bc及与栅极电极7a不重叠的第2区域。第2区域可以是电阻率比第1区域4ac的电阻率低的低电阻区域。
[0223]
另外，当从基板1的法线方向观看时，氧化物半导体层4b包含分别配置在第1区域4bc的两侧的第1接触区域4bs和第2接触区域4bd。第1接触区域4bs和第2接触区域4bd设置于第2区域(低电阻区域)。第1接触区域4bs是电连接到源极电极8b的区域，第2接触区域4bd是电连接到漏极电极9b的区域。
[0224]
在tft200中，氧化物半导体层4b的第1区域4bc是包含低迁移率氧化物半导体膜42而不包含高迁移率氧化物半导体膜41的上层部p2。在图示的例子中，氧化物半导体层4b的整个范围(包括第1接触区域4bs和第2接触区域4bd)是上层部p2。此外，在本实施方式中，只要氧化物半导体层4b中的第1区域4bc在整个范围内是上层部p2即可，如后所述，氧化物半导体层4b的第2区域(例如接触区域)也可以包含高迁移率氧化物半导体膜41。
[0225]
除了氧化物半导体层4b的结构以外，tft200可以具有与tft100同样的结构。不过，
tft100和tft200的各层的平面形状、尺寸、沟道长度、沟道宽度等也可以相互不同。
[0226]
在将tft200用作图1所示的像素晶体管tp(像素tft)的情况下，栅极电极7b电连接到对应的栅极总线gl。栅极电极7b可以与栅极总线gl使用相同的导电膜而与对应的栅极总线gl一体地形成。源极电极8b电连接到对应的源极总线sl。源极电极8b可以与源极总线sl使用相同的导电膜而与对应的源极总线sl一体地形成。漏极电极9b电连接到对应的像素电极pe。
[0227]
tft100和tft200的氧化物半导体层4a、4b的低迁移率氧化物半导体膜42由同一氧化物半导体膜形成。也可以是，各tft的栅极绝缘层5a、5b由相同的绝缘膜形成，栅极电极7a、7b由相同的导电膜(栅极用导电膜)形成，源极电极8a、8b和漏极电极9a、9b由相同的导电膜(源极用导电膜)形成。由此，能够由共同的工艺制造tft100和tft200。
[0228]
tft100和tft200的结构不限于图2所示的结构。例如，也可以将源极电极和/或漏极电极设置在比氧化物半导体层靠基板侧。如后所述，也可以是与下部导电层2b使用相同的导电膜形成tft200的源极电极8b，在形成于下部绝缘层3的开口部内，将氧化物半导体层4b与源极电极8b连接。
[0229]
＜效果＞
[0230]
根据本实施方式，能分开制作使用共同的氧化物半导体膜(在此为低迁移率氧化物半导体膜42)并且特性相互不同的tft100和tft200。
[0231]
图3是例示tft100和tft200的vg-id特性的图。坐标图的横轴表示以漏极电极的电位为基准的栅极电极的电位(栅极-漏极间电压)vdg，坐标图的纵轴表示漏极电流id。
[0232]
根据图3可知，tft200具有比tft100高的阈值电压。可以想到这是因为：在tft200中，氧化物半导体层4b的第1区域4bc(沟道区域)不包含高迁移率氧化物半导体膜41，因此与包含高迁移率氧化物半导体膜41的氧化物半导体层4a相比，第1区域整体的迁移率变低，阈值电压向正方向进行了偏移。
[0233]
tft100例如适用于ssd电路用tft等电路tft。tft100具有比tft200高的迁移率，电流驱动力(导通电流)优异。另外，能实现短沟道化，能够减少电路面积。
[0234]
tft200的截止漏电流小，因此适合用作像素tft。像素tft可以具有阈值电压为正的增强特性，也可以具有阈值电压为负的耗尽特性。另外，在tft200具有增强特性的情况下，能适用于驱动电路用tft等电路tft。由此，能够抑制电路误动作，能够抑制成品率的降低。而且，也可以将tft200用作检查用tft或esd保护用tft。
[0235]
或者，也可以在驱动电路中使tft100和tft200混合存在。例如可以将迁移率高的tft100用作栅极驱动电路所包含的多个tft中的至少被称为“输出晶体管(也称为缓冲晶体管)”(参照图18后述)的tft，将tft200用作其它任意的tft。
[0236]
将液晶显示装置中的像素tft驱动电路用tft以及ssd电路用tft所优选的特性例示在表1中。表1所记载的特性和数值范围是例示，并不限定各tft的特性。
[0237]
[表1]
[0238][0239]
＜高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42＞
[0240]
各氧化物半导体膜的组成、厚度、结晶结构、形成方法等没有特别限定。高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42分别可以是单层膜，也可以是包含多个氧化物半导体膜的层叠膜。只要高迁移率氧化物半导体膜41的迁移率(在高迁移率氧化物半导体膜41是层叠膜的情况下是该层叠膜整体的迁移率)比低迁移率氧化物半导体膜42的迁移率高即可。
[0241]
高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42的组成可以相互不同。“组成不同”是指各层所包含的金属元素的种类或者组成比不同。作为一个例子可以是，高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42分别包含in和/或sn，高迁移率氧化物半导体膜41中的in和sn相对于全部金属元素的原子个数比的合计大于低迁移率氧化物半导体膜42中的in和sn相对于全部金属元素的原子个数比的合计。
[0242]
例如可以是，高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42均是in-ga-zn-o系氧化物半导体层，低迁移率氧化物半导体膜42中的in的原子个数比小于高迁移率氧化物半导体膜41中的in的原子个数比。或者，低迁移率氧化物半导体膜42中的ga的原子个数比也可以大于高迁移率氧化物半导体膜41中的ga的原子个数比。
[0243]
另外，可以是，高迁移率氧化物半导体膜41包含sn，低迁移率氧化物半导体膜42不包含sn。或者也可以是，低迁移率氧化物半导体膜42以比高迁移率氧化物半导体膜41低的浓度包含sn。即，低迁移率氧化物半导体膜42中的sn相对于全部金属元素的原子个数比可以小于高迁移率氧化物半导体膜41中的sn相对于全部金属元素的原子个数比。
[0244]
作为低迁移率氧化物半导体膜42，例如能够使用in-ga-zn-o系半导体膜(in：ga：zn＝1：1：1等)。作为高迁移率氧化物半导体膜41，例如能够使用in-ga-zn-o系半导体膜(in：ga：zn＝5：1：4等)、in-sn-zn-o系半导体膜、in-al-sn-zn-o系半导体膜、in-w-zn-o系半导体膜、in-sn-o系半导体膜、in-zn-o系半导体膜、in-ga-sn-o系半导体膜、in-sn-ti-zn-o系半导体膜等。
[0245]
另外，低迁移率氧化物半导体膜42和高迁移率氧化物半导体膜41也可以具有相互不同的结晶结构。例如可以是，这些氧化物半导体膜中的一方是非晶质氧化物半导体膜，另一方是包含结晶质部分的结晶质氧化物半导体膜。
[0246]
而且，即使在各金属元素的比率相同的情况下，也能通过使成膜方法或者成膜条件不同而使氧化物半导体膜的迁移率不同。例如，可以使通过溅射法形成氧化物半导体膜时的腔体内的气氛(例如供应到腔体的氧和ar的流量比)不同。具体地说，可以在形成低迁移率氧化物半导体膜42时，将氧相对于ar的流量比设定得大(例如为80％)，在形成高迁移率氧化物半导体膜41时，将氧相对于ar的流量比设定得比形成低迁移率氧化物半导体膜42时小(例如为20％)。
[0247]
低迁移率氧化物半导体膜42和高迁移率氧化物半导体膜41的厚度可以大致相同，也可以不同。高迁移率氧化物半导体膜41可以比低迁移率氧化物半导体膜42薄。通过使高迁移率氧化物半导体膜41变薄，能够将使用高迁移率氧化物半导体膜41的tft的阈值电压设定在0v附近。由此，能得到不仅具有增强特性而且导通电流高的tft。高迁移率氧化物半导体膜41的厚度例如可以是5nm以上30nm以下。低迁移率氧化物半导体膜42的厚度例如可以是20nm以上100nm以下。
[0248]
氧化物半导体层4a、4b也可以还包含除了高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42以外的氧化物半导体膜。例如也可以是，如图4所示，tft100的氧化物半导体层4a在高迁移率氧化物半导体膜41与基板1之间还包含迁移率比高迁移率氧化物半导体膜41的迁移率低的其它氧化物半导体膜43，tft200的氧化物半导体层4b不包含其它氧化物半导体膜43。作为其它氧化物半导体膜43，例如可以使用具有与低迁移率氧化物半导体膜42同样的组成的低迁移率氧化物半导体膜。氧化物半导体膜43的厚度例如可以是5nm以上30nm以下。
[0249]
＜有源矩阵基板1000的制造方法＞
[0250]
图5a～图5n和图6分别是用于说明有源矩阵基板1000的制造方法的工序截面图。
[0251]
在此，以应用于ffs模式的内嵌触摸面板型液晶显示装置的有源矩阵基板为例进行说明。这种有源矩阵基板不仅具备像素电极和共用电极，还具备多个触摸传感器用的电极(以下称为“触摸传感器电极”)和触摸传感器的驱动用和/或检测用的多个配线(以下称为“触摸配线”)。
[0252]
在该例子中，在有源矩阵基板1000的非显示区域fr，形成构成周边电路的第1电路晶体管tc1和第2电路晶体管tc2，在显示区域dr中的各像素区域pix形成像素晶体管tp。第1电路晶体管tc1是第1tft，例如用于ssd电路。第2电路晶体管tc2是第2tft，例如用于驱动电路。像素晶体管tp是第2tft。此外，各tft的用途不限于图示的例子。在以下的说明中，将形成第1电路晶体管tc1的区域称为“tft形成区域rc1”，将形成第2电路晶体管tc2的区域称为“tft形成区域rc2”，将形成像素晶体管的区域称为“tft形成区域rp”。
[0253]
·
step(步骤)1：下部导电层的形成(图5a)
[0254]
在基板1上，例如通过溅射法形成下部导电膜(厚度：例如50nm以上500nm以下)。接下来，通过公知的光刻工序进行下部导电膜的图案化。这样，如图5a所示，在tft形成区域rc1形成下部导电层2a，在tft形成区域rc2、rp形成下部导电层2b。
[0255]
作为基板1，能够使用透明且具有绝缘性的基板例如玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等。
[0256]
下部导电膜的材料没有特别限定，能够适当使用包含铝(al)、钨(w)、钼(mo)、钽(ta)、铬(cr)、钛(ti)、铜(cu)等金属或其合金、或者其金属氮化物的膜。另外，也可以使用
将该多个膜层叠而成的层叠膜。
[0257]
在此，使用包含cu或al的金属膜(包括合金膜)的单层膜作为下部导电膜。或者，也可以使用以包含cu或al的金属膜为最上层的层叠膜。
[0258]
·
step2：下部绝缘层3的形成(图5b)
[0259]
接下来，如图5b所示，以覆盖下部导电层2a、2b的方式形成下部绝缘层3(厚度：例如200nm以上600nm以下)。
[0260]
下部绝缘层3例如通过cvd法来形成。作为下部绝缘层3，能够适当使用氧化硅(siox)层、氮化硅(sinx)层、氧氮化硅(sioxny；x＞y)层、氮氧化硅(sinxoy；x＞y)层等。下部绝缘层3可以是单层，也可以具有层叠结构。例如可以是，为了防止杂质等从基板1扩散而在基板侧(下层)形成氮化硅(sinx)层、氮氧化硅层等，为了确保绝缘性而在其之上的层(上层)形成氧化硅(sio2)层、氧氮化硅层等。
[0261]
·
step3：高迁移率氧化物半导体膜41的形成(图5c)
[0262]
接下来，如图5c所示，在下部绝缘层3上形成高迁移率氧化物半导体膜41。
[0263]
高迁移率氧化物半导体膜41例如能通过溅射法来形成。在此，形成厚度为10nm的in-ga-zn-o系半导体膜(例如in：ga：zn＝5：1：4)作为高迁移率氧化物半导体膜41。也可以取而代之，形成厚度为10nm的in-sn-zn-o系半导体膜(例如in2o
3-sno
2-zno)等包含sn的膜。
[0264]
在本工序中，也可以形成包含高迁移率氧化物半导体膜41的层叠膜。例如，可以形成以迁移率比高迁移率氧化物半导体膜41的迁移率低的其它氧化物半导体膜为下层且以高迁移率氧化物半导体膜41为上层的层叠膜。由此，能得到图4所示的tft结构。
[0265]
·
step4：高迁移率氧化物半导体膜41的图案化(图5d)
[0266]
接下来，进行高迁移率氧化物半导体膜41的图案化。由此，将高迁移率氧化物半导体膜41中的位于tft形成区域rc2、rp的部分除去。高迁移率氧化物半导体膜41中的位于tft形成区域rc1的部分未被除去而残留下来。在tft形成区域rc1残留下来的高迁移率氧化物半导体膜41可以具有比成为氧化物半导体层的部分大的尺寸。
[0267]
高迁移率氧化物半导体膜41的图案化可以通过干式蚀刻来进行，也可以通过湿式蚀刻来进行。在湿式蚀刻的情况下，如果高迁移率氧化物半导体膜41是in-ga-zn-o系半导体膜，则能够使用pan系蚀刻液或草酸系蚀刻液，如果是in-sn-zn-o系半导体膜，则能够使用草酸系蚀刻液。
[0268]
·
step5：低迁移率氧化物半导体膜42的形成(图5e)
[0269]
接着，如图5e所示，以覆盖下部绝缘层3和被图案化后的高迁移率氧化物半导体膜41的方式形成低迁移率氧化物半导体膜42。在此，形成厚度为40nm的in-ga-zn-o系半导体膜(例如in：ga：zn＝1：1：1或4：2：4)作为低迁移率氧化物半导体膜42。
[0270]
·
step6：高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42的图案化(图5f)
[0271]
接着，进行包含高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42的层叠膜的图案化。由此，如图5f所示，在tft形成区域rc1形成具有包含高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42的层叠结构的氧化物半导体层4a。在tft形成区域rc2、rp形成包含低迁移率氧化物半导体膜42且不包含高迁移率氧化物半导体膜41的氧化物半导体层4b。
[0272]
层叠膜的图案化可以通过干式蚀刻来进行，也可以通过湿式蚀刻来进行。在湿式蚀刻的情况下，如果高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42均是in-ga-zn-o系半导体膜，则可以使用pan系蚀刻液或草酸系蚀刻液。如果高迁移率氧化物半导体膜41是in-sn-zn-o系半导体膜，低迁移率氧化物半导体膜42是in-ga-zn-o系半导体膜，则可以使用草酸系蚀刻液。由此，能够对高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42同时(一并)进行蚀刻。在该情况下，在氧化物半导体层4a中，高迁移率氧化物半导体膜41的侧面与低迁移率氧化物半导体膜42的侧面对齐。
[0273]
在高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42的图案化之前或之后，也可以进行高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42的退火处理。
[0274]
·
step7：栅极绝缘膜50和栅极用导电膜70的形成(图5g)
[0275]
接下来，如图5g所示，在氧化物半导体层4a、4b的一部分上依次形成栅极绝缘膜50和栅极用导电膜70(厚度：例如50nm以上500nm以下)。
[0276]
能够使用与下部绝缘层3同样的绝缘膜(作为下部绝缘层3例示的绝缘膜)作为栅极绝缘膜50。在此，形成氧化硅(sio2)膜作为栅极绝缘膜50。当使用氧化硅膜等氧化物膜作为栅极绝缘膜时，能够通过氧化物膜降低在氧化物半导体层4a、4b的沟道区域产生的氧化缺损，因此能够抑制沟道区域的低电阻化。
[0277]
例如能够使用钼(mo)、钨(w)、铝(al)、铜(cu)、钛(ti)、钽(ta)等金属或其合金作为栅极用导电膜70。栅极用导电膜70也可以具有包含由不同的导电材料形成的多个层的层叠结构。在此，使用以cu合金膜为下层且以cu膜为上层的cu/cu合金层叠膜作为栅极用导电膜。也可以取而代之，使用cu/ti层叠膜或cu/mo层叠膜。
[0278]
·
step8：栅极绝缘层5a、5b和栅极电极7a、7b的形成(图5h)
[0279]
接着，如图5h所示，形成栅极绝缘层5a、5b和栅极电极7a、7b。
[0280]
首先，通过公知的光刻工序进行栅极用导电膜70的图案化。由此，在tft形成区域rc1形成栅极电极7a，在tft形成区域rc2、rp分别形成栅极电极7b。虽然未图示，但是使用栅极用导电膜70也形成栅极总线。氧化物半导体层4a、4b中的从基板1的法线方向观看时与栅极电极7a、7b重叠的部分分别成为包含沟道区域的第1区域4ac、4bc。
[0281]
接下来，使用栅极用导电膜70的图案化所使用的抗蚀剂掩模，或者将栅极电极7a、7b作为掩模，进行栅极绝缘膜50的图案化，形成栅极绝缘层5a、5b。根据该方法，在从基板1的法线方向观看时，栅极电极7a、7b的侧面分别与栅极绝缘层5a、5b的侧面对齐。不过，根据各个膜的蚀刻条件，有时会不对齐。例如，对栅极电极7a、7b进行过蚀刻，使栅极电极7a、7b的侧面从抗蚀剂掩模的侧面偏移较大。之后，当使用抗蚀剂掩模进行栅极绝缘膜50的干式蚀刻时，从基板1的法线方向观看，有时栅极电极7a、7b的侧面会位于比栅极绝缘层5a、5b的侧面靠内侧的位置(参照图7c)。
[0282]
此外，也可以在进行栅极绝缘膜50的图案化后，进行栅极用导电膜的形成和图案化。
[0283]
在形成栅极电极7a、7b后，也可以进行氧化物半导体层4a、4b的低电阻化处理。例如可以进行等离子体处理作为低电阻化处理。由此，在从基板1的主面的法线方向观看时，氧化物半导体层4a、4b中的与栅极电极7a、7b及栅极绝缘层5a、5b均不重叠的区域(露出区域)成为电阻率比与栅极电极7a、7b及栅极绝缘层5a、5b重叠的区域(包括沟道区域)的电阻
率低的低电阻区域。低电阻区域可以是导电体区域(例如片电阻：200ω/
□
以下)。在本实施方式中，得到包含在从基板1的法线方向观看时与栅极电极7a、7b重叠的第1区域4ac、4bc以及位于第1区域的两侧且电阻率比第1区域4ac、4bc的电阻率低的低电阻区域的氧化物半导体层4a、4b。此外，低电阻化处理的方法不限于等离子体处理。
[0284]
·
step9：层间绝缘层10的形成(图5i)
[0285]
接下来，形成覆盖氧化物半导体层4a、4b、栅极绝缘层5a、5b以及栅极电极7a、7b的层间绝缘层10。之后，通过公知的光刻工序进行层间绝缘层10的图案化。由此，如图5i所示，在tft形成区域rc1中，在层间绝缘层10形成使作为氧化物半导体层4a的低电阻区域的一部分的接触区域4as、4ad露出的第1开口部10as和第2开口部10ad，在tft形成区域rc2、rp中，在层间绝缘层10形成使作为氧化物半导体层4b的低电阻区域的一部分的接触区域4bs、4bd露出的第1开口部10bs和第2开口部10bd。
[0286]
能够单层或层叠地形成氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜等无机绝缘层作为层间绝缘层10。无机绝缘层的厚度可以是100nm以上500nm以下。当使用氮化硅膜等使氧化物半导体还原的绝缘膜来形成层间绝缘层10时，能够将氧化物半导体层4a、4b中的与层间绝缘层10接触的区域(在此为低电阻区域)的电阻率维持得低，因此是优选的。在此，例如通过cvd法形成sinx层(厚度：300nm)作为层间绝缘层10。
[0287]
在将能使氧化物半导体还原的绝缘层(例如，氮化硅层等供氢性层)用作层间绝缘层10的情况下，即使不进行上述的低电阻化处理，也能够使氧化物半导体层4a、4b中的与层间绝缘层10接触的部分比与层间绝缘层10不接触的部分更为低电阻化。
[0288]
·
step10：源极电极8a、8b和漏极电极9a、9b的形成(图5j)
[0289]
接下来，在层间绝缘层10上形成未图示的源极用导电膜(厚度：例如50nm以上500nm以下)，并进行源极用导电膜的图案化。由此，如图5j所示，形成源极电极8a、8b和漏极电极9a、9b。虽然未图示，但是由源极用导电膜也形成源极总线。这样，在非显示区域fr的tft形成区域rc1和tft形成区域rc2分别形成第1电路晶体管tc1和第2电路晶体管tc2。另外，在各像素区域pix的tft形成区域rp形成像素晶体管tp。
[0290]
源极电极8a、8b分别配置在层间绝缘层10上和开口部10as、10bs内，在开口部10as、10bs内连接到氧化物半导体层4a、4b的第1接触区域4as、4bs。漏极电极9a、9b分别配置在层间绝缘层10上和开口部10ad、10bd内，在开口部10ad、10bd内连接到氧化物半导体层4a、4b的第2接触区域4ad、4bd。
[0291]
作为源极用导电膜，例如能够使用选自铝(al)、铬(cr)、铜(cu)、钽(ta)、钛(ti)、钼(mo)或钨(w)的元素、或者以这些元素为成分的合金等。例如，可以具有钛膜-铝膜-钛膜的3层结构、钼膜-铝膜-钼膜等的3层结构等。此外，源极用导电膜不限于3层结构，也可以具有单层或两层结构、或者4层以上的层叠结构。在此，使用以ti膜(厚度：15～70nm)为下层且以cu膜(厚度：50～400nm)为上层的层叠膜。当使用以ti膜等欧姆导电膜为最下层的层叠膜时，能够更有效地降低与氧化物半导体层4a、4b的接触电阻。
[0292]
·
step11：无机绝缘层11和有机绝缘层12的形成(图5k)
[0293]
接下来，如图5k所示，以覆盖层间绝缘层10和源极电极8a、8b及漏极电极9a、9b的方式依次形成无机绝缘层11(厚度：例如100nm以上500nm以下)和有机绝缘层12(厚度：例如1～4μm，优选为2～3μm)。
[0294]
之后，在各像素区域pix中，在有机绝缘层12形成使无机绝缘层11的一部分露出的开口部12p。接着，将有机绝缘层12作为掩模进行无机绝缘层11的蚀刻，在无机绝缘层11设置使漏极电极9b露出的开口部11p。这样，形成包括开口部11p、12p的像素接触孔chp。
[0295]
能够使用与层间绝缘层10同样的无机绝缘膜作为无机绝缘层11。在此，例如通过cvd法形成sinx层(厚度：300nm)作为无机绝缘层11。有机绝缘层12例如可以是包含感光性树脂材料的有机绝缘膜(例如丙烯酸系树脂膜)。
[0296]
·
step12：像素电极pe和配线tl的形成(图5l)
[0297]
接下来，在有机绝缘层12上形成未图示的第1透明导电膜(厚度：20～300nm)和触摸配线用导电膜(厚度：例如200nm)。之后，例如，使用包含氟化合物的过氧化氢系蚀刻液进行第1透明导电膜和触摸配线用导电膜的图案化。由此，如图5l所示，相互间隔开地形成触摸配线tl与包含像素电极pe的层叠膜20。
[0298]
触摸配线tl具有包含由第1透明导电膜形成的下层18和由触摸配线用导电膜形成的上层19的层叠结构。
[0299]
层叠膜20包含像素电极pe和位于像素电极pe上并且由触摸配线用导电膜形成的导电层22。像素电极pe在像素接触孔chp内电连接到像素tft的漏极电极9b。
[0300]
在本实施方式中，当从基板1的法线方向观看时，下层18与上层19相互对齐，像素电极pe与导电层22相互对齐。
[0301]
作为第1透明导电膜，能够使用铟-锌氧化物、铟-锡氧化物(ito)、zno等金属氧化物。
[0302]
能够使用与栅极用导电膜或源极用导电膜同样的导电膜作为触摸配线用导电膜。触摸配线用导电膜也可以是具有以cu或al为主体的单层或层叠结构的金属膜(厚度：50～500nm)。
[0303]
·
step13：导电层22的图案化(图5m)
[0304]
如图5m所示，进行导电层22的图案化，从而得到第1电极21。导电层22的图案化是在不对像素电极pe进行蚀刻而仅对导电层22进行蚀刻这样的条件下进行的。在此，例如使用不包含氟化合物的过氧化氢系蚀刻液进行导电层22的湿式蚀刻。
[0305]
通过用上述方法形成第1电极21，有以下这样的优点。
[0306]
若在有机绝缘层12上和像素接触孔chp内仅形成第1透明导电膜(例如铟-锡氧化物(ito))，并进行图案化，则会由于第1透明导电膜比较薄，而易于在像素接触孔chp内形成针孔。当在像素接触孔chp内，在第1透明导电膜形成了针孔时，漏极电极de的表面会通过针孔露出，有可能受到损伤。对此，在本实施方式中，在第1透明导电膜上形成了触摸配线用导电膜的状态下，将第1透明导电膜和触摸配线用导电膜同时图案化，形成包含像素电极pe的层叠膜20。由此，不易在第1透明导电膜(像素电极pe)产生针孔。另外，即使产生了针孔，由于漏极电极de被触摸配线用导电膜覆盖，因此也能够保护漏极电极de的表面，能够抑制由针孔引起的像素接触部的接触电阻的上升。而且，之后，将覆盖整个像素电极pe的触摸配线用导电膜(导电层22)中的位于像素接触部以外的部分(即位于有助于显示的区域的部分)除去，从而形成第1电极21。由此，能够抑制由利用触摸配线用导电膜引起的像素开口率的下降。
[0307]
·
step14：电介质层17的形成(图5n)
[0308]
接下来，如图5n所示，以覆盖触摸配线tl、像素电极pe以及第1电极21的方式形成电介质层17(厚度：50～500nm)。之后，进行电介质层17的图案化，形成使触摸配线tl的上层19的一部分露出的触摸接触孔cht。
[0309]
电介质层17的材料可以与作为无机绝缘层11的材料例示的材料相同。在此，例如通过cvd法形成sin膜作为电介质层17。
[0310]
·
step15：共用电极ce的形成(图6)
[0311]
接着，在电介质层17上和触摸接触孔cht内形成第2透明导电膜(厚度：20～300nm)，并进行第2透明导电膜的图案化。由此，形成包含各自作为触摸传感器电极tx发挥功能的多个区段的共用电极ce。各触摸传感器电极tx在触摸接触孔cht内连接到对应的触摸配线tl。这样，制造有源矩阵基板1000。
[0312]
本实施方式的有源矩阵基板1000的制造方法不限于上述方法。也可以是，在step4中，通过高迁移率氧化物半导体膜41的蚀刻，形成氧化物半导体层4a的下层，在step6中，仅对低迁移率氧化物半导体膜42进行蚀刻。例如，如果高迁移率氧化物半导体膜41是包含sn的氧化物半导体膜，低迁移率氧化物半导体膜42是不包含sn的氧化物半导体膜，则能够通过使用pan系蚀刻液，仅选择性地对低迁移率氧化物半导体膜42进行蚀刻。在这样对低迁移率氧化物半导体膜42和高迁移率氧化物半导体膜41分别单独进行蚀刻的情况下，在氧化物半导体层4a中，高迁移率氧化物半导体膜41的侧面与低迁移率氧化物半导体膜42的侧面也可以不对齐。例如，可以是如图7a所例示的那样，低迁移率氧化物半导体膜42的宽度小于高迁移率氧化物半导体膜41的宽度，在从基板1的法线方向观看时，低迁移率氧化物半导体膜42位于高迁移率氧化物半导体膜41的上表面的内部。由此，高迁移率氧化物半导体膜41的表面中的从低迁移率氧化物半导体膜42露出的部分的面积变大，因此通过低电阻化处理，能够进一步降低氧化物半导体层4a的低电阻化区域的电阻率。或者，也可以是如图7b所例示的那样，低迁移率氧化物半导体膜42的宽度大于高迁移率氧化物半导体膜41的宽度，低迁移率氧化物半导体膜42覆盖高迁移率氧化物半导体膜41的上表面和侧面。通过这样使高迁移率氧化物半导体膜41的尺寸小于低迁移率氧化物半导体膜42的尺寸，不易产生tft100的耗尽化。
[0313]
有源矩阵基板1000的结构也不限于图6所示的结构。只要像素电极pe和共用电极ce配置为隔着电介质层17相对即可。在此，示出了在像素电极pe上隔着电介质层17配置共用电极ce的例子，但是也可以在像素电极pe的基板1侧配置共用电极ce。
[0314]
另外，在此，以内嵌触摸面板型液晶显示装置所使用的有源矩阵基板为例进行了说明，但是本实施方式的有源矩阵基板也可以使用于未内置触摸面板的液晶显示装置。在该情况下，可以不形成触摸配线tl、触摸电极tx以及第1电极21，也可以仅形成第1电极21。
[0315]
＜变形例1＞
[0316]
在本实施方式的第2tft中，源极电极和漏极电极中的至少一方电极也可以隔着下部绝缘层配置在氧化物半导体层的基板侧。在该情况下，第2tft的第1接触区域和第2接触区域中的至少一方也可以在低迁移率氧化物半导体膜的基板侧具有包括高迁移率氧化物半导体膜的连接层。连接层在下部绝缘层的开口部内电连接到源极电极或漏极电极。由此，能够降低氧化物半导体层与源极电极或漏极电极的接触电阻。
[0317]
以下，以具有源极总线sl位于比栅极总线gl和像素tft的活性层靠基板1侧的位置
的结构(称为“下部源极配线结构”)的有源矩阵基板为例来说明变形例1的有源矩阵基板。
[0318]
在具有下部源极配线结构的有源矩阵基板中，能够使位于源极总线与栅极总线之间的绝缘层变厚，因此能降低在这些总线的交叉部产生的寄生电容。另外，也能够降低在源极总线与共用电极之间产生的电容。关于下部源极配线结构，例如记载于本技术的申请人的国际公开第2015/186619号等。为了参考，将国际公开第2015/186619号的全部公开内容引用到本技术说明书中。
[0319]
图8是示出本实施方式的变形例1的有源矩阵基板1001中的第1tft100和第2tft201的示意性截面图。在此，对ssd电路用tft等电路tft使用第1tft100、像素tft使用第2tft201的例子进行说明。
[0320]
有源矩阵基板1001具有下部源极配线结构。以下，主要说明与有源矩阵基板1000的不同之处，对于同样的结构省略说明。
[0321]
在有源矩阵基板1001中，作为像素tft的第2tft201的源极电极8b和源极总线sl(未图示)形成在与下部导电层2b相同的层内(即，是使用相同的导电膜形成的)。源极电极8b电连接到源极总线sl。源极电极8b可以是源极总线sl的一部分。漏极电极9b可以配置在层间绝缘层10上。氧化物半导体层4b的第1接触区域4bs在形成于下部绝缘层3的开口部3s内电连接到源极电极8b(或源极总线sl)。这种结构能通过在形成下部绝缘层3后且形成高迁移率氧化物半导体膜41前追加下部绝缘层3的图案化工序来形成开口部3s而得到。
[0322]
在图示的例子中，第2tft201的第1接触区域4bs具有层叠部pa，层叠部pa包含：包括高迁移率氧化物半导体膜41的连接层41a；以及低迁移率氧化物半导体膜42。在开口部3s内，高迁移率氧化物半导体膜41与源极电极8b经由包括高迁移率氧化物半导体膜41的连接层41a电连接。通过设置迁移率高的连接层41a，能够降低氧化物半导体层4b与源极总线sl的接触电阻。
[0323]
第1tft100可以具有与图2所示的第1tft100同样的结构。即，可以与有源矩阵基板1000同样，源极电极8a、8b和漏极电极9a、9b均配置在层间绝缘层10上。虽然未图示，但是有源矩阵基板1001可以还具备图2所示的第2tft200作为例如驱动电路用tft。
[0324]
此外，第1tft100、第2tft200的源极电极8a、8b和漏极电极9a、9b以及第2tft201的漏极电极9b均可以根据需要形成在与下部导电层2a、2b相同的层内。
[0325]
图9a～图9d是用于说明有源矩阵基板1001的制造方法的工序截面图。在此，示出在非显示区域fr形成第1电路晶体管tc1和第2电路晶体管tc2，在显示区域dr中的各像素区域pix形成像素晶体管tp的例子。第1电路晶体管tc1是第1tft100，例如用于ssd电路。第2电路晶体管tc2是第2tft200，例如用于驱动电路。像素晶体管tp是第2tft201。将形成第1电路晶体管tc1、第2电路晶体管tc2以及像素晶体管tp的区域分别设为tft形成区域rc1、rc2、rp。以下，主要说明与有源矩阵基板1000的制造方法的不同之处，对于同样的工序省略说明。
[0326]
首先，如图9a所示，在基板1上形成下部导电膜并将其图案化，从而在tft形成区域rc1形成下部导电层2a，在tft形成区域rc2形成下部导电层2b。另外，在tft形成区域rp，使用下部导电膜形成下部导电层2b和源极电极8b(或源极总线sl)。
[0327]
接下来，如图9b所示，以覆盖下部导电层2a、2b和源极电极8b的方式形成下部绝缘层3。之后，进行下部绝缘层3的图案化，在tft形成区域rp中，设置使下源极电极8b的一部分
露出的开口部3s。
[0328]
接下来，如图9c所示，形成高迁移率氧化物半导体膜41，并进行高迁移率氧化物半导体膜41的图案化。由此，将高迁移率氧化物半导体膜41中的位于tft形成区域rc1的部分残留下来，将位于tft形成区域rc2的部分除去。另外，在tft形成区域rp中，由高迁移率氧化物半导体膜41形成连接层41a。连接层41a配置在开口部3p内和下部绝缘层3上，在开口部3p内连接到源极电极8b。
[0329]
接着，如图9d所示，形成低迁移率氧化物半导体膜42，并进行高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42的图案化。
[0330]
由此，在tft形成区域rc1形成具有高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42的氧化物半导体层4a。在tft形成区域rc2，低迁移率氧化物半导体膜42被图案化，形成包含低迁移率氧化物半导体膜42且不包含高迁移率氧化物半导体膜41的氧化物半导体层4b。在tft形成区域rp，以覆盖连接层41a的方式配置低迁移率氧化物半导体膜42，从而形成包含连接层41a和低迁移率氧化物半导体膜42的氧化物半导体层4b。氧化物半导体层4b的第1接触区域4bs成为包含连接层41a和低迁移率氧化物半导体膜42的层叠部pa，成为第1区域的部分则成为包含低迁移率氧化物半导体膜42且不包含高迁移率氧化物半导体膜41的上层部p2。
[0331]
虽然未图示，但是之后的工序是与有源矩阵基板1000同样的。不过，在tft形成区域rp中，在层间绝缘层10未形成第1开口部10bs，在层间绝缘层10上未形成源极电极。
[0332]
此外，在上述记载中，以具有下部源极配线结构的有源矩阵基板为例进行了说明，但是本变形例也能应用于不具有下部源极配线结构的有源矩阵基板。例如，也可以将本变形例的第2tft的活性层结构应用于连接到形成在与下部导电层相同的层内的配线的电路tft。
[0333]
＜变形例2＞
[0334]
图10a是示出本实施方式的变形例2的有源矩阵基板1002中的第1tft101和第2tft200的示意性截面图。图10b是tft101的示意性俯视图。图10a所示的tft101的截面是图10b的xa-xa’线的截面。
[0335]
有源矩阵基板1002的第1tft101具有包含层叠部pa和上层部p2的活性层结构，这一点与前述的实施方式的有源矩阵基板1000不同。此外，第2tft200具有与图2所示的tft200同样的活性层结构。
[0336]
在tft101中，氧化物半导体层4a具有：上层部p2，其包含低迁移率氧化物半导体膜42并且不包含高迁移率氧化物半导体膜41；以及层叠部pa，其包含高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42。氧化物半导体层4a的第1区域4ac的至少一部分是层叠部pa。第1接触区域4as和第2接触区域4ad均是上层部p2。
[0337]
在图示的例子中，高迁移率氧化物半导体膜41配置为位于第1区域4ac的至少一部分。低迁移率氧化物半导体膜42配置为比高迁移率氧化物半导体膜41大一圈，覆盖高迁移率氧化物半导体膜41的上表面和侧面。在此，高迁移率氧化物半导体膜41的整个侧面由低迁移率氧化物半导体膜42覆盖。此外，高迁移率氧化物半导体膜41的一部分也可以不由低迁移率氧化物半导体膜42覆盖。氧化物半导体层4a中的活性层以外的结构是与前述的实施方式的tft100同样的。
[0338]
根据本变形例，在氧化物半导体层4a中，通过在成为沟道的部分配置高迁移率氧化物半导体膜41，并且使高迁移率氧化物半导体膜41的尺寸比低迁移率氧化物半导体膜42的尺寸小，能够确保高的迁移率并且抑制tft101的耗尽化。
[0339]
在tft101中，可以如图11a所例示的那样，高迁移率氧化物半导体膜41仅配置于第1区域4ac的一部分。即，第1区域4ac可以包含层叠部pa和上层部p2。在该情况下，高迁移率氧化物半导体膜41的沟道长度方向的宽度可以小于第1区域4ac的宽度(即栅极电极7a的宽度)。或者，也可以如图11b所示，高迁移率氧化物半导体膜41的沟道长度方向的宽度与第1区域4ac的宽度(即栅极电极7a的宽度)相同或大于第1区域4ac的宽度(即栅极电极7a的宽度)，第1区域4ac的整个范围是层叠部pa。
[0340]
图12是示出本变形例的另一有源矩阵基板1002的截面图。如图12所示，有源矩阵基板1002可以具备活性层结构不同的至少3个tft100、101、200。此外，在本说明书中，在有源矩阵基板具备活性层结构不同的2个第1tft(或2个第2tft)的情况下，有时将其中一方称为“第3tft”。
[0341]
接着，说明本变形例的有源矩阵基板1002的制造方法。
[0342]
图13a～图13f分别是用于说明本变形例的有源矩阵基板1002的制造方法的一例的工序截面图。在此，示出在非显示区域fr形成第1电路晶体管tc1和第2电路晶体管tc2，在显示区域dr中的各像素区域pix形成像素晶体管tp的例子。第1电路晶体管tc1是第1tft101，例如用于ssd电路。第2电路晶体管tc2是第2tft200，例如用于驱动电路。像素晶体管tp是第2tft200。将形成第1电路晶体管tc1、第2电路晶体管tc2以及像素晶体管tp的区域分别设为tft形成区域rc1、rc2、rp。以下，主要说明与有源矩阵基板1000的制造方法的不同之处，对于同样的工序省略说明。
[0343]
首先，通过与有源矩阵基板1000同样的方法形成下部导电层2a、2b和下部绝缘层3。接下来，如图13a所示，在下部绝缘层3上，进行高迁移率氧化物半导体膜41的形成和图案化。由此，在tft形成区域rc1中，仅在成为氧化物半导体层(活性层)的区域的一部分配置高迁移率氧化物半导体膜41。高迁移率氧化物半导体41中的位于tft形成区域rc2、rp的部分被除去。
[0344]
接下来，如图13b所示，以覆盖高迁移率氧化物半导体膜41和下部绝缘层3的方式形成低迁移率氧化物半导体膜42。之后，如图13c所示，进行低迁移率氧化物半导体膜42的图案化。由此，在tft形成区域rc1，得到包含高迁移率氧化物半导体膜41、以及覆盖高迁移率氧化物半导体膜41的上表面和侧面的低迁移率氧化物半导体膜42的氧化物半导体层4a。在tft形成区域rc2、rp，得到包含低迁移率氧化物半导体膜42且不包含高迁移率氧化物半导体膜41的氧化物半导体层4b。
[0345]
接下来，如图13d～图13f所示，通过与有源矩阵基板1000同样的方法形成栅极绝缘层5a、5b、栅极电极7a、7b、层间绝缘层10、源极电极8a、8b以及漏极电极9a、9b。这样，在tft形成区域rc1形成第1电路晶体管tc1，在tft形成区域rc2形成第2电路晶体管tc2。另外，在各像素区域的tft形成区域rp形成像素晶体管tp。
[0346]
＜变形例3＞
[0347]
在变形例3的有源矩阵基板中，第2tft的第1区域具有包含高迁移率氧化物半导体膜41且不包含低迁移率氧化物半导体膜42的下层部p1，这一点与有源矩阵基板1000不同。
[0348]
图14a是变形例3的有源矩阵基板1003中的第1tft100和第2tft300的示意性截面图。以下，关于有源矩阵基板1003的构成，仅说明与有源矩阵基板1000的不同之处，对于同样的构成省略说明。
[0349]
tft100具有与图2所示的tft100同样的结构。
[0350]
与tft100同样，tft300具有：氧化物半导体层4c；栅极电极7c，其隔着栅极绝缘层5c配置在氧化物半导体层4c的一部分上；以及源极电极8c和漏极电极9c。tft300也可以在氧化物半导体层4c的基板1侧还具有下部导电层2c。
[0351]
氧化物半导体层4c具有包含高迁移率氧化物半导体膜41而不包含低迁移率氧化物半导体膜42的下层部p1。如图所示，也可以是氧化物半导体层4c的整个范围包含高迁移率氧化物半导体膜41且不包含低迁移率氧化物半导体膜42。此外，在本变形例中，只要氧化物半导体层4c的第1区域4cc在整个范围内是下层部p1即可，第2区域可以包含低迁移率氧化物半导体膜42。
[0352]
氧化物半导体层4a、4c也可以还包含高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42以外的氧化物半导体膜。例如，如图14b所示，氧化物半导体层4a、4c可以在高迁移率氧化物半导体膜41与基板1之间还包含迁移率比高迁移率氧化物半导体膜41的迁移率低的其它氧化物半导体膜43。作为其它氧化物半导体膜43，例如可以使用具有与低迁移率氧化物半导体膜42同样的组成的低迁移率氧化物半导体膜。其它氧化物半导体膜43的厚度可以是与图4所示的例子同样的，例如为5nm以上30nm以下。
[0353]
图15是例示tft100和tft300的vg-id特性的图。坐标图的横轴表示栅极-漏极间电压vg，坐标图的纵轴表示漏极电流id。
[0354]
由图15可知，tft300具有比tft100低的阈值电压。可以想到这是因为：在tft300中，氧化物半导体层4c的第1区域4cc不包含低迁移率氧化物半导体膜42，因此与包含低迁移率氧化物半导体膜42的氧化物半导体层4a相比，第1区域整体的迁移率变高，阈值电压向负方向进行了偏移。
[0355]
也可以将tft100用作驱动电路用tft，将tft300用作ssd电路用tft。在将tft300用于例如ssd电路时，能够提高导通电流，因此是有利的。tft300也可以具有阈值电压为负的耗尽特性。由此，能够进一步提高tft300的导通电流。
[0356]
或者，也可以在驱动电路中使tft100和tft300混合存在。例如，也能够将tft300用作栅极驱动电路中的输出晶体管，将tft100用作其它晶体管。
[0357]
图16是示出本变形例的另一有源矩阵基板1003的截面图。如图16所示，有源矩阵基板1003可以具备活性层结构不同的至少3个tft100、200、300。
[0358]
＜栅极驱动电路的构成和动作＞
[0359]
对单片地形成于有源矩阵基板的栅极驱动器的电路构成和动作进行说明。栅极驱动器包含移位寄存器。移位寄存器包含以多级连接的多个单位移位寄存电路。
[0360]
图17是例示移位寄存电路的图。
[0361]
移位寄存电路具有多个单位移位寄存电路sr1～srz(z：2以上的整数)(以下，统称为“单位移位寄存电路sr”。)。各级的单位移位寄存电路sr具备接收置位信号的置位端子s、将输出信号输出的输出端子z、接收复位信号的复位端子r以及接收时钟信号gck1、gck2的时钟输入端子ck1、ck2。在单位移位寄存电路srα(α≥2)中，置位端子s被输入上一级的单位
移位寄存电路sr的输出信号。第一级的单位移位寄存电路sr1的置位端子s被输入栅极起始脉冲信号gsp。另外，各级的单位移位寄存电路sr将输出信号输出到配置在显示区域的对应的栅极总线gl。复位端子r被输入下一级的单位移位寄存电路的输出信号。最后一级的单位移位寄存电路srz的复位端子r被输入清除信号。
[0362]
2个时钟输入端子被提供作为2相的时钟信号的gck1、gck2。时钟输入端子中的一方时钟输入端子被输入时钟信号gck1，并且另一方时钟输入端子被输入时钟信号gck2。输入到时钟输入端子的时钟信号构成为在相邻的级间交替调换。
[0363]
图18是示出单位移位寄存电路sr的一个例子的图。在该例子中，单位移位寄存电路sr具备4个tft31～34、以及电容部cap。
[0364]
tft31是输入晶体管。tft31的栅极和漏极连接到置位端子，tft31的源极连接到tft34的栅极。tft34是输出晶体管。tft34的漏极连接到时钟输入端子ck1，源极连接到输出端子z。即，tft34作为传输门，使对时钟输入端子ck1输入的时钟信号通过或者将其阻断。
[0365]
电容部cap连接到作为输出晶体管的tft34的栅极与源极之间。在本说明书中，将连接到tft34的栅极的节点称为“节点neta”，将连接到输出端子z的节点称为“节点z”。电容部cap的一方电极连接到tft34的栅极和节点neta，另一方电极连接到tft34的源极和节点z。
[0366]
tft32配置在low(低)电源输入端子与节点neta之间。tft32是用于使节点neta的电位降低的下拉晶体管。tft32的栅极连接到复位端子，漏极连接到节点neta，源极连接到low电源输入端子。
[0367]
节点z连接着tft33。tft33的栅极连接到时钟信号的输入端子ck2，漏极连接到节点z，源极连接到low电源输入端子。
[0368]
在本实施方式中，可以将第2tft用作tft31～34。或者，也可以至少作为输出晶体管的tft34使用电流驱动力大(迁移率高)的第1tft，其它tft使用第2tft。由此，在驱动电路内能够根据用途使特性不同的两种tft混合存在。另外，tft31～34无论其tft结构如何，都优选具有增强特性。
[0369]
此外，驱动电路的构成不限于图示的构成。例如，单位移位寄存电路可具有包含输出晶体管的5个以上的tft。
[0370]
＜ssd电路的构成和动作＞
[0371]
对单片地形成于有源矩阵基板的ssd的电路构成和动作进行说明。
[0372]
图19是用于说明ssd电路的构成和动作的图。
[0373]
在源极驱动器sd与显示区域dr之间配置有ssd电路600。ssd电路600包含多个ssd单位电路500(1)～500(i)(i为2以上的整数)(有时统称为“ssd单位电路500”)和控制信号干线sw1～swn(n为2以上的整数，在此为n＝3)。ssd电路600和源极驱动器sd由设置于非显示区域fr的控制电路来控制。控制信号干线sw1～swn连接到控制电路。
[0374]
源极驱动器sd的输出端子v(1)～v(i)(以下，有时统称为“v端子”)各自连接着多个视频信号线do(1)～do(i)(有时统称为“视频信号线do”)中的任意一个视频信号线。被分组后的n个源极总线sl与1个视频信号线do相对应。在视频信号线do与分组后的源极总线sl之间，以视频信号线为单位设置有ssd单位电路500。ssd单位电路500从1个视频信号线do向n个源极总线sl分配视频数据。
[0375]
在本实施方式中，将多个视频信号线do(1)～do(i)中的第n个视频信号线设为do(n)(n是1到i的整数)，将与视频信号线do(n)相对应的ssd单位电路500和源极总线sl分别设为500(n)、sl(n-1)～sl(n-n)。源极总线sl(n-1)～sl(n-n)例如可以与r、g、b像素相对应(即n＝3)。
[0376]
每个ssd单位电路500(n)具备至少n个(在此为3个)薄膜晶体管(ssd电路用tft)40(1)～40(n)(有时统称为“ssd电路用tft40”)。
[0377]
ssd电路用tft40作为选择开关发挥功能。ssd电路用tft40的栅极电极电连接到n个控制信号干线sw1～swn中的对应的1个控制信号干线。ssd电路用tft40的源极电极电连接到视频信号线do(n)的分支配线。ssd电路用tft40的漏极电极连接到源极总线sl(n-1)～sl(n-3)中的对应的1个源极总线。
[0378]
从控制信号干线sw1～sw3中的1个控制信号干线对ssd电路用tft40的栅极电极供应选择信号(控制信号)。控制信号规定了同一组内的选择开关的导通期间，是与来自源极驱动器sd的时间序列的信号输出同步的。ssd单位电路500(n)将通过对视频信号线do(n)的输出进行分时而得到的数据电位按时间序列写入多个源极总线sl(n-1)～源极总线sl(n-n)(分时驱动)。由此，能够削减源极驱动器sd的v端子的数量，因此，能够进一步降低非显示区域fr的面积(窄边框化)。
[0379]
在本实施方式中，作为ssd电路用tft40，能够使用迁移率比其它电路tft或像素tft的迁移率高即电流驱动力大的tft。例如，迁移率高的第1tft或第3tft能适合用作ssd电路用tft40。第1tft100也可以具有耗尽特性。
[0380]
此外，ssd电路的构成不限于图示的构成。ssd电路的构成、动作等例如公开于特开2008-225036号公报、特开2006-119404号公报、国际公开2011/118079号等。在本说明书中，为了参考，引用特开2008-225036号公报、特开2006-119404号以及国际公开2011/118079号公报的全部公开内容。
[0381]
(第2实施方式)
[0382]
在第2实施方式的有源矩阵基板中，在各像素区域包含活性层结构不同的多个tft，这一点与前述的实施方式不同。以下，以有机el显示装置所使用的有源矩阵基板为例来说明本实施方式的有源矩阵基板。此外，以下，主要说明与第1实施方式的有源矩阵基板的不同之处，对于同样的结构省略说明。
[0383]
图20是示出本实施方式的有源矩阵基板2000的平面结构的一例的概略图。
[0384]
有源矩阵基板2000具有按矩阵状排列的多个像素区域pix。多个像素区域pix典型地包含与显示红色的红像素、显示绿色的绿像素以及显示蓝色的蓝像素对应的像素区域。
[0385]
多个像素区域pix中的每个像素区域具备基板1和设置于基板1的像素电路(在图20中未图示)。在图21中示出像素电路的例子。
[0386]
图21所示的像素电路700包含驱动用tft71、选择用tft72以及电容元件(保持电容)73。驱动用tft71和选择用tft72分别是支撑于基板1的氧化物半导体tft。
[0387]
选择用tft72的栅极电极连接到栅极总线gl。选择用tft72的源极电极连接到源极总线sl。选择用tft72的漏极电极连接到驱动用tft71的栅极电极和电容元件73。驱动用tft71的源极电极连接到电流供应线cl。驱动用tft71的漏极电极连接到形成在有源矩阵基板2000上的oled(有机发光二极管)80。
[0388]
当从栅极总线gl向选择用tft72的栅极电极供应导通信号时，选择用tft72成为导通状态，因此，来自源极总线sl的信号电压(与oled80的所希望的发光亮度对应)会经由选择用tft72施加到电容元件73和驱动用tft71的栅极电极。当通过信号电压使驱动用tft71成为了导通状态时，来自电流供应线cl的电流会经由驱动用tft71流到oled80，oled80发光。
[0389]
根据本实施方式，在像素电路700内能够分开制作所要求的特性不同的多个氧化物半导体tft(在此为驱动用tft71和选择用tft72)。具体地说，可以将第1tft用作选择用tft72，将迁移率比选择用tft72的迁移率低(使阈值电压向正方向进行了偏移)的第2tft用作驱动用tft71。
[0390]
图22是示出有源矩阵基板2000中的第1tft100和第2tft200的截面图。在此，示出将第2tft200用作像素电路700的驱动用tft71，将第1tft100用作选择用tft72，将第2tft200用作驱动电路用tft的例子。
[0391]
第1tft100和第2tft200的结构与参照图2在前面描述的结构是同样的。不过，在应用于顶部发射型有机el显示装置的情况下，也可以在各tft不形成作为遮光层的下部导电层2a、2b。或者，也可以是，在第1tft100中，使下部导电层2a作为下部栅极电极发挥功能(双栅结构)，在第2tft200不设置下部导电层2b。
[0392]
在驱动用tft71和选择用tft72上设置有平坦化层75。在平坦化层75之上设置有像素电极pe。驱动用tft71的漏极电极9b电连接到像素电极pe。此外，在应用于彩色滤光片方式的有机el显示装置的情况下，在平坦化层75与无机绝缘层11之间还设有彩色滤光片层(未图示)。在相邻的像素区域之间，在平坦化层75和像素电极pe之上设有由绝缘性材料形成的围壁(bank，未图示)。另外，虽未图示，但在像素电极pe上配置有机el层，在有机el层上设置上部电极。例如，像素电极pe作为阳极发挥功能，上部电极作为阴极发挥功能。
[0393]
此外，像素电路的构成不限于图21所例示的构成。各像素电路也可以具有3个以上的tft。在这种情况下，也是至少将第2tft200用作驱动用tft71，关于其它tft，可以根据用途使用第1tft100或者第2tft200。
[0394]
在本实施方式中，也可以如参照图8说明的那样，将第1tft100和/或第2tft的源极电极和漏极电极中的一方或两方形成在与下部导电层相同的层内。在该情况下，也可以通过在第2tft200的氧化物半导体层4b和位于与下部导电层相同的层内的电极的连接部分配置高迁移率氧化物半导体膜41来降低接触电阻。这种结构例如适合应用于具有下部源极配线结构的有源矩阵基板。
[0395]
高迁移率氧化物半导体膜41和低迁移率氧化物半导体膜42的组成、厚度等可以与前述的实施方式是同样的。不过，在本实施方式中，优选用作驱动用tft71的第2tft200的s值大(即v-i特性是平缓的)。因此，低迁移率氧化物半导体膜42也可以具有比前述的实施方式更低的迁移率。另外，通过增大驱动用tft71的沟道长度l，能够进一步增大s值。
[0396]
虽未图示，但在有源矩阵基板2000的非显示区域中，也可以单片地形成有栅极驱动电路。在这种情况下，能够将第2tft200用作驱动电路用tft。还能根据用途的不同使特性不同的tft混合存在于栅极驱动电路。例如，可以至少输出晶体管使用第1tft100，其它驱动电路用tft使用第2tft200。
[0397]
图23是例示本实施方式的第1tft100和第2tft200的vg-id特性的图。坐标图的横
轴表示以漏极电极的电位为基准的栅极电极的电位(栅极-漏极间电压)vg，坐标图的纵轴表示漏极电流id。
[0398]
根据图23可知，第2tft200的阈值电压是比第1tft100的阈值电压向正方向偏移的。在该例子中，第2tft200具有阈值电压为正的增强特性，第1tft100具有阈值电压为负的耗尽特性。另外，第2tft200的v-i特性比第1tft100平缓。即，第2tft200的s值比第1tft100大。此外，各tft的阈值电压的正负及其大小、v-i特性的倾斜度等不限于图示的例子。
[0399]
由于第2tft200的s值大，因而其适合用作像素电路的驱动用tft。由此，能够适当地进行多灰度级显示。另外，如图所示，在第2tft200具有增强特性的情况下，其能适用于驱动电路用tft等一部分电路tft。由此，能够抑制电路误动作，能够抑制成品率的降低。
[0400]
另一方面，第1tft100具有高的电流驱动力(导通电流)。另外，能实现短沟道化，能够降低电路面积。第1tft100例如适合用作像素电路的选择用tft。由此，能应用于高频或高清晰机型。另外，也可以将第1tft100用作栅极驱动电路的输出晶体管。
[0401]
将有机el显示装置中的像素电路的驱动用tft和选择用tft、以及驱动电路用tft所优选的特性例示在表2中。表2所记载的特性和数值范围是例示，并不限定各tft的特性。
[0402]
[表2]
[0403][0404]
＜氧化物半导体＞
[0405]
本实施方式中的各tft的氧化物半导体层所包含的氧化物半导体可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，可列举多晶氧化物半导体、微晶氧化物半导体、c轴与层面大致垂直地取向的结晶质氧化物半导体等。
[0406]
氧化物半导体层可以具有两层以上的层叠结构。在氧化物半导体层具有层叠结构的情况下，氧化物半导体层可以包含非晶质氧化物半导体层和结晶质氧化物半导体层。或者，也可以包含结晶结构不同的多个结晶质氧化物半导体层。另外，也可以包含多个非晶质氧化物半导体层。在氧化物半导体层具有包含上层和下层的两层结构的情况下，两层中的位于栅极电极侧的层(若是底栅结构，则为下层，若是顶栅结构，则为上层)所包含的氧化物半导体的能隙可以比位于与栅极电极相反的一侧的层(若是底栅结构，则为上层，若是顶栅结构，则为下层)所包含的氧化物半导体的能隙小。不过，在这些层的能隙之差比较小的情况下，位于栅极电极侧的层的氧化物半导体的能隙也可以比位于与栅极电极相反的一侧的层的氧化物半导体的能隙大。
[0407]
非晶质氧化物半导体和上述的各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等记载于例如特开2014-007399号公报。为了参考，将特开2014-007399号公报的全部公开内容引用到本说明书中。
[0408]
氧化物半导体层例如可以包含in、ga以及zn中的至少1种金属元素。在本实施方式中，氧化物半导体层例如包含in-ga-zn-o系半导体(例如氧化铟镓锌)。在此，in-ga-zn-o系半导体是in(铟)、ga(镓)、zn(锌)的三元系氧化物，并且in、ga以及zn的比例(组成比)没有特别限定，例如包含in：ga：zn＝2：2：1、in：ga：zn＝1：1：1、in：ga：zn＝1：1：2等。这种氧化物半导体层能由包含in-ga-zn-o系半导体的氧化物半导体膜形成。
[0409]
in-ga-zn-o系半导体可以是非晶质，也可以是结晶质。作为结晶质in-ga-zn-o系半导体，优选c轴与层面大致垂直取向的结晶质in-ga-zn-o系半导体。
[0410]
此外，结晶质in-ga-zn-o系半导体的结晶结构例如公开于上述的特开2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等中。为了参考，将特开2012-134475号公报和特开2014-209727号公报的全部公开内容引用到本说明书中。具有in-ga-zn-o系半导体层的tft具有高迁移率(与a-sitft相比超过20倍)和低漏电流(与a-sitft相比不到百分之一)，因此，适合用作驱动tft(例如，在包含多个像素的显示区域的周边设置于与显示区域相同的基板上的驱动电路所包含的tft)和像素tft(设置于像素的tft)。
[0411]
氧化物半导体层也可以包含其它氧化物半导体来代替in-ga-zn-o系半导体。例如可以包含in-sn-zn-o系半导体(例如in2o
3-sno
2-zno；insnzno)。in-sn-zn-o系半导体是in(铟)、sn(锡)以及zn(锌)的三元系氧化物。或者，氧化物半导体层也可以包含in-al-zn-o系半导体、in-al-sn-zn-o系半导体、zn-o系半导体、in-zn-o系半导体、zn-ti-o系半导体、cd-ge-o系半导体、cd-pb-o系半导体、cdo(氧化镉)、mg-zn-o系半导体、in-ga-sn-o系半导体、in-ga-o系半导体、zr-in-zn-o系半导体、hf-in-zn-o系半导体、al-ga-zn-o系半导体、ga-zn-o系半导体、in-ga-zn-sn-o系半导体、in-w-zn-o系半导体等。
[0412]
工业上的可利用性
[0413]
本发明的实施方式能适用于具有单片地形成的周边电路的有源矩阵基板。这种有源矩阵基板应用于液晶显示装置、有机电致发光(el)显示装置以及无机电致发光显示装置等显示装置、图像传感器装置等摄像装置、图像输入装置、指纹读取装置、半导体存储器等各种电子装置。