半导体结构及其制作方法与流程

1.本发明涉及一种半导体结构的制作方法，更具体言之，其涉及一种整合非挥发性存储器单元区域以及逻辑区域的半导体制作方法及其衍生出的相关结构，其可以减少非挥发性存储器单元区域的制作工艺对逻辑区域在热预算(thermal budget)方面的影响。


背景技术：

2.许多半导体装置中会含有或是将非挥发性存储器(non-volatile memory,nvm)单元与其他类型的晶体管嵌入在同一集成电路上。这些不同类型的晶体管可能会具有不同的制作工艺，需要加以整合。例如，如果要将nvm制作工艺与金属氧化物半导体(mos)制作工艺整合，此mos制作工艺可以被修改成包含制作nvm存储器单元所需制作工艺步骤。
3.nvm一般会内嵌在具有mos逻辑电路系统的系统芯片(soc)中。nvm可包含由多晶硅构成的浮置栅，或是使用由纳米晶体、氮化硅、氮氧化硅构成的电荷存储层，其可与模拟或逻辑电路系统中使用的多种类型的mos晶体管整合在一起，诸如逻辑开关晶体管、高压开关晶体管、驱动器、或是静态随机存取存储(sram)单元等。
4.因为nvm单元与mos逻辑晶体管的需求不同，其整合并不容易。nvm单元用来存储电荷，而逻辑晶体管一般是为了高速运作，nvm单元中需要电荷存储层以及不同功能栅的特点使得其要与逻辑晶体管整合变得困难，特别是在需要多种不同类型的逻辑晶体管的情况下。
5.nvm与mos晶体管的整合会导入额外的湿蚀刻、退火、氧化等制作工艺，其可能会改变逻辑阱的轮廓以及主动区与沟槽区的边界，使得逻辑元件无法达到其标准流程下应有的电性目标。特别是当现今的半导体制作工艺进入了深次微米或是纳米的通道尺度，其必须要更加小心精确地控制相关制作工艺的热预算(thermal budget)，才能使得装置达到预期的效能与可靠度。目前，要制作100nm以下的存储器节点会有更高的热预算需求，其可能需要多次的学习周期来调整注入制作工艺的参数才能大致达到其原有的逻辑电性表现。
6.故此，目前业界仍需积极开发能有效整合nvm与mos的制作工艺，并同时维持元件原有的效能与可靠度。


技术实现要素：

7.有鉴于前述目前nvm与mos制作工艺整合的现况，本发明特此提出了一种新颖的半导体制作工艺以及其衍生出的相关结构，其可以减少非挥发性存储器单元区域的制作工艺对逻辑区域在热预算(thermal budget)方面的影响。
8.本发明的其一面向为提出一种半导体结构，其结构包含一基底，具有一存储器单元区域与一逻辑区域、一存储器单元位于该存储器单元区域上，该存储器单元包含一浮置栅位于该基底上、第一源极与第一漏极分别位于该浮置栅两侧、一控制栅覆盖该浮置栅且与该第一源极以及该第一漏极部分重叠、一耦合介电层位于该浮置栅与该控制栅之间、以及第一间隔壁，位于该控制栅的侧壁上，一金属氧化物半导体场效晶体管位于该逻辑区域
上，该金属氧化物半导体场效晶体管包含一逻辑栅位于该基底上、两轻掺杂漏极分别位于该逻辑栅两侧、第二源极与第二漏极位于该两轻掺杂漏极外侧、偏移间隔壁分别位于该逻辑栅的两侧、以及第二间隔壁位于该偏移间隔壁的侧壁上，其中该存储器单元的该第一间隔壁与该金属氧化物半导体场效晶体管的该第二间隔壁的材质相同且在同一制作工艺中形成。
9.本发明的另一面向为提出一种半导体结构的制作方法，其步骤包含在一基底上形成一浮置栅与一逻辑栅、在该浮置栅的两侧分别形成第一源极与第一漏极、在形成该第一源极与该第一漏极后，在该基底、该浮置栅、以及该逻辑栅上依序形成一耦合介电层与一多晶硅层、图案化该多晶硅层以形成覆盖该浮置栅的控制栅、以及在形成该控制栅后，在该逻辑栅的两侧形成轻掺杂漏极、第二源极、以及第二漏极。
10.本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的优选实施例的细节说明后应可变得更为明了显见。
附图说明
11.本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
12.图1～图7为本发明优选实施例中一半导体制作流程的截面示意图；以及
13.图8为本发明优选实施例中一半导体制作方法的流程图。
14.需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
15.符号说明
16.10
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半导体结构
17.20
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存储器单元
18.30
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金属氧化物半导体场效晶体管
19.100
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基底
20.100a
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存储器单元区域
21.100b
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逻辑区域
22.102
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元件隔离层
23.104
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浮置栅
24.106
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逻辑栅
25.108
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栅极氧化层
26.110
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光致抗蚀剂
27.112
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耦合介电层
28.114
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多晶硅层
29.115
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偏移间隔壁
30.116
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控制栅
31.118
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间隔层
32.120
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主间隔壁
33.122
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光致抗蚀剂
34.d
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漏极
35.ldd
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轻掺杂漏极
36.p1,p2
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离子注入制作工艺
37.s
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源极
38.s1～s8 步骤
具体实施方式
39.现在下文将详细说明本发明的示例性实施例，其会参照附图示出所描述的特征以便阅者理解并实现技术效果。阅者将可理解文中的描述仅通过例示的方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本发明的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。
40.阅者应能容易理解，本案中的「在
…
上」、「在
…
之上」和「在
…
上方」的含义应当以广义的方式被解读，以使得「在
…
上」不仅表示「直接在」某物「上」而且还包括在某物「上」且其间有居间特征或层的含义，并且「在
…
之上」或「在
…
上方」不仅表示「在」某物「之上」或「上方」的含义，而且还可以包括其「在」某物「之上」或「上方」且其间没有居间特征或层(即，直接在某物上)的含义。
41.此外，诸如「在
…
之下」、「在
…
下方」、「下部」、「在
…
之上」、「上部」等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。
42.如本文中使用的，术语「基底」是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，基底可以由诸如玻璃、塑胶或蓝宝石晶圆的非导电材料制成。
43.如本文中使用的，术语「层」是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水准、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个介电层。
44.现在下文的实施例将根据图8所示的流程图来说明本发明的半导体制作方法，其方法在各个不同的阶段与步骤可以分别从对应的图1至图7的截面结构来获得更清楚的细节与了解。须注意本发明提出了一种整合nvm与mos制作工艺的方法与结构，其涉及到半导体电路上存储器单元区域与逻辑区域两种不同部位，故图示中会以两个不同区域来表示并说明其在制作工艺方面的整合性以及在结构上的关联性。在一些其他例子中，逻辑区域还可能会细分成高电压区域、中电压区域、低电压区域等，或是额外包含模拟电路区域。为图
示简明之故，在本发明实施例中仅以一逻辑区域来代表。本发明方法特别适用于深次微米(小于100纳米结点)或是纳米通道尺度的元件的制作，其可有效改进制作工艺在热预算(thermal budget)方面对于元件的影响，以提升元件的可靠度与性能，不需增加额外的制作工艺步骤。
45.首先请参照图1，本发明整个半导体制作工艺从一基底100开始进行。基底100可为一p型掺杂的单晶硅基底，其上可划分有一存储器单元区域100a与一逻辑区域100b。存储器单元区域100a上预定用来形成非挥发性存储器(nvm)单元等存储器元件，逻辑区域100b上预定用来形成金属氧化物半导体场效晶体管(mosfet)等逻辑元件。基底100中形成有元件隔离层102，如氧化硅材质的浅沟槽绝缘结构(sti)或是场氧化层(fox)等结构，来界定出其上个别元件的主动(有源)区域范围。在进行元件的制作之前，基底100的存储器单元区域100a与逻辑区域100b可先通过离子注入制作工艺在其中形成p型阱与/或n型阱，可控制元件的临界电压。为图示简明之故，图中将不示出这些阱区。
46.复参照图1。在步骤s1中，基底100的存储器单元区域100a与逻辑区域100b上会先通过光刻制作工艺分别形成浮置栅104与逻辑栅106以及介于该两栅极结构与基底100之间的栅极氧化层108。在本发明实施例中，浮置栅104与逻辑栅106的材质可为多晶硅，如掺有磷的n型掺杂多晶硅，该两者可以使用同一多晶硅层在同一道光刻制作工艺中形成。在实作中，存储器单元区域100a的每一单元区域上都会形成浮置栅，而逻辑区域100b上则可能同时有nmos与pmos两种元件构成的cmos电路结构。为图示简明之故，图中分别以一浮置栅104与一逻辑栅106来代表之。存储器单元区域100a与逻辑区域100b的栅极氧化层108可能在不同的制作工艺中形成且具有不同的组成与厚度。例如浮置栅104下方的栅极氧化层可为一隧穿氧化层，其厚度可能与逻辑栅106下方的栅极氧化层108厚度不同。栅极氧化层108可为热氧化层或是高介电常数层。
47.复参照图1。基底100上形成浮置栅104与逻辑栅106等结构后，接着在步骤s2中，在逻辑区域100b上覆盖一层光致抗蚀剂110，并以光致抗蚀剂110为掩模进行一离子注入制作工艺p1，例如以预定的斜角在基底100中掺杂砷离子或磷离子，以在存储器单元区域100a的基底100中形成源极s与漏极d，被光致抗蚀剂110覆盖的逻辑区域100b则不会形成源极与漏极。如图2所示，存储器单元区域100a中的源极s与漏极d会自对准地形成在浮置栅104两侧。源极s与漏极d形成后可以进行一灰化制作工艺将光致抗蚀剂110剥除，并进行一退火制作工艺来扩散源极s与漏极d区域并去除其中的缺陷。
48.现在请参照图2。在存储器单元区域100a的源极s与漏极d形成后，接下来在步骤s3中，在基底100上依序形成一层较薄的耦合介电层(或称为电极间介电层)112以及一层较厚的多晶硅层114。耦合介电层112会共形地覆盖在浮置栅104与逻辑栅106的表面，其材质可为氧化硅、氮化硅、或是其组合而成的ono(氧化硅-氮化硅-氧化硅)复层结构。多晶硅层114共形地覆盖在耦合介电层112上，其材质可和浮置栅104以及逻辑栅106相同，如掺有磷的n型掺杂多晶硅。在后续制作工艺中多晶硅层114会形成为nvm存储元件的控制栅。
49.接下来请参照图3。在耦合介电层112与多晶硅层114形成后，接着在步骤s4中，进行一光刻制作工艺图案化多晶硅层114，形成位于浮置栅104上方的控制栅116。此步骤可包含在控制栅116以外区域的多晶硅层114上覆盖一层光致抗蚀剂(未图示)，之后再进行一干蚀刻制作工艺移除未被该光致抗蚀剂覆盖的多晶硅层114，如此形成控制栅116。该光致抗
蚀剂在控制栅116形成后会被去除。需注意在此步骤中，多晶硅层114下方的耦合介电层112并不会被移除。
50.对一般的现有技术而言，其nvm存储元件的控制栅的制作，包括多晶硅层114的形成与图案化，大多是在逻辑区域100b上的晶体管的轻微掺杂漏极(ldd)、源极、以及漏极等部位形成之后才开始进行的。对于深次微米或是纳米通道尺度这种极微小的元件制作而言，此制作控制栅的制作工艺会增加整体制作工艺的热预算，其制作工艺所导致的热循环会影响在控制栅之前就已经形成的逻辑区域100b上的轻微掺杂漏极、源极、以及漏极等掺杂部位的性质，使得其构成的逻辑元件失去应有的效能与可靠度，特别是对于低电压元件，此热循环的负面影响特别显著。对此，在本发明实施例中，从图3可以看到，本发明制作工艺特别将nvm存储元件的控制栅116制作工艺设计成在逻辑区域100b上的轻微掺杂漏极、源极、以及漏极等部位的制作工艺之前，如此控制栅116的相关制作工艺所带来的热循环就不会影响到后续逻辑区域100b上轻微掺杂漏极、源极、以及漏极的特性，其有效地解决现有技术的热预算问题。
51.接下来请参照图4。在控制栅116形成后，接着在步骤s5中，进行一蚀刻制作工艺移除基底100上裸露的耦合介电层112。该蚀刻制作工艺可为一各向异性干蚀刻制作工艺，如此在基底100表面上的耦合介电层112移除后，逻辑区域100b上剩余的耦合介电层112会在逻辑栅106的侧壁上形成偏移间隔壁(offset spacer)115，其可用于后续轻掺杂漏极的制作。存储器单元区域100a上剩余的耦合介电层112即作为控制栅116与浮置栅104、源极s、以及漏极d之间的耦合介电层112(包含浮置栅104的间隔壁)，浮置栅104两旁的间隔壁可以提供较为平缓的表面起伏，使得其上的控制栅116达到较佳的阶梯覆盖效果。在本发明方法实施例中，存储器单元的耦合介电层112与逻辑元件的偏移间隔壁是以相同的材料层在同一制作工艺中制作完成，其可减少制作工艺中所需的材料层形成步骤以及其所衍生出的热循环影响。
52.接下来请参照图5。在偏移间隔壁115形成后，接着在步骤s6中，进行一离子注入制作工艺，例如以斜角度掺杂磷、硼等离子(用于nmos)或是二氟化硼离子(用于pmos)，在逻辑区域100b的逻辑栅106两旁的基底100中形成轻掺杂漏极ldd。偏移间隔壁115的存在可以保护逻辑栅106，并增加所形成的轻掺杂漏极ldd的延伸距离以改善逻辑元件的短通道效应问题。需注意此制作工艺可能包含在未预定要形成轻掺杂漏极ldd的区域上(如存储器单元区域100a)上形成注入掩模。为了图示简明之故，此处不予以示出。同样地，轻掺杂漏极ldd形成后可进行依退火制作工艺来扩散轻掺杂漏极ldd区域并去除其中的缺陷。
53.复参照图5。在逻辑区域100b上的轻掺杂漏极ldd形成后，接着在整个基底100的表面上形成一层间隔层118。间隔层118的材质可为氧化硅、氮氧化硅、或是由氧化硅与氮化硅组成的ono复层结构，其共形地覆盖在控制栅116、逻辑栅106与偏移间隔壁115等部位的表面上。间隔层118在后续制作工艺可形成存储器元件与逻辑元件的主间隔壁。
54.接下来请参照图6。在间隔层118形成后，接着在步骤s7中，进行一蚀刻制作工艺移除部分的间隔层118。该蚀刻制作工艺可为一各向异性干蚀刻制作工艺，如此在基底100表面上的间隔层118移除后，剩余的间隔层118会分别在控制栅116的侧壁以及逻辑栅106的偏移间隔壁115的侧壁上形成主间隔壁120。主间隔壁120可以保护控制栅116与逻辑栅106，并可用于后续制作工艺中逻辑区域100b上源极与漏极的制作。
55.复参照图6。在主间隔壁120形成后，接着在步骤s8中，在存储器单元区域100a上覆盖一层光致抗蚀剂122，并以光致抗蚀剂122为掩模进行一离子注入制作工艺p2，例如以斜角度掺杂砷离子(用于nmos)或是二氟化硼离子(用于pmos)，以在逻辑区域100b的基底100中形成源极s与漏极d，被光致抗蚀剂122覆盖的存储器单元区域100a则不会形成掺杂区。如图7所示，逻辑区域100b中的源极s与漏极d会自对准地形成在逻辑栅106的轻掺杂漏极ldd的两侧。源极s与漏极d形成后可以进行一灰化制作工艺将光致抗蚀剂122剥除，并进行一退火制作工艺来扩散源极s与漏极d区域并去除其中的缺陷。如此，即完成本发明制作方法中nvm元件以及mos元件的制作。
56.在完成上述nvm元件以及mos元件的制作后，后续还可包含金属硅化制作工艺、在基底上形成层间介电层(ild)覆盖nvm元件以及mos元件以及形成接触件连接nvm元件与mos元件的源极与漏极等常规制作工艺。由于该些步骤并非本发明的重点，说明书中将不予说明与示出。
57.须注意在本发明方法实施例中，其制作工艺特别将nvm存储元件的控制栅116制作工艺设计成在逻辑区域100b上的轻微掺杂漏极ldd、源极s、以及漏极d等部位的制作工艺之前，如此控制栅116的相关制作工艺所带来的热循环就不会影响到后续逻辑区域100b上轻微掺杂漏极ldd、源极s、以及漏极d的特性，其可有效地解决现有技术的热预算问题。此外，对于本发明实施例中的nvm元件以及mos元件来说，这两种元件的栅极主间隔壁120都是使用同样的材料层在同一道蚀刻制作工艺中形成，可减少制作所需的成本与步骤，使为本发明的优点所在。
58.现在请参照图7。根据上述实施例所说明的方法，本发明提出了一种新颖的半导体结构10，其结构包含一基底100，具有一存储器单元区域100a与一逻辑区域100b。一存储器单元20位于存储器单元区域100a上，其包含一浮置栅104位于基底100a上、第一源极s与第一漏极d分别位于浮置栅104的两侧、一控制栅116覆盖在浮置栅104上并且与第一源极s以及该第一漏极s部分重叠、一耦合介电层112位于浮置栅104与控制栅116之间、以及第一间隔壁120位于控制栅116的侧壁上。与现有技术不同的是，由于控制栅116覆盖在浮置栅104上并有部分与两侧的第一源极s以及该第一漏极s重叠，存储器单元20的第一间隔壁120只会与控制栅116接触而不与浮置栅104接触。半导体结构10还包含一金属氧化物半导体场效晶体管30位于逻辑区域100b上，其包含一逻辑栅106位于基底100上、两轻掺杂漏极ldd分别位于逻辑栅106的两侧、第二源极s与第二漏极d分别位于两轻掺杂漏极ldd的外侧、偏移间隔壁115位于逻辑栅106的两侧、以及第二间隔壁120位于偏移间隔壁115的侧壁上。在此结构实施例中，存储器单元20的第一间隔壁120与金属氧化物半导体场效晶体管30的第二间隔壁120的材质相同且是在同一制作工艺中形成。再者，存储器单元20的耦合介电层112与金属氧化物半导体场效晶体管30的偏移间隔壁115的材质相同且可以是在同一制作工艺中形成。此外，存储器单元20的浮置栅104与金属氧化物半导体场效晶体管30的逻辑栅106的材质相同且可以是在同一制作工艺中形成。
59.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。