半导体封装结构的制作方法

1.本发明涉及一种半导体封装结构。


背景技术：

2.近年来，随着电子产品的需求朝向高功能化、信号传输高速化及电路组件高密度化，半导体相关产业也日渐发展。在半导体产业的半导体封装工艺中，一般会将芯片设置于重布线层(redistribution layer，rdl)结构上，然后于重布线层结构上形成包封体(encapsulant)来包封芯片，以形成半导体封装结构。
3.此外，为了缩小半导体封装结构的尺寸，可将某些有源组件或无源组件设置于重布线层结构中。然而，对于具有高介电常数的介电层的有源组件或无源组件来说，介电层往往会产生张应力或压应力，因而导致半导体封装结构产生翘曲或卷曲的问题。


技术实现要素：

4.本发明是针对一种半导体封装结构，其具有设置于重布线层结构中的应力补偿层。
5.本发明的半导体封装结构包括重布线层结构、芯片、电子组件以及应力补偿层。所述重布线层结构具有相对的第一表面与第二表面。所述芯片设置于所述重布线层结构的所述第一表面上，且与所述重布线层结构电连接。所述电子组件设置于所述重布线层结构中，与所述芯片电连接，且包括设置于其中的介电层。所述应力补偿层设置于所述重布线层结构中。所述介电层在垂直于所述第二表面的第一方向上提供50mpa至200mpa之间的第一应力，所述应力补偿层在与所述第一方向相反的第二方向上提供50mpa至200mpa之间的第二应力，且所述第一应力与所述第二应力之间的差不超过60mpa。
6.本发明的半导体封装结构包括重布线层结构、芯片、电子组件以及应力补偿层。所述重布线层结构具有相对的第一表面与第二表面。所述芯片设置于所述重布线层结构的所述第一表面上，且与所述重布线层结构电连接。所述电子组件设置于所述重布线层结构中，与所述芯片电连接，且包括设置于其中的介电层。所述应力补偿层设置于所述重布线层结构上。所述介电层在垂直于所述第二表面的第一方向上提供50mpa至200mpa之间的第一应力，所述应力补偿层在与所述第一方向相反的第二方向上提供50mpa至200mpa之间的第二应力，且所述第一应力与所述第二应力之间的差不超过60mpa。
附图说明
7.图1为本发明第一实施例的半导体封装结构所图示的剖面示意图；
8.图2为本发明第二实施例的半导体封装结构所图示的剖面示意图；
9.图3为本发明第三实施例的半导体封装结构所图示的剖面示意图；
10.图4为本发明第四实施例的半导体封装结构所图示的剖面示意图；
11.图5为本发明第五实施例的半导体封装结构所图示的剖面示意图；
12.图6为本发明第六实施例的半导体封装结构所图示的剖面示意图；
13.图7为本发明第七实施例的半导体封装结构所图示的剖面示意图；
14.图8为本发明第八实施例的半导体封装结构所图示的剖面示意图；
15.图9为本发明第九实施例的半导体封装结构所图示的剖面示意图；
16.图10为本发明第十实施例的半导体封装结构所图示的剖面示意图；
17.图11为本发明第十一实施例的半导体封装结构所图示的剖面示意图；
18.图12为本发明其他实施例的半导体封装结构所图示的剖面示意图；
19.图13为本发明其他实施例的半导体封装结构所图示的剖面示意图。
具体实施方式
20.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在附图和描述中用来表示相同或相似部分。
21.此外，文中所提到“上”、“下”等的方向性用语，仅是用以参考附图的方向，并非用以限制本发明。
22.图1为依照本发明第一实施例的半导体封装结构所图示的剖面示意图。请参照图1，本实施例的半导体封装结构10主要包括重布线层结构100、芯片102、电子组件104以及应力补偿层106。重布线层结构100具有相对的第一表面101a与第二表面101b。重布线层结构100包括线路层100a、连接每一层线路层100a的触点100b以及绝缘层100c。线路层100a与触点100b设置于绝缘层100c中，且每一层线路层100a通过绝缘层而彼此分离开。在本实施例中，为了使附图清晰，仅图示出2层线路层100a，但本发明不限于此。在其他实施例中，重布线层结构可视实际需求而包括还多层的线路层。此外，本发明也不对重布线层结构的布局以及各构件的材料作限定。
23.芯片102设置于重布线层结构100的第一表面101a上，且与重布线层结构100电连接。详细地说，芯片102通过设置于绝缘层100c中的导通孔108a以及设置于重布线层结构100的第一表面101a上且与导通孔108a连接的接垫110a而与重布线层结构100电连接。芯片102可通过设置于其有源表面上的接垫(未图示)而与接垫110a连接。然而，芯片102可以任何其他熟知的方式来与重布线层结构100电连接，本发明不对此做限定。芯片102可为各种熟知的芯片，例如存储芯片、控制芯片等等，本发明不对此作限定。此外，包封体103设置于重布线层结构100的第一表面101a上并包封芯片102，以避免芯片102受到损坏。
24.电子组件104设置于重布线层结构100中，且与芯片102电连接。详细地说，芯片102通过设置于绝缘层100c中的导通孔108b以及设置于重布线层结构100的第一表面101a上且与导通孔108b连接的接垫110b而与电子组件104电连接。芯片102可通过设置于其有源表面上的接垫(未图示)而与接垫110b连接。然而，芯片102可以任何其他熟知的方式来与电子组件104电连接，本发明不对此作限定。
25.在本实施例中，电子组件104为包括具高介电常数(例如介电常数大于3.9)的介电层的组件。介电层的材料例如为氧化锌、氧化钛、氧化钽、氧化铝或其组合。也就是说，只要其中具有高介电常数的介电层的电容器、电阻器、电感器、滤波器、天线、晶体管或其组合都可作为本实施例的电子组件104。因此，在以下内容中，将示例性地采用电容器来作为电子组件104，但本发明不限于此。此外，一般来说，当电子组件104中具有高介电常数的介电层
时，取决于介电层的材料，在垂直于重布线层结构100的第二表面101b的第一方向上会提供第一应力，后续将对此作进一步说明。
26.在本实施例中，以电容器为例，电子组件104包括上电极104a、下电极104b以及位于上电极104a与下电极104b之间的介电层104c。上电极104a与下电极104b经由导通孔105而电连接。介电层104c具高介电常数(例如介电常数大于3.9)且作为电容器的电容介电层。上电极104a与下电极104b的详细结构与材料为本领域技术人员所熟知，在此不另行说明。在本实施例中，为了便于说明，以平板式电容器为例来说明电子组件104，但本发明不限于此。在其他实施例中，电子组件104也可以是其他类型的电容器，只要以高介电常数的介电层作为电容介电层即可。
27.应力补偿层106设置于重布线层结构100中。详细地说，在本实施例中，应力补偿层106设置于上电极104a与介电层104b之间。应力补偿层106的材料例如为氧化硅、氮化硅、氧化铝或其组合。应力补偿层106用以降低或抵消介电层104c提供的第一应力。因此，取决于介电层104c提供的第一应力，应力补偿层106在与第一方向相反的第二方向上提供第二应力。举例来说，当介电层104c在垂直于重布线层结构100的第二表面101b的第一方向上提供张应力时，应力补偿层106则在第二方向上提供压应力。反之，当介电层104c在垂直于重布线层结构100的第二表面101b的第一方向上提供压应力时，应力补偿层106则在第二方向上提供张应力。在本实施例中，介电层104c提供的第一应力介于50mpa至200mpa之间，应力补偿层106提供的第二应力介于50mpa至200mpa之间，且第一应力与第二应力之间的差不超过60mpa。如此一来，介电层104c产生的第一应力可被降低或抵消，因此可避免半导封装结构10产生翘曲或卷曲的问题。如表1所示，当针对一个薄膜(例如玻璃)进行翘曲测试时，若在相对的方向上的应力差不超过60mpa，则所述薄膜的翘曲现象不明显且属于可接受程度。所述翘曲测试包括针对矩形薄膜在相对的方向上分别施加应力，且测量矩形薄膜的四个侧边处(位置a、位置b、位置c与位置d)的翘曲值。
28.表1
[0029][0030]
[0031]
特别一提的是，在应力补偿层106和电子组件104中的介电层的材料都为氧化铝的情况下，可通过调整膜层厚度变化、膜沉积速率、膜沉积温度、沉积工艺中的气体流量比或退火温度来调整应力补偿层106和电子组件104中的介电层各自的应力。
[0032]
在第一实施例中，应力补偿层106设置于重布线层结构100中，且位于电子组件104中，以达到降低或抵消介电层104c提供的应力的目的，但本发明不限于此。在其他实施例中，应力补偿层106设置于重布线层结构100中的其他位置。
[0033]
此外，在本发明中，应力补偿层106可为单层或多层，且在多层的情况下相邻两层的材料可彼此不同。在第一实施例中，应力补偿层106为单层。在另一实施例中，应力补偿层106可为由应力补偿层106a与应力补偿层106b所构成的双层结构，如图12所示。在其他实施例中，应力补偿层106可为三层结构或具有更多层的多层结构。在应力补偿层106为多层结构的实施例中，介电层104c提供的第一应力介于50mpa至200mpa之间，各应力补偿层提供的合力为第二应力，第二应力介于50mpa至200mpa之间，且第一应力与第二应力之间的差不超过60mpa。
[0034]
图2为依照本发明第二实施例的半导体封装结构所图示的剖面示意图。在本实施例中，与第一实施例相同的组件将以相同的组件符号表示，且不再对其进行说明。
[0035]
请参照图2，在本实施例中，与第一实施例的差异在于：在半导体封装结构20中，应力补偿层106设置于重布线层结构100中，且位于电子组件104与重布线层结构100的线路层100a上方。详细地说，在本实施例中，应力补偿层106覆盖电子组件104的上电极104a与最上层的线路层100a。此外，导通孔108a穿过线路层100a上方的应力补偿层106而与最上层的线路层100a连接，以将线路层100a与接垫110a电连接，且导通孔108b穿过电子组件104上方的应力补偿层106而与上电极104a电连接，以将电子组件104与接垫110b电连接。
[0036]
此外，在本实施例中，应力补偿层106与上电极104a以及最上层的线路层100a接触，但本发明不限于此。在其他实施例中，应力补偿层106也可以与上电极104a以及最上层的线路层100a间隔一段距离。
[0037]
在本实施例中，由于重布线层结构100中设置有应力补偿层106，因此电子组件104中的介电层104c产生的应力可被应力补偿层106降低或抵消，因而可有效地避免半导封装结构20产生翘曲或卷曲。
[0038]
图3为依照本发明第三实施例的半导体封装结构所图示的剖面示意图。在本实施例中，与第一实施例相同的组件将以相同的组件符号表示，且不再对其进行说明。
[0039]
请参照图3，在本实施例中，与第二实施例的差异在于：在半导体封装结构30中，应力补偿层106设置于重布线层结构100中，且仅位于电子组件104上方。详细地说，在本实施例中，应力补偿层106覆盖电子组件104的上电极104a，且应力补偿层106和电子组件104中的介电层104c实质上具有相同的尺寸或具有相同的投影面积，亦即应力补偿层106是对应于介电层104c而设置。此外，导通孔108b穿过电子组件104上方的应力补偿层106而与上电极104a电连接，以将电子组件104与接垫110b电连接。
[0040]
此外，在本实施例中，应力补偿层106与上电极104a接触，但本发明不限于此。在其他实施例中，应力补偿层106也可以与上电极104a间隔一段距离。
[0041]
在本实施例中，由于重布线层结构100中设置有应力补偿层106，因此电子组件104中的介电层104c产生的应力可被应力补偿层106降低或抵消，因而可有效地避免半导封装
结构30产生翘曲或卷曲。
[0042]
图4为依照本发明第四实施例的半导体封装结构所图示的剖面示意图。在本实施例中，与第一实施例相同的组件将以相同的组件符号表示，且不再对其进行说明。
[0043]
请参照图4，在本实施例中，与第一实施例的差异在于：在半导体封装结构40中，应力补偿层106设置于重布线层结构100中，且位于电子组件104与重布线层结构100的线路层100a的周围。详细地说，在本实施例中，应力补偿层106位于电子组件104的下电极104b周围以及重布线层结构100的最下层的线路层100a的周围，但本发明不限于此。在其他实施例中，应力补偿层106也可位于电子组件104的上电极104a周围以及重布线层结构100的最上层的线路层100a的周围，或者应力补偿层106也可位于电子组件104与线路层100a的周围的其他位置。
[0044]
在本实施例中，由于重布线层结构100中设置有应力补偿层106，因此电子组件104中的介电层104c产生的应力可被应力补偿层106降低或抵消，因而可有效地避免半导封装结构40产生翘曲或卷曲。
[0045]
图5为依照本发明第五实施例的半导体封装结构所图示的剖面示意图。在本实施例中，与第一实施例相同的组件将以相同的组件符号表示，且不再对其进行说明。
[0046]
请参照图5，在本实施例中，与第一实施例的差异在于：在半导体封装结构50中，应力补偿层106设置于重布线层结构100中，且位于电子组件104与重布线层结构100的线路层100a下方。详细地说，在本实施例中，应力补偿层106覆盖电子组件104的下电极104b与最下层的线路层100a。
[0047]
此外，在本实施例中，应力补偿层106与下电极104b以及最下层的线路层100a接触，但本发明不限于此。在其他实施例中，应力补偿层106也可以与下电极104b以及最下层的线路层100a间隔一段距离。
[0048]
在本实施例中，由于重布线层结构100中设置有应力补偿层106，因此电子组件104中的介电层104c产生的应力可被应力补偿层106降低或抵消，因而可有效地避免半导封装结构50产生翘曲或卷曲。
[0049]
图6为依照本发明第六实施例的半导体封装结构所图示的剖面示意图。在本实施例中，与第一实施例相同的组件将以相同的组件符号表示，且不再对其进行说明。
[0050]
请参照图6，在本实施例中，与第五实施例的差异在于：在半导体封装结构60中，应力补偿层106设置于重布线层结构100中，且仅位于电子组件104下方。详细地说，在本实施例中，应力补偿层106直接设置为与电子组件104的下电极104b接触，且应力补偿层106和电子组件104中的介电层104c实质上具有相同的尺寸或具有相同的投影面积，亦即应力补偿层106是对应于介电层104c而设置。
[0051]
此外，在本实施例中，应力补偿层106与下电极104b接触，但本发明不限于此。在其他实施例中，应力补偿层106也可以与下电极104b间隔一段距离。
[0052]
在本实施例中，由于重布线层结构100中设置有应力补偿层106，因此电子组件104中的介电层104c产生的应力可被应力补偿层106降低或抵消，因而可有效地避免半导封装结构60产生翘曲或卷曲。
[0053]
在上述的各实施例中，应力补偿层106都设置于重布线层结构100中，以降低或抵消电子组件104中的介电层104c产生的应力，但本发明不限于此。在其他实施例中，应力补
偿层106也可设置于重布线层结构100的外部，且仍可具有降低或抵消电子组件104中的介电层104c产生的应力的效果，以下将对此作进一步说明。
[0054]
图7为依照本发明第七实施例的半导体封装结构所图示的剖面示意图。在本实施例中，与第一实施例相同的组件将以相同的组件符号表示，且不再对其进行说明。
[0055]
请参照图7，在本实施例中，与第一实施例的差异在于：在半导体封装结构70中，应力补偿层106设置于重布线层结构100上，且位于重布线层结构100的第一表面101a上。详细地说，在本实施例中，应力补偿层106设置于重布线层结构100的绝缘层100c与包封体103之间，且位于接垫110a与接垫110b的周围。
[0056]
在本实施例中，由于重布线层结构100的表面上设置有应力补偿层106，因此电子组件104中的介电层104c产生的应力可被应力补偿层106降低或抵消，因而可有效地避免半导封装结构70产生翘曲或卷曲。
[0057]
图8为依照本发明第八实施例的半导体封装结构所图示的剖面示意图。在本实施例中，与第一实施例相同的组件将以相同的组件符号表示，且不再对其进行说明。
[0058]
请参照图8，在本实施例中，与第七实施例的差异在于：在半导体封装结构80中，应力补偿层106设置于重布线层结构100上，且位于重布线层结构100的第二表面101b上。
[0059]
在本实施例中，由于重布线层结构100的表面上设置有应力补偿层106，因此电子组件104中的介电层104c产生的应力可被应力补偿层106降低或抵消，因而可有效地避免半导封装结构80产生翘曲或卷曲。
[0060]
此外，在另一实施例中，可如同第七实施例与第八实施例所述，于重布线层结构100的第一表面101a上以及第二表面101b上同时设置应力补偿层。如图13所示，重布线层结构100的第一表面101a上设置有应力补偿层106c，重布线层结构100的第二表面101b上设置有应力补偿层106d，且应力补偿层106c与应力补偿层106d的材料可彼此相同或不同。在应力补偿层106为多层结构的实施例中，介电层104c提供的第一应力介于50mpa至200mpa之间，各应力补偿层提供的合力为第二应力，第二应力介于50mpa至200mpa之间，且第一应力与第二应力之间的差不超过60mpa。
[0061]
在上述的各实施例中，电子组件104与重布线层结构100的线路层100a设置于实质上相同的水平高度上，但本发明不限于此。在其他实施例中，电子组件104与重布线层结构100的线路层100a可设置于不同的水平高度上，以下将对此作进一步说明。
[0062]
图9为依照本发明第九实施例的半导体封装结构所图示的剖面示意图。在本实施例中，与第一实施例相同的组件将以相同的组件符号表示，且不再对其进行说明。
[0063]
请参照图9，在本实施例中，与第八实施例的差异在于：在半导体封装结构90中，电子组件104设置于重布线层结构100的线路层100a的下方。此外，电子组件104的上电极104a通过最下层的触点100b而与最下层的线路层100a电连接。
[0064]
在本实施例中，由于重布线层结构100的第二表面101b上设置有应力补偿层106，因此电子组件104中的介电层104c产生的应力可被应力补偿层106降低或抵消，因而可有效地避免半导封装结构90产生翘曲或卷曲。
[0065]
图10为依照本发明第十实施例的半导体封装结构所图示的剖面示意图。在本实施例中，与第一实施例相同的组件将以相同的组件符号表示，且不再对其进行说明。
[0066]
请参照图10，在本实施例中，与第八实施例的差异在于：在半导体封装结构92中，
电子组件204设置于重布线层结构100中，且与芯片102电连接。电子组件204包括多个电极层204a以及夹设于这些电极层204a之间的介电层204b。电极层204a如同上电极104a与下电极104b，且介电层204b如同介电层104c，于此不再进行说明。此外，相邻的电极层204a之间经由导通孔205而电连接。也就是说，在本实施例中，电子组件204为由多个电极层204a所堆栈形成的电容器。此外，在本实施例中，电子组件204包括3层电极层204a与2层介电层204b，但本发明不限于此。在其他实施例中，电子组件可包括更多层电极层与更多层介电层。举例来说，在一些实施例中，电子组件204可包括4层电极层204a与3层介电层204b，甚至可包括21层电极层204a与20层介电层204b。
[0067]
在本实施例中，由于重布线层结构100的第二表面101b上设置有应力补偿层106，因此电子组件204中的介电层204b产生的应力可被应力补偿层106降低或抵消，因而可有效地避免半导封装结构92产生翘曲或卷曲。
[0068]
在上述的各实施例中，半导封装结构并未包括承载基板，但本发明不限于此。在其他实施例中，半导封装结构也可包括承载基板，以下将对此作进一步说明。
[0069]
图11为依照本发明第十一实施例的半导体封装结构所图示的剖面示意图。在本实施例中，与第一实施例相同的组件将以相同的组件符号表示，且不再对其进行说明。
[0070]
请参照图11，在本实施例中，与第一实施例的差异在于：半导体封装结构94包括承载基板112，且承载基板112设置于重布线层结构100的第二表面101b上。承载基板112可为介电基板，例如为聚酰亚胺(polyimide，pi)基板，其用以承载重布线层结构100、芯片102、包封体103等构件。
[0071]
此外，在上述各实施例中，也可视实际需求而在重布线层结构100的第二表面101b上设置承载基板112。另外，在第二表面101b上设置有应力补偿层106的实施例中，应力补偿层106则位于重布线层结构100的第二表面101b与承载基板112之间。
[0072]
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。