复合材料异质结的制备方法与流程

1.本发明涉及异质结制备技术领域，具体而言，涉及一种复合材料异质结的制备方法。


背景技术：

2.拓扑量子计算方案利用凝聚态体系中的非阿贝尔任意子“马约拉纳零模”(mzm
‑
majorana zero mode)进行编码，可以有效抵抗局域扰动，从而解决量子退相干与纠错的问题，具有内在的容错性。“超导
‑
半导体纳米线”混合体系是一种可以实现拓扑量子计算的理想材料体系，具有易于通过电学手段进行调控、易集成等优势。研究者通常认为“超导
‑
半导体纳米线”一维异质结中存在遵循非阿贝尔统计的“马约拉纳零模”，是一种可以实现拓扑量子计算的理想材料体系。如何稳定、批量并原位制备出高质量的“超导
‑
半导体纳米线”异质结及其网络结构将成为实现拓扑量子比特的关键。即需要在一段半导体纳米线上的部分区域覆盖超导材料，在极低温下通过强磁场及电场调控，半导体纳米线表面被超导材料覆盖的区域会变成拓扑超导区，其末端可以探测到“马约拉纳零模”，这是拓扑量子比特的基础载体。理想的马约拉纳量子器件要求半导体纳米线具有超高的晶体质量和量子输运性质，同时要求半导体纳米线与超导的界面非常干净。如何稳定、批量并原位制备出高质量的“超导
‑
半导体纳米线”异质结及其网络结构将成为实现拓扑量子比特的关键。
3.异质结由两层以上不同的材料薄膜依次沉积在同一衬底上形成，比如，由两种不同带隙宽度的半导体构成的半导体异质结广泛应用于现今的电子器件、发光器件、集成电路等领域。通过降低异质结的维度，并寻求不同于半导体的材料，比如，“超导材料
‑
半导体材料”异质结，“磁性材料
‑
半导体材料”异质结等结界面上还会存在很多新奇的物理现象。目前拓扑量子计算领域所需要的“超导
‑
半导体纳米线”一维异质结主要通过vls(vapor
‑
liquid
‑
solid mechanism)方法将半导体纳米线在衬底上垂直生长，然后在半导体纳米线上覆盖超导材料形成异质结。后续为了制备成马约拉纳器件，需要把长好的“超导
‑
半导体纳米线”异质结转移到另一片衬底上面内放置，再进行后续加工，效率和良品率均较低，大大限制了器件的拓展。而且在通过该方法生长的半导体纳米线上覆盖超导材料时，无法进行选区覆盖，往往整个半导体纳米线上均会被覆盖超导材料，在器件加工过程中需要对半导体纳米线上的超导区域进行刻蚀，加工方法较为复杂，同时在刻蚀过程中会在器件中引入杂质，破坏器件的量子输运性质。


技术实现要素：

4.基于此，本发明提供了一种复合材料异质结的制备方法，所述制备方法可以在衬底上准确选区、面内横向生长半导体纳米线，且能够在纳米线上的特定区域进行原位覆盖以形成异质结，无需刻蚀。
5.本发明提供了一种复合材料异质结的制备方法，包括以下步骤：
6.在衬底上镀掩模；
7.在所述掩模上甩预设厚度的hsq fox
‑
系列电子束光刻胶，并经电子束曝光显影后在所述掩模上形成光刻胶三维图形；
8.在所述掩模及所述光刻胶三维图形上甩正性电子束光刻胶，并经电子束曝光显影后在所述掩模上形成凹槽；
9.刻蚀除去所述凹槽中的掩模，并除去所述正性电子束光刻胶；
10.利用分子束外延技术在所述凹槽中的衬底上生长第一相材料，并使所述光刻胶三维图形相对第二相材料束流方向倾斜预设角度，以使得所述光刻胶三维图形的投影部分遮挡部分所述第一相材料，并在未遮挡部分原位生长第二相材料以形成异质结；
11.所述第一相材料为半导体纳米线。
12.可选地，如上述所述的复合材料异质结的制备方法，所述hsq fox
‑
系列电子束光刻胶为hsq fox
‑
15或hsq fox
‑
16；所述预设厚度为500nm～1000nm。
13.可选地，如上述所述的复合材料异质结的制备方法，所述凹槽的长为3μm～5μm，宽为0.05μm～0.3μm。
14.可选地，如上述所述的复合材料异质结的制备方法，所述预设角度为20
°
～70
°
。
15.可选地，如上述所述的复合材料异质结的制备方法，所述凹槽与所述光刻胶三维图形之间的距离为120nm～300nm。
16.可选地，如上述所述的复合材料异质结的制备方法，所述第二相材料为超导材料、半导体材料、磁性材料或金属单质。
17.可选地，如上述所述的复合材料异质结的制备方法，所述衬底为cdte、si、inp、gaas或srtio3。
18.可选地，如上述所述的复合材料异质结的制备方法，所述半导体纳米线为pbte半导体纳米线、inas半导体纳米线、insb半导体纳米线或(bi
x
sb1‑
x
)2te3(0≤x≤1)半导体纳米线。
19.可选地，如上述所述的复合材料异质结的制备方法，所述掩模为al2o3薄膜、sio2薄膜或hfo2薄膜。
20.可选地，如上述所述的复合材料异质结的制备方法，镀所述掩模的方法为磁控溅射、分子束外延、电子束蒸镀、热蒸镀或化学气相沉积。
21.本发明提供的复合材料异质结制备方法，通过在衬底上镀掩模并结合高分辨率的hsq fox
‑
系列电子束光刻胶及分子束外延技术实现了在任意衬底上直接选区、面内横向生长半导体纳米线，避免了对半导体纳米线进行转移，且半导体纳米线及其网络结构的尺寸、位置均可进行精确定位，从而形成低维异质结，可以直接进行后续微纳加工制作所需器件，不需要转移纳米线，提高了器件加工效率，且有利于大规模集成器件。而且本方法对不同的衬底均具有普适性。
22.另外，相较于传统的在整个半导体纳米线上覆盖第二相材料以形成异质结，后续再刻蚀异质结获得选区覆盖半导体纳米线的方法，本发明中借助hsq fox
‑
系列光刻胶形成光刻胶三维图形，并利用三维图形来定义第二相材料在半导体纳米线上的覆盖区域，从而实现了半导体纳米线上原位选区生长第二相材料形成异质结的目的，且无需再对异质结区域进行刻蚀，保证了半导体纳米线与异质结界面的清洁度，也简化了器件的制作流程。
附图说明
23.为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
24.图1为本发明一个实施例中制备复合材料异质结的工艺流程图；
25.图2为本发明一个实施例中制得的pbte
‑
pb异质结的扫描电子显微镜(sem)图；
26.图3为本发明另一个实施例中制备复合材料异质结的工艺流程图；
27.图4为本发明另一个实施例中制得的pbte
‑
pb异质结的扫描电子显微镜(sem)图。
28.图中：1
‑
衬底；2
‑
掩模层；3
‑
hsq fox
‑
系列电子束光刻胶层；31
‑
光刻胶三维图形；4
‑
正性电子束光刻胶层；41
‑
凹槽；5
‑
第一相材料；6
‑
第二相材料。
具体实施方式
29.现将详细地提供本发明实施方式的参考，其一个或多个实例描述于下文。提供每一实例作为解释而非限制本发明。实际上，对本领域技术人员而言，显而易见的是，可以对本发明进行多种修改和变化而不背离本发明的范围或精神。例如，作为一个实施方式的部分而说明或描述的特征可以用于另一实施方式中，来产生更进一步的实施方式。
30.因此，旨在本发明覆盖落入所附权利要求的范围及其等同范围中的此类修改和变化。本发明的其它对象、特征和方面公开于以下详细描述中或从中是显而易见的。本领域普通技术人员应理解本讨论仅是示例性实施方式的描述，而非意在限制本发明更广阔的方面。
31.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
32.术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
33.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本发明的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
34.除了在操作实施例中所示以外或另外表明之外，所有在说明书和权利要求中表示成分的量、物化性质等所使用的数字理解为在所有情况下通过术语“约”来调整。例如，因此，除非有相反的说明，否则上述说明书和所附权利要求书中列出的数值参数均是近似值，本领域的技术人员能够利用本文所公开的教导内容寻求获得的所需特性，适当改变这些近
似值。用端点表示的数值范围的使用包括该范围内的所有数字以及该范围内的任何范围，例如，1至5包括1、1.1、1.3、1.5、2、2.75、3、3.80、4和5等等。
35.术语“甩胶”是指将胶液均匀甩开，并平铺到材料表面，例如“在掩模上甩正性电子束光刻胶”是指将正性电子束光刻胶的胶液均匀甩开，并平铺在掩模上。
36.本发明提供了一种复合材料异质结的制备方法，包括以下步骤：
37.在衬底上镀掩模；
38.在掩模上甩预设厚度的hsq fox
‑
系列电子束光刻胶，并经电子束曝光显影后在掩模上形成光刻胶三维图形；
39.在掩模及光刻胶三维图形上甩正性电子束光刻胶，并经电子束曝光显影后在掩模上形成凹槽；
40.刻蚀除去凹槽中的掩模，并除去正性电子束光刻胶；
41.利用分子束外延技术在所述凹槽中的衬底上生长第一相材料，并使所述光刻胶三维图形相对第二相材料束流方向倾斜预设角度，以使得所述光刻胶三维图形的投影部分遮挡部分所述第一相材料，并在未遮挡部分原位生长第二相材料以形成异质结；
42.所述第一相材料为半导体纳米线。
43.在一些实施方式中，hsq fox
‑
系列电子束光刻胶为hsq fox
‑
15或hsq fox
‑
16；所述预设厚度为500nm～1000nm。优选的，hsq fox
‑
系列电子束光刻胶为hsq fox
‑
16。
44.在一些实施方式中，光刻胶三维图形的形状不做特别限制，以使特定选区的半导体纳米线上不会覆盖上第二相材料即可，在本发明中为了方便起见，光刻胶三维图形为长方体或正方体，优选为长方体。更优选的，光刻胶三维图形的长为1μm～5μm，宽为100nm～500nm。
45.在一些实施方式中，所述正性电子束光刻胶为本领域常用的正性电子束光刻胶，包括但不限于zep、pmma、s18xx系列g
‑
line、spr955系列i
‑
line、bci
‑
3511i
‑
line等。
46.在一些实施方式中，可以用有机溶剂或氧等离子体除去正性电子束光刻胶，所述有机溶剂可以为丙酮、二甲苯、n
‑
乙基吡咯烷酮、n
‑
甲基吡咯烷酮等。
47.在一些实施方式中，凹槽的长为3μm～5μm，宽为0.05μm～0.3μm，其中宽度还可以为0.1μm、0.15μm、0.2μm等。
48.在一些实施方式中，预设角度为20
°
～70
°
。
49.在一些实施方式中，凹槽与光刻胶三维图形之间的距离为120nm～300nm。
50.在一些实施方式中，半导体纳米线可以为任意一种半导体纳米线，例如可以为pbte半导体纳米线、inas半导体纳米线、insb半导体纳米线或(bi
x
sb1‑
x
)2te3(0≤x≤1)半导体纳米线。
51.在一些实施方式中，第二相材料可以为超导材料、半导体材料、磁性材料或金属单质。所述超导材料可以为pb超导材料、al超导材料、nb超导材料等，所述磁性材料可以为eus磁性材料或fe、co、ni及其合金等磁性材料。
52.在一些实施方式中，衬底的材质可以为本领域常用的任意材料，以能够精确生长半导体纳米线即可，包括但不限于半导体衬底、金属衬底、氧化物衬底，所述半导体衬底可以为cdte、si、inp、zns、gaas、gap、cds等；所述金属衬底可以为mo、ag等；所述氧化物衬底可以为srtio3、mno、cr2o3、fe3o4、cuo等。优选的，衬底为cdte、si、inp、gaas或srtio3。
53.在一些实施方式中，掩模可以根据所需生长的半导体纳米线材料进行选择性替换，以半导体纳米线材料无法附着其上为准，通常为氧化物薄膜，例如可以为al2o3薄膜、sio2薄膜或hfo2薄膜等。
54.在一些实施方式中，掩模的厚度可以为10nm～40nm。
55.本发明通过在衬底上镀不适于生长半导体纳米线的掩模，实现了半导体纳米线的选区生长。
56.在一些实施方式中，镀掩模的方法可以为本领域任意一种镀薄膜的方法，例如可以为磁控溅射、分子束外延、电子束蒸镀、热蒸镀或化学气相沉积。
57.在一些实施方式中，刻蚀掩模的方法根据掩模的性质选用常用的刻蚀方法即可，例如可以为干刻法或湿刻法，优选为湿刻法。比如，当掩模为al2o3薄膜时，可以选用常用于刻蚀铝的溶液，例如transene铝刻蚀液或质量浓度为25％的tmah溶液；当掩膜为sio2薄膜时，可以选用质量浓度为1％的hf溶液。
58.在一些实施方式中，利用分子束外延技术在凹槽中的衬底上生长半导体纳米线时，衬底温度为270℃～340℃，生长速度为0.2nm/min～0.8nm/min。
59.通过上述参数的调控可进一步保证半导体纳米线仅在凹槽中的衬底上生长，而在掩模区将不会附着半导体纳米线。
60.以下结合具体实施例对本发明的复合材料异质结的制备方法作进一步详细的说明。实施例中采用药物和仪器如非特别说明，均为本领域常规选择。实施例中未注明具体条件的实验方法，按照常规条件，例如文献、书本中所述的条件或者生产厂家推荐的方法实现。
61.实施例1
62.图1为本实施例中制备复合材料异质结的工艺流程图。本实施例中衬底1为cdte衬底，掩模层2为al2o3薄膜，hsq fox
‑
系列电子束光刻胶层3为hsq fox
‑
16电子束光刻胶层，正性电子束光刻胶层4为pmma光刻胶层，第一相材料5为pbte半导体纳米线，第二相材料6为pb超导材料。
63.具体步骤如下：
64.1)如图1中的(a)～(d)图所示，将cdte衬底清洗后，利用磁控溅射方法在cdte衬底上镀40nm的al2o3薄膜。随后将hsq fox
‑
16电子束光刻胶平铺于al2o3薄膜上形成700nm厚的光刻胶层，在选定区域经电子束曝光显影后形成长为3μm、宽为200nm、高为700nm的光刻胶三维图形31；
65.2)如图1中的(e)～(h)图所示，在步骤1)中所形成结构的al2o3薄膜面涂覆200nm厚的pmma正性电子束光刻胶层，并经电子束曝光显影后形成长为3μm、宽为100nm的凹槽41，以露出al2o3薄膜。凹槽41与光刻胶三维图形31错位平行，且相距200nm。然后将样品置于预热至50℃的transene铝刻蚀液中5s～8s，除去凹槽41中的al2o3薄膜，露出cdte衬底。随后用丙酮洗去pmma正性电子束光刻胶层；
66.3)如图1中的(i)～(k)图所示，利用分子束外延技术，控制cdte衬底温度为330℃，利用pbte分子源，在生长速率为0.4nm/min下，按照图(i)中所示的束流方向在凹槽41中生长pbte半导体纳米线。随后通入液氮，并将cdte衬底倾斜60
°
以在al2o3薄膜和部分pbte半导体纳米线原位生长覆盖pb超导材料，光刻胶三维图形31投影部分所遮挡的pbte半导体纳米
线上未覆盖pb超导材料。
67.观察图2可知，按照上述方法，借助光刻胶三维图形31可以实现选区生长pbte半导体纳米线，且部分pbte半导体纳米线(框线内)未被pb超导材料覆盖。观察另外一根pbte半导体纳米可知，未利用光刻胶三维图形31生长的pbte半导体纳米线则无法实现部分覆盖pb超导材料。
68.实施例2
69.本实施例与实施例1的制备方法基本相同，不同之处在于：光刻胶三维图形31与pbte半导体纳米的相对位置不同。
70.具体步骤如下：
71.1)如图3中的(a)～(d)图所示，将cdte衬底清洗后，利用磁控溅射方法在cdte衬底上镀40nm的al2o3薄膜。随后将hsq fox
‑
16电子束光刻胶平铺于al2o3薄膜上形成700nm厚的光刻胶层，在选定区域经电子束曝光显影后形成长为3μm、宽为200nm、高为700nm的光刻胶三维图形31；
72.2)如图3中的(e)～(h)图所示，在步骤1)中所形成结构的al2o3薄膜面涂覆200nm厚的pmma正性电子束光刻胶层，并经电子束曝光显影后形成长为3μm、宽为100nm的凹槽41，以露出al2o3薄膜。凹槽41与光刻胶三维图形31垂直，且相距200nm。然后将样品置于预热至50℃的transene铝刻蚀液中5s～8s，除去凹槽41中的al2o3薄膜，露出cdte衬底。随后用丙酮洗去pmma正性电子束光刻胶层；
73.3)如图3中的(i)～(k)图所示，利用分子束外延技术，控制cdte衬底温度为330℃，利用pbte分子源，在生长速率为0.4nm/min下，按照图(i)中所示的束流方向在凹槽41中生长pbte半导体纳米线。随后通入液氮，并将cdte衬底倾斜60
°
以在al2o3薄膜和部分pbte半导体纳米线原位生长覆盖pb超导材料，光刻胶三维图形31投影部分所遮挡的pbte半导体纳米线上未覆盖pb超导材料。
74.如图4所示，改变光刻胶三维图形31和pbte半导体纳米的相对位置(互相垂直)，在pbte半导体纳米的两端覆盖pb超导材料，中间部位(大小为200nm)被光刻胶三维图形31的投影遮挡而未覆盖pb超导材料，从而形成典型的约瑟夫森器件。
75.实施例3
76.本实施例中衬底1为si衬底，掩模层2为al2o3薄膜，hsq fox
‑
系列电子束光刻胶层3为hsq fox
‑
16电子束光刻胶层，正性电子束光刻胶层4为pmma光刻胶层，第一相材料5为insb半导体纳米线，第二相材料6为al超导材料。
77.具体步骤如下：
78.1)将si衬底清洗后，利用磁控溅射方法在si衬底上镀40nm的al2o3薄膜。随后将hsq fox
‑
16电子束光刻胶平铺于al2o3薄膜上形成700nm厚的光刻胶层，在选定区域经电子束曝光显影后形成长为3μm、宽为200nm、高为700nm的光刻胶三维图形31；
79.2)在步骤1)中所形成结构的al2o3薄膜面涂覆200nm厚的pmma正性电子束光刻胶层，并经电子束曝光显影后形成长为3μm、宽为100nm的凹槽41，以露出al2o3薄膜。凹槽41与光刻胶三维图形31错位平行，且相距200nm。然后将样品置于预热至50℃的transene铝刻蚀液中5s～8s，除去凹槽41中的al2o3薄膜露出si衬底。随后用丙酮洗去pmma正性电子束光刻胶层；
80.3)利用分子束外延技术，控制si衬底温度为400℃，控制sb2/in束流比为5，生长速率为0.8nm/min，按照图(i)中所示的束流方向在凹槽41中生长insb半导体纳米线。随后将si衬底倾斜60
°
以在al2o3薄膜和部分insb半导体纳米线原位生长覆盖al超导材料，光刻胶三维图形31投影部分所遮挡的insb半导体纳米线上未覆盖al超导材料。
81.实施例4
82.本实施例中衬底1为srtio3衬底，掩模层2为sio2薄膜，hsq fox
‑
系列电子束光刻胶层3为hsq fox
‑
16电子束光刻胶层，正性电子束光刻胶层4为pmma光刻胶层，第一相材料5为bi2te3半导体纳米线，第二相材料6为eus磁性材料。
83.具体步骤如下：
84.1)将srtio3衬底清洗后，利用磁控溅射方法在srtio3衬底上镀30nm的sio2薄膜。随后将hsq fox
‑
16电子束光刻胶平铺于sio2薄膜上形成800nm厚的光刻胶层，在选定区域经电子束曝光显影后形成长为3μm、宽为200nm、高为800nm的光刻胶三维图形31；
85.2)在步骤1)中所形成结构的sio2薄膜面涂覆100nm厚的pmma正性电子束光刻胶层，并经电子束曝光显影后形成长为3μm、宽为100nm的凹槽41，以露出sio2薄膜。凹槽41与光刻胶三维图形31错位平行，且相距200nm。然后将样品置于质量浓度为1％的hf溶液中除去凹槽41中的sio2薄膜，露出srtio3衬底。随后用丙酮洗去pmma正性电子束光刻胶层；
86.3)利用分子束外延技术，控制srtio3衬底温度为280℃，控制bi/te的束流比为1:5，生长速率为0.6nm/min，按照图(i)中所示的束流方向在凹槽41中生长bi2te3半导体纳米线。随后将srtio3衬底倾斜60
°
以在sio2薄膜和部分bi2te3半导体纳米线原位生长覆盖eus磁性材料，光刻胶三维图形31投影部分所遮挡的bi2te3半导体纳米线上未覆盖eus磁性材料。
87.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
88.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。