绝缘体上半导体结构的制造方法与流程

1.本发明涉及半导体器件制作技术领域，特别涉及一种绝缘体上半导体结构的制造方法。


背景技术：

2.绝缘体上半导体，例如绝缘体上硅(silicon-on-insulator，soi)、绝缘体上锗、绝缘体上硅锗等，均是具有独特的“底层半导体层/绝缘埋层/顶层半导体层”三层结构的半导体材料，它通过绝缘埋层(通常为二氧化硅sio2)实现了器件(形成在顶层半导体层中)和衬底(即底层半导体层)的全介质隔离，能够彻底消除了体硅等形成的cmos电路中的寄生闩锁效应，且基于绝缘体上半导体衬底制作的电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。因此，绝缘体上半导体衬底在微电子领域得到了广泛的使用。
3.然而，传统技术制造的绝缘体上半导体衬底存在顶层半导体层较厚且表面存在缺陷等问题，无法满足器件性能进一步提高的需求，因此亟待改进。


技术实现要素：

4.本发明的目的在于提供一种绝缘体上半导体结构的制造方法，能够使得绝缘体上半导体结构中的顶层硅的膜厚较薄，以满足高性能的器件的制造需求。
5.为解决上述技术问题，本发明提供一种绝缘体上半导体结构的制造方法，包括以下步骤：
6.提供第一离子浓掺杂的第一晶圆；
7.在所述第一晶圆的表面上形成第二离子轻掺杂的半导体层；
8.在所述半导体层的表面上形成第一氧化键合层；
9.提供第二晶圆，并在所述第二晶圆的表面上形成第二氧化键合层；
10.键合所述第一氧化键合层和所述第二氧化键合层，以将所述第一晶圆键合到所述第二硅晶圆上；
11.通过湿法刻蚀工艺去除所述第一晶圆，以暴露出所述半导体层，所述湿法刻蚀工艺对所述第一晶圆的湿法刻蚀速率大于对所述半导体层的湿法刻蚀速率。
12.可选地，在所述湿法刻蚀工艺中，所述第一晶圆与所述半导体层的湿法刻蚀选择比范围为：20～50。
13.可选地，所述湿法刻蚀工艺的刻蚀剂包括硝酸、氢氟酸和醋酸中的至少一种，溶液中硝酸、氢氟酸和醋酸的摩尔比为1:10:60～1:1:1，工艺温度室温25度为25℃～45℃度，刻蚀时间1分钟至10分钟。
14.可选地，所述第一离子浓掺杂和所述第二离子轻掺杂均为n型离子掺杂或均为p型离子掺杂，所述第一离子浓掺杂的浓度范围为5e 17cm-3
～5e 19cm-3
；所述第二离子轻掺杂的浓度范围为5e 14cm-3
～5e 16cm-3
。
15.可选地，所述第一晶圆的材料为单晶硅，所述半导体层为单晶硅，所述第二晶圆材料为单晶硅。
16.可选地，采用工艺温度低于600℃的气相沉积工艺形成所述第一氧化键合层和/或第二氧化键合层。
17.可选地，所述第二硅晶圆包括单晶硅层和位于所述单晶硅层和所述第二氧化键合层之间的微晶层。
18.可选地，所述微晶层包括多晶硅层、硅锗合金层和锗层中的至少一种。
19.可选地，所述第一氧化键合层和所述第二氧化键合层的材质均包括二氧化硅。
20.可选地，在键合所述第一氧化键合层和所述第二氧化键合层之后，对键合之后的整个结构进行退火加固，退火温度为300℃～1100℃，退火时间为30分钟～180分钟，退火气体包括氮气、氩气和氢气中的至少一种。
21.可选地，在将所述第一晶圆键合到所述第二硅晶圆上之后，且在通过湿法刻蚀工艺去除所述第一晶圆之前，先对所述第一晶圆背向所述第二晶圆的表面进行抛光减薄。
22.可选地，所述的制造方法，在去除所述第一晶圆并暴露出所述半导体层之后，还包括：测量所述半导体层的厚度，并根据所述测量结果，采用离子束对所述半导体层的整体表面或者局部表面进行离子反应处理，以对所述半导体层进一步表面修整。
23.可选地，所述离子束气体包含nf3、cf4、chf3、氧气、氮气和氩气中的至少一种，能量在5瓦～500瓦，单片晶圆处理时间1分钟～30分钟。
24.可选地，在去除所述第一晶圆并暴露出所述半导体层之后，且在对所述半导体层进一步表面修整之前，先对所述半导体层的表面进行化学机械抛光。
25.可选地，所述的制造方法，在去除所述第一晶圆并暴露出所述半导体层之后，还包括：通过表面氧化处理工艺和/或各向异性刻蚀工艺，去除所述表面晶圆层表面上的损伤。
26.可选地，所述表面氧化处理工艺的步骤包括：先对所述表面晶圆层进行氧化处理，以在所述表面晶圆层上形成再生氧化层，工艺温度为700℃～1100℃，再生氧化层的厚度100埃～500埃；然后，采用包括湿法刻蚀、干法刻蚀或者化学机械抛光中的至少一种工艺，去除所述再生氧化层。
27.可选地，所述各向异性刻蚀工艺的步骤包括：采用碱性溶液各向异性刻蚀所述表面晶圆层的表面，以去除所述表面晶圆层表面上的损伤层。
28.与现有技术相比，本发明的技术方案具有以下有益效果之一：
29.与现有技术相比，本发明的技术方案具有以下有益效果之一：
30.1、通过先在第一离子浓掺杂的第一硅晶圆上形成第二离子轻掺杂的半导体层，并在所述半导体层的表面上形成第一氧化键合层，在第二晶圆的表面上形成第二氧化键合层，进一步键合所述第一氧化键合层和所述第二氧化键合层，以将所述第一硅晶圆键合到所述第二硅晶圆上，之后通过湿法刻蚀工艺去除第一晶圆，以暴露出所述半导体层，进而形成绝缘体上半导体结构。工艺简单，易于执行，且所述湿法刻蚀工艺对所述第一晶圆的湿法刻蚀速率大于对所述半导体层的湿法刻蚀速率，使得第一硅晶圆为腐蚀增强层，能够快速去除且不会对半导体层造成不必要的损伤，以使得最终形成的绝缘体上半导体结构的顶层半导体层更薄、膜厚更均匀。
31.2、提供的第二硅晶圆的表面上的第二氧化键合层下设置有微晶层，该微晶层能够
在第二硅晶圆中形成富陷阱层(trap rich layer)，能够阻碍绝缘体上半导体结构中的自由载流子流动，降低绝缘体上半导体结构中的寄生现象，提高绝缘体上半导体结构的电学性能。
32.3、在去除所述第一硅晶圆并暴露出所述半导体层之后，还测量所述半导体层的厚度，并根据所述测量结果，采用离子束对所述半导体层的整体表面或局部表面进行离子轰击，来进一步对所述半导体进行表面修整，以使得绝缘体上半导体结构中的顶层半导体的厚度进一步减薄且膜厚均一性进一步提高。
33.4、在去除所述第一晶圆并暴露出所述半导体层之后，还对所述半导体层进行表面氧化处理或者各向异性刻蚀，以去除绝缘体上半导体结构中的顶层半导体层的表面损伤。
附图说明
34.图1是本发明具体实施例的绝缘体上半导体结构的制造方法流程图。
35.图2至图8是本发明具体实施例的绝缘体上半导体结构的制造方法中的器件剖面结构示意图。
36.其中的附图标记如下：
37.10-第一晶圆；11-半导体层；11a-顶层半导体层；12-第一氧化键合层；13-再生氧化层；20-第二晶圆；200-单晶硅层；201-微晶层；21-第二氧化键合层。
具体实施方式
38.以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中“和/或”的含义是二选一或者二者兼具。
39.请参考图1，本发明一实施例提供一种绝缘体上半导体结构的制造方法，包括以下步骤：
40.s1，提供第一离子浓掺杂的第一晶圆；
41.s2，在所述第一晶圆的表面上形成第二离子轻掺杂的半导体层；
42.s3，在所述半导体层的表面上形成第一氧化键合层；
43.s4，提供第二晶圆，并在所述第二晶圆的表面上形成第二氧化键合层；
44.s5，键合所述第一氧化键合层和所述第二氧化键合层，以将所述第一晶圆键合到所述第二硅晶圆上；
45.s6，通过湿法刻蚀工艺去除所述第一晶圆，以暴露出所述半导体层，所述湿法刻蚀工艺对所述第一晶圆的湿法刻蚀速率大于对所述半导体层的湿法刻蚀速率。
46.请参考图2，在步骤s1中，提供第一离子浓掺杂的第一晶圆10，第一晶圆10的基材材料可以是本领域技术任意所熟知的衬底材料，例如是硅、锗、锗硅等。本实施例中，第一晶圆10的基材为单晶硅，且整体上为第一离子浓掺杂的，第一离子浓掺杂的离子为n型或p型离子，其中n型离子包括磷、砷、锑等，p型离子包括硼、铟、镓等，其第一离子浓掺杂的浓度范围为5e 17cm-3
～5e 19cm-3
，例如为1e 18cm-3
。第一晶圆10的表面可以是经过机械抛光的，其厚度例如是10微米～80微米。
47.请继续参考图2，在步骤s2中，可以采用分子束外延(mbe)、化学气相沉积(cvd)或液相沉积(lpe)等外延生长工艺，在第一晶圆10的表面上形成半导体层11，此时半导体层11的厚度可以略高于待形成的绝缘体上半导体结构所要求的顶层半导体层的厚度，例如为200埃～80微米。可选地，可以在半导体层11的外延生长过程中掺入n型离子或p型离子，并进一步退火，以形成第二离子轻掺杂的半导体层11，也可以在半导体层11外延生长结束后向半导体层11中注入n型离子或p型离子，并进一步退火，来形成第二离子轻掺杂的半导体层11。其中，第二离子轻掺杂的浓度范围为5e 14cm-3
～5e 16cm-3
。本步骤中，利用外延生长工艺来形成半导体层11，可以精确控制半导体层11的厚度，进而最终能形成符合要求的绝缘体上半导体结构。此外，半导体层11的主体材质决定了待形成的绝缘体上半导体结构的顶层半导体层的材质，例如，当半导体层11的主体材质为单晶硅时，本实施例制作的绝缘体上半导体结构即为绝缘体上硅结构，当半导体层11的主体材质为锗时，本实施例制作的绝缘体上半导体结构即为绝缘体上锗结构，当半导体层11的主体材质为硅锗时，本实施例制作的绝缘体上半导体结构即为绝缘体上硅锗结构。
48.可选地，可以进一步对第二离子轻掺杂的半导体层11进行表面抛光，以使其膜厚均一性满足要求，且抛光后的半导体层11厚度例如为200埃～80微米。作为一种示例，抛光后的半导体层11的厚度是5微米～20微米，更厚的半导体层11有利于防止机械减薄时将半导体层11全部磨掉。
49.可选地，半导体层11和第一晶圆10的离子掺杂类型相同，即均为n型离子掺杂或均为p型离子掺杂，由此可以提高外延生长半导体层11的效率，且可以防止半导体层11和第一晶圆10中的掺杂离子相互扩散而影响两者在后续步骤s6中的刻蚀选择比，有利于使得步骤s6中湿法刻蚀工艺能很好地停止在半导体层的表面，进而最终能保证形成的绝缘体上半导体结构中的顶层半导体层的性能。
50.请参考图3，在步骤s3中，可以采用工艺温度低于600℃的原子层沉积工艺、化学气相沉积工艺，在半导体层11的表面上形成第一氧化键合层12。形成第一氧化键合层12的工艺温度控制在600℃以下，可以避免第一晶圆10中的离子扩散到半导体层11中，影响半导体层11和第一晶圆10的掺杂离子分布，使得半导体层11和第一晶圆10的界面变得模糊，进而降低半导体层11和第一晶圆10在后续步骤s6中的刻蚀选择比，导致步骤s6中湿法刻蚀工艺不能很好地停止在半导体层的表面，进而最终影响形成的绝缘体上半导体结构中的顶层半导体层的性能。第一氧化键合层12的材质可以包括二氧化硅和氮氧化硅中的至少一种。第一氧化键合层12的厚度是2000埃～5000埃，厚度太薄，不能提供足够的键合相融界面；而厚度太厚的话，键合强度会有不同程度的降低。
51.请参考图4，在步骤s4中，首先，提供第二硅晶圆20，所述第二硅晶圆20可以是本领域技术人员所熟知的任意合适的基底材料，例如单晶硅、锗、硅锗等。本实施例中，第二硅晶圆20包括位于底部的单晶硅层200以及位于单晶硅层200表面上的微晶层201，其中微晶层201可以包括多晶硅层、硅锗合金层、金属硅化物、金属锗化物和锗层中的至少一种。该微晶层201的晶粒大小为1纳米～10微米，该微晶层201能够在第二硅晶圆20中形成富陷阱层(trap rich layer)，由此能够阻碍后续形成的绝缘体上半导体结构中的自由载流子流动，降低绝缘体上半导体结构中的寄生现象，提高绝缘体上半导体结构的电学性能。微晶层201的厚度是1微米～5微米，其形成工艺例如低压化学气相沉积的多晶硅工艺或者离子注入工
艺。微晶层厚度需要控制在1微米以上，是为了有足够多陷阱(trap)能力，而超过5微米厚度的多晶硅在制造工艺的稳定性和良率上存在问题。
52.请继续参考图4，在步骤s4中，继续采用热氧化工艺或者化学气相沉积工艺等工艺，在微晶层201的表面上形成第二氧化键合层21，第二氧化键合层21的材质可以包括二氧化硅和氮氧化硅中的至少一种。第二氧化键合层21的厚度是2000埃～5000埃。厚度太薄，不能提供足够的键合相融界面；而厚度太厚的话，键合强度会有不同程度的降低。
53.需要说明的是，步骤s4可以在步骤s3之后进行，也可以在步骤s1之后且在步骤s3之前进行，还可以和步骤s3同时进行，又可以先于步骤s1进行。可选地，在步骤s2之后，将表面上形成有半导体层11的第一晶圆10和第二晶圆20放入同一个沉积工艺设备中，来采用相同的工艺条件，同时形成第一氧化键合层12和第二氧化键合层21，由此简化工艺，提高效率，即此时步骤s4和步骤s3同步进行，由此形成的第一氧化键合层12和第二氧化键合层21的厚度和性能基本一致，有利于提高步骤s5中的键合性能。
54.请参考图5，在步骤s5中，通过晶圆键合工艺将第一氧化键合层12与第二氧化键合层21键合在一起，并进行退火加固，以使得第一晶圆10连同半导体层11可靠地键合到第二硅晶圆20上。
55.需要说明的是，本步骤中，退火温度太高会导致第一晶圆10和半导体层11之间发生离子再分布，而温度太低，不足以使得第一氧化键合层12与第二氧化键合层21可靠地键合在一起。而且退火温度太高、退火时间太长，会导致半导体层11中的离子掺杂的纵向扩散，对离子扩散深度控制带来影响，严重时会导致最终形成的绝缘体上半导体结构的顶层半导体层的厚度不可控。另一方面，本步骤中的退火工艺还能进一步把半导体层11中的不均匀掺杂带“抹平”，形成一个均匀的离子掺杂层，有利于后续的步骤s6中去除第一晶圆10且有利于控制剩余的半导体层11的厚度。所以选择一个合适的退火温度和退火时间是比较关键的。可选地，退火温度为300℃～1100℃，退火时间为30分钟～180分钟，退火气体包括氦(he)、氖(ne)、氩(ar)、氪(kr)、氙(xe)、氮气(n2)等中的至少一种惰性气体。作为一种示例，退火温度可以为300℃～500℃，退火时间为30分钟～150分钟。
56.此外，本步骤中，第一氧化键合层12与第二氧化键合层21可采用气相沉积工艺形成，相对热氧化工艺形成的氧化层的致密性低，能够在较低的退火温度下进行原子扩散，进而使得键合结合力较高。
57.请参考图5和图6，在步骤s6中，首先可以采用精细化学机械抛光(cmp)工艺将第一晶圆10减薄，直至减薄到合适厚度，例如减薄到70微米，该精细化学机械工艺能够提高第一晶圆10整体的去除效率，且能为后续选择性湿法刻蚀工艺提供良好的工艺表面；然后，采用第一晶圆10相对半导体层11具有高刻蚀选择比的选择性湿法刻蚀工艺，刻蚀去除第一晶圆10，以裸露出半导体层11。本步骤中，在湿法刻蚀第一晶圆10之前先对第一晶圆10进行背面减薄，能够缩短去除第一晶圆10的整体工艺时间。在选择性湿法刻蚀工艺中，第一晶圆10和半导体层11中的离子掺杂浓度不同，因此两层材料能够具有相对较高刻蚀选择比，湿法刻蚀选择比范围例如为20～50，使得所述湿法刻蚀工艺对所述第一晶圆的湿法刻蚀速率大于对所述半导体层的湿法刻蚀速率，第一晶圆10能够较容易地被去除，且刻蚀能够停止在半导体层11的表面上，而不会对半导体层11造成严重的损伤。作为一种示例，所采用的刻蚀剂包括硝酸、氢氟酸和醋酸中的至少一种，例如为硝酸、氢氟酸和醋酸的混合溶液，溶液中硝
酸、氢氟酸和醋酸的摩尔比为1:10:60～1:1:1，具体可以是15：25：60，工艺温度为25℃～45℃，刻蚀时间1分钟～10分钟。此种混合溶液对高浓度掺杂p si的蚀刻率很快(大于10微米/分钟)，对低浓度掺杂p-si的蚀刻率很低(小于0.01微米/分钟)，从而在刻蚀到半导体层11时，实现了刻蚀反应自停止。
58.可选地，在去除第一晶圆10之后，进一步通过精细化学机械抛光工艺，对半导体层11进行表面抛光，以去除选择性湿法刻蚀工艺后在半导体层11上的残留物，并进一步对半导体层11进行厚度减薄。
59.进一步，在去除第一晶圆10之后且在对半导体层11进一步抛光减薄之后，测量半导体层11的厚度，并根据所述测量结果对所述半导体层11进一步表面修整(trimming)，以使得半导体层11的厚度继续减薄且膜厚均一性进一步提高。该厚度测量和表面修整的过程可以多次循环执行，直至所述半导体层11的整体厚度和均一性均满足要求。可选地，根据所述测量结果，采用“离子束表面处理机”对所述半导体层11的整体表面或者局部表面进行离子反应处理，以对所述半导体层11进一步表面修整，离子束气体包含nf3、cf4、chf3、氧气(o2)、氮气(n2)、氩气(ar)等中的至少一种，能量范围在5瓦～500瓦，单片晶圆处理时间1分钟～30分钟，根据实际要求调整能量大小和处理时间长短。采用离子束对半导体层11进行表面修整的工艺，相对现有的精细化学机械抛光，精度更高，因此能够控制剩余的半导体层11(即绝缘体上硅结构的顶层硅)更薄，膜厚更均匀。
60.至此，请参考图6和图8，形成了绝缘体上半导体结构及其顶层半导体层11a，其中，第二硅晶圆20为绝缘体上半导体结构的底层半导体层，第二氧化键合层21和第一氧化键合层12为绝缘体上半导体结构的绝缘埋层，表面修整后的半导体层11为绝缘体上半导体结构的顶层半导体层11a。该绝缘体上半导体结构的顶层半导体层11a的厚度可达～10μm。
61.可选地，请参考图7和图8，在采用离子束对所述半导体层11表面修整之后，进一步通过表面氧化处理工艺和/或各向异性刻蚀工艺，去除和修复所述半导体层11的表面损伤。一种去除和修复所述半导体层11的表面损伤的示例方法是，先对半导体层11的表面进行高温氧化处理，工艺温度为700℃～1100℃，以在所述半导体层11上形成再生氧化层13，再生氧化层13的厚度50埃～500埃。使用高温氧化的条件除了生长再生氧化层外，可以对键合界面同时进行加固，氧化厚度考虑到了表面损伤层的深度。然后再采用包括湿法刻蚀、干法刻蚀或者精细化学机械抛光中的至少一种工艺，去除所述再生氧化层13。另一种去除和修复所述半导体层11的表面损伤的示例方法是，使用四甲基氢氧化铵tmah等碱性溶液对半导体层11的表面进行各向异性刻蚀，刻蚀时间15秒到2分钟，刻蚀温度常温，例如为25℃～45℃，以去除和修复半导体层11的表面损伤。碱性溶液对硅各向异性刻蚀的特点使晶圆表面形成按晶向分布的规则晶面，从而在去除表面损伤层后得到较完美的晶圆表面。
62.可选地，在去除所述第一晶圆10并暴露出所述半导体层11之后，还包括：采用去离子水等清洗液，对所述半导体层11进行湿法清洗，以去除表面污染。
63.综上所述，本发明的技术方案，通过在第一离子浓掺杂的第一晶圆上形成第二离子轻掺杂的半导体层，并在所述半导体层的表面上形成第一氧化键合层，在第二晶圆的表面上形成第二氧化键合层，进一步键合所述第一氧化键合层和所述第二氧化键合层，以将所述第一晶圆键合到所述第二硅晶圆上，之后通过刻蚀工艺去除第一晶圆，以暴露出所述半导体层，进而形成绝缘体上半导体结构。工艺简单，易于执行，且可以利用半导体层来精
确定义待形成的绝缘体上半导体结构的顶层硅的厚度，使得绝缘体上半导体结构中的顶层半导体层的膜厚较薄，满足高性能的器件的制造需求，又可以利用第一晶圆和半导体层之间的高刻蚀选择比，来刻蚀去除第一晶圆，并避免去除第一晶圆的工艺对绝缘体上半导体结构中的顶层半导体层产生严重损伤。
64.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。