存储器装置和包括存储器装置的存储系统的制作方法

存储器装置和包括存储器装置的存储系统
1.于2020年6月17日在韩国知识产权局提交且名称为“存储器装置和包括存储器装置的系统”的第10
‑
2020
‑
0073654号韩国专利申请通过引用全部包含于此。
技术领域
2.实施例涉及存储器装置和包括该存储器装置的系统。


背景技术：

3.随着对半导体装置的高性能、高速度和/或多功能性的需求提高，存储器装置的集成度增大。为了增大存储器装置的集成度，已经提出了沿竖直方向沉积栅极的方法，而替代在二维平面上沉积栅极。


技术实现要素：

4.根据示例实施例，存储器装置包括：下结构；堆叠结构，包括沿竖直方向交替地堆叠在下结构上的水平层和层间绝缘层；垂直结构，沿竖直方向穿透堆叠结构；接触结构，设置在垂直结构上；以及导电线，设置在接触结构上。水平层中的每个包括栅电极，垂直结构包括：核心区；垫图案，包括垫金属图案，位于核心区上；介电结构，包括面对核心区的侧表面的第一部分和面对垫金属图案的侧表面的至少一部分的第二部分；以及沟道层，位于介电结构与核心区之间，并且介电结构包括数据存储层。
5.根据示例实施例，存储器装置包括：下结构；堆叠结构，位于下结构上，堆叠结构包括栅极层和层间绝缘层以及栅极垫，栅极层和层间绝缘层沿竖直方向交替地堆叠，栅极垫从栅极层延伸并布置成台阶形状；第一垂直结构，沿与下结构的上表面垂直的竖直方向穿透堆叠结构；第一接触结构，位于第一垂直结构上；栅极接触结构，位于栅极垫上；外围接触结构，与栅极层间隔开；导电线，位于第一接触结构上；以及栅极连接布线，位于栅极接触结构上。第一接触结构包括：第一下接触插塞，接触第一垂直结构；以及第一上接触插塞，设置在第一下接触插塞上，并且接触第一下接触插塞。第一垂直结构包括：核心区；介电结构，包括数据存储层，位于核心区的侧表面上；垫金属图案，位于核心区上；以及半导体层，面对垫金属图案的侧表面的至少一部分。
6.根据示例实施例，存储系统包括：存储器装置；以及控制器装置，电连接到存储器装置。存储器装置包括：下结构；堆叠结构，位于下结构上，堆叠结构包括栅极层和层间绝缘层以及栅极垫，栅极层和层间绝缘层沿竖直方向交替地堆叠，栅极垫从栅极层延伸并布置成台阶形状；垂直结构，沿与下结构的上表面垂直的竖直方向穿透堆叠结构；第一接触结构，位于垂直结构上；栅极接触结构，位于栅极垫上；第二接触结构，与栅极层和垂直结构间隔开；导电线，位于第一接触结构上；栅极连接布线，位于栅极接触结构上；以及外围连接布线，位于第二接触结构上。第一接触结构包括：第一下接触插塞，接触垂直结构的垫图案；第一上接触插塞，设置在第一下接触插塞上，并且接触第一下接触插塞。垂直结构包括：核心区；介电结构，包括数据存储层，位于核心区的侧表面上；垫金属图案，位于核心区上；以及
半导体层，面对垫金属图案的侧表面的至少一部分。
附图说明
7.通过参照附图详细地描述示例性实施例，特性对本领域技术人员而言将变得清楚，在附图中：
8.图1是根据示例实施例的包括存储器装置的系统的示意图；
9.图2a和图2b是示出根据示例实施例的存储器装置的剖视图；
10.图2c和图3是图2b的局部放大剖视图；
11.图4是图3的局部放大剖视图；
12.图5是示出根据示例实施例的存储器装置的一部分的平面图；
13.图6是示出根据示例实施例的存储器装置的修改示例的局部放大剖视图；
14.图7a至图7e是示出根据示例实施例的存储器装置的修改示例的局部放大剖视图；
15.图8是示出根据示例实施例的存储器装置的修改示例的局部放大剖视图；
16.图9是示出根据示例实施例的存储器装置的剖视图；
17.图10a至图13b是示出形成根据示例实施例的存储器装置的方法的示例的剖视图；以及
18.图14a至图15b是示出形成根据示例实施例的存储器装置的方法的另一示例的剖视图。
具体实施方式
19.图1是根据示例实施例的包括存储器装置的系统的示意图。
20.参照图1，在示例实施例中，系统1可以包括根据示例实施例的存储器装置10以及通过连接结构70电连接到存储器装置10的控制器装置60。系统1可以是数据存储系统。在示例中，连接结构70可以是例如印刷电路板或其上安装有多个封装件的板。
21.在示例中，存储器装置10可以是非易失性存储器装置。例如，存储器装置10可以是nand闪存装置，但实施例不限于此。例如，存储器装置10可以是利用电阻的变化来存储信息的可变电阻存储器装置。
22.在示例中，存储器装置10可以是系统1的以半导体封装件的形式形成的组件。存储器装置10可以是单个半导体芯片或包括堆叠的半导体芯片的半导体封装件。在这种情况下，堆叠的半导体芯片中的每个可以是非易失性存储器装置，例如，nand闪存装置。
23.在示例中，控制器装置60可以形成为与以半导体封装件的形式形成的存储器装置10间隔开的另一半导体封装件。在另一示例中，控制器装置60可以与存储器装置10一起被包括在单个半导体封装件中。
24.在示例中，控制器装置60可以电连接到存储器装置10，以控制存储器装置10的操作。例如，控制器装置60可以与存储器装置10交换命令和/或数据。
25.在示例中，系统1可以是数据存储装置，例如，固态驱动器(ssd)。在另一示例中，系统1可以是包括存储装置和显示装置的电子装置。
26.存储器装置10可以包括位线bl、共源极线csl、字线wl、上栅极线ul1和ul2、下栅极线ll1和ll2以及位于位线bl与共源极线csl之间的单元串cstr。单元串cstr可以包括与共
源极线csl相邻的一个或更多个下晶体管lt1和lt2、与位线bl相邻的一个或更多个上晶体管ut1和ut2以及设置在一个或更多个下晶体管lt1和lt2与一个或更多个上晶体管ut1和ut2之间的多个存储器单元晶体管mct。
27.一个或更多个下晶体管lt1和lt2、多个存储器单元晶体管mct以及一个或更多个上晶体管ut1和ut2可以串联连接。在示例中，一个或更多个上晶体管ut1和ut2可以包括串选择晶体管，一个或更多个下晶体管lt1和lt2可以包括地选择晶体管。
28.在示例中，一个或多个下晶体管lt1和lt2可以设置为多个，多个下晶体管lt1和lt2可以包括串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。地选择晶体管lt2可以设置在下擦除控制晶体管lt1上。
29.在示例中，一个或更多个上晶体管ut1和ut2可以设置为多个，多个上晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。上擦除控制晶体管ut2可以设置在串选择晶体管ut1上。
30.下栅极线ll1和ll2可以包括第一下栅极线ll1和第二下栅极线ll2，上栅极线ul1和ul2可以包括第一上栅极线ul1和第二上栅极线ul2。第一下栅极线ll1可以连接到下擦除控制晶体管lt1的栅电极，第二下栅极线ll2可以连接到地选择晶体管lt2的栅电极。字线wl可以连接到存储器单元晶体管mct的栅电极，第一上栅极线ul1可以连接到串选择晶体管ut1的栅电极，第二上栅极线ul2可以连接到上擦除控制晶体管ut2的栅电极。
31.擦除存储在存储器单元晶体管mct中的数据的擦除操作可以利用发生在下擦除控制晶体管lt1和上擦除控制晶体管ut2中的栅极感应漏极泄漏(gidl)现象。例如，由下擦除控制晶体管lt1和上擦除控制晶体管ut2中的gidl现象产生的空穴被注入到存储器单元晶体管mct的沟道中，存储器单元晶体管mct的数据可以被注入到存储器单元晶体管mct的沟道中的空穴擦除。例如，注入到存储器单元晶体管mct的沟道中的空穴可以使存储器单元晶体管mct的数据存储层中所捕获的电子能够逃逸到存储器单元晶体管mct的沟道。
32.在存储器装置10中，可以布置多个单元串cstr。其中布置有多个单元串cstr的区域可以被限定为存储器单元阵列区20。在存储器装置10中，多个单元串cstr可以电连接到一条位线bl，并且如以上描述的电连接到多个单元串cstr的位线bl可以设置为多条。
33.存储器装置10还可以包括外围电路区40。外围电路区40的外围电路可以包括行解码器46、页缓冲器42和列解码器44。
34.字线wl、上栅极线ul1和ul2以及下栅极线ll1和ll2可以从存储器单元阵列区20延伸到与存储器单元阵列区20相邻的栅极连接区30，并且可以包括以台阶形状布置在栅极连接区30中的栅极垫(pad，或者称为“焊盘”或“焊垫”)。存储器单元晶体管mct可以通过字线wl、上栅极线ul1和ul2以及下栅极线ll1和ll2电连接到行解码器46，并且可以通过位线bl连接到页缓冲器42和列解码器44。
35.连接结构70可以通过连接到存储器装置10中的外围电路区40的连接线55电连接到存储器装置10。
36.接下来，将参照图2a至图2c更详细地描述根据示例实施例的存储器装置10。图2a示出了参照图1描述的存储器装置10中的存储器单元阵列区20的一部分的沿y方向切割的剖面结构。图2b是参照图1描述的存储器装置10中的栅极连接区30及存储器单元阵列区20的一部分的沿与y方向垂直的x方向的剖视图。图2c是图2b中的部分
‘
a’的放大图。
37.首先，参照图1和图2a，将描述参照图1描述的存储器装置10中的存储器单元阵列区20的一部分的沿y方向切割的剖面结构。
38.参照图1和图2a，存储器装置10可以包括下结构102、位于下结构102上的堆叠结构130s、穿透堆叠结构130s的垂直结构142以及位于垂直结构142上的导电线196a。在示例中，导电线196a可以是参照图1描述的位线bl。
39.下结构102可以包括基底104、位于基底104上的外围电路108、覆盖外围电路108的下绝缘层110、设置在下绝缘层110上并具有第一开口115a的图案结构112以及填充第一开口115a的第一间隙填充绝缘层127g1。
40.基底104可以是可以由半导体材料(例如，硅等)形成的半导体基底。外围电路108可以包括参照图1描述的行解码器46、页缓冲器42和列解码器44。外围电路108可以包括包含外围栅极108g和外围源极/漏极108s的外围晶体管以及外围布线108w。外围布线108w可以包括外围垫，例如，第一外围垫108p1。
41.外围栅极108g可以形成在由形成在基底104中的器件隔离层106s限定的有源区106a上。外围源极/漏极108s可以在有源区106a中形成在外围栅极108g的两侧上。下绝缘层110可以覆盖外围电路108。
42.图案结构112可以包括图案层115。图案层115可以是硅层。图案层115的至少一部分可以是具有n型导电性的硅层。
43.在示例中，图案结构112可以包括水平连接层118，水平连接层118可以设置在图案层115上以接触图案层115。在示例中，水平连接层118可以包括下水平连接层122和上水平连接层124，上水平连接层124可以设置在下水平连接层122上以接触下水平连接层122。
44.下水平连接层122和上水平连接层124中的至少一个可以包括掺杂的硅层。例如，下水平连接层122和上水平连接层124可以包括具有n型导电性的硅层。在另一示例中，掺杂的硅层可以用掺杂的锗层或掺杂的硅锗层代替。
45.堆叠结构130s可以包括交替地且重复地堆叠在下结构102上的水平层137和层间绝缘层133。在水平层137和层间绝缘层133之中，最下面的层和最上面的层可以是层间绝缘层。层间绝缘层133之中的最上面的层间绝缘层133u可以具有比其他层间绝缘层中的每个的厚度大的厚度。层间绝缘层133可以由例如氧化硅形成。
46.垂直结构142可以设置在沿竖直方向z穿透堆叠结构130s的沟道孔140(图3)中。竖直方向z可以是与下结构102的上表面垂直的方向。
47.垂直结构142中的每个可以包括介电结构144、沟道层153、核心区156和垫图案160。垫图案160可以设置在核心区156上。沟道层153的至少一部分可以设置在核心区156的侧表面和垫图案160的侧表面上。介电结构144可以覆盖沟道层153的外侧表面和底表面。在示例中，垂直结构142可以穿透堆叠结构130s并且向下延伸以穿透水平连接层118并延伸到图案层115中。
48.在示例中，沟道层153还可以包括覆盖核心区156的底表面的部分，介电结构144可以包括覆盖沟道层153的底表面的部分。在示例中，水平连接层118的下水平连接层122可以穿透介电结构144并且可以接触沟道层153，介电结构144的一部分和下水平连接层122的延伸的部分可以置于上水平连接层124与沟道层153之间。
49.在示例中，存储器装置10还可以包括顺序地堆叠在堆叠结构130s上的第一上绝缘
层173、第二上绝缘层180和第三上绝缘层186。在示例中，存储器装置10还可以包括穿透第一上绝缘层173、堆叠结构130s和水平连接层118的沟槽176(图11a)以及位于沟槽176内的分隔结构178。
50.在示例中，分隔结构178可以包括第一分隔图案178_1和第二分隔图案178_2。第一分隔图案178_1可以设置在第二分隔图案178_2的侧表面上。
51.在示例中，第一分隔图案178_1和第二分隔图案178_2可以由绝缘材料形成。在另一示例中，第一分隔图案178_1可以由绝缘材料形成，第二分隔图案178_2可以包括导电材料(例如，掺杂的多晶硅、金属氮化物、金属半导体化合物、金属等)。
52.在示例中，存储器装置10还可以包括限定在堆叠结构130s的部分区域中的第一绝缘区130i_1。第一绝缘区130i_1可以与第一间隙填充绝缘层127g1叠置。
53.在示例中，第一绝缘区130i_1可以包括绝缘层136a和绝缘部133i，绝缘层136a位于与堆叠结构130s的水平层137的高度水平基本相同的高度水平处，绝缘部133i沿竖直方向z与绝缘层136a相邻并从层间绝缘层133延伸。在另一示例中，第一绝缘区130i_1也可以由柱状绝缘图案形成。
54.在示例中，存储器装置10还可以包括位线接触结构192a和第一外围接触结构192b。位线接触结构192a中的每个可以包括下位线接触插塞184a和上位线接触插塞188a。第一外围接触结构192b可以包括第一外围下接触插塞184b和第一外围上接触插塞188b。
55.在位线接触结构192a中的每个中，下位线接触插塞184a穿透第一上绝缘层173和第二上绝缘层180并且可以分别电连接到垂直结构142，上位线接触插塞188a可以穿透第三上绝缘层186并且可以电连接到下位线接触插塞184a。
56.第一外围下接触插塞184b在穿透第一上绝缘层173和第二上绝缘层180、第一绝缘区130i_1以及第一间隙填充绝缘层127g1的同时延伸到下绝缘层110中，并且可以电连接到外围布线108w的第一外围垫108p1。第一外围上接触插塞188b可以穿透第三上绝缘层186，并且可以电连接到第一外围下接触插塞184b。可以作为位线(图1的bl)的导电线196a可以电连接到位线接触结构192a和第一外围接触结构192b。
57.接下来，参照图1、图2b和图2c，将描述参照图1描述的存储器装置10中的存储器单元阵列区20的一部分及栅极连接区30的沿x方向切割的剖面结构。
58.参照图1、图2b和图2c，在示例中，水平连接层118还可以包括中间结构120。中间结构120可以包括顺序地堆叠的第一层120a1、第二层120a2和第三层120a3。第一层120a1和第三层120a3可以包括例如氧化硅。第二层120a2可以包括例如氮化硅或氧化硅。上水平连接层124可以覆盖下水平连接层122和中间结构120。
59.在示例中，在存储器单元阵列区20与栅极连接区30之间的边界区中，中间结构120和下水平连接层122可以彼此间隔开。在彼此间隔开的中间结构120和下水平连接层122之间，上水平连接层124可以接触图案层115。
60.在示例中，中间结构120可以包括在不与堆叠结构130s叠置的区域中彼此间隔开的部分，并且在中间结构120的彼此间隔开的部分之间以及在彼此间隔开的中间结构120和下水平连接层122之间，上水平连接层124可以接触图案层115。
61.在示例中，图案结构112可以具有第二开口115b。在示例中，存储器装置10还可以包括填充第二开口115b的第二间隙填充绝缘层127g2以及位于图案结构112的外侧表面上
的中间绝缘层127。
62.堆叠结构130s可以从存储器单元阵列区20延伸到栅极连接区30中。在堆叠结构130s中，水平层137和层间绝缘层133可以从存储器单元阵列区20延伸到栅极连接区30中。在栅极连接区30中，堆叠结构130s可以包括以台阶形状布置在栅极连接区30中的栅极垫gp。其中布置有栅极垫gp的台阶形状不限于图2b中示出的形状，并且可以被修改为各种形状。
63.在示例中，存储器装置10还可以包括覆盖绝缘层139，覆盖绝缘层139具有与最上面的层间绝缘层133u的上表面基本共面的上表面。覆盖绝缘层139可以由例如氧化硅形成。参照图2a描述的第一上绝缘层173、第二上绝缘层180和第三上绝缘层186可以顺序地堆叠在堆叠结构130s和覆盖绝缘层139上。
64.在示例中，存储器装置10还可以包括限定在堆叠结构130s的部分区域中的第二绝缘区130i_2。第二绝缘区130i_2可以与第二间隙填充绝缘层127g2叠置。
65.在示例中，第二绝缘区130i_2包括绝缘层136a和绝缘部133i，绝缘层136a位于与栅极连接区30中的堆叠结构130s的水平层137的高度水平基本相同的高度水平处，绝缘部133i沿竖直方向z与绝缘层136a相邻并从层间绝缘层133延伸。在另一示例中，第二绝缘区130i_2可以形成为柱状绝缘图案。
66.在示例中，存储器装置10还可以包括栅极外围接触结构192c、第二外围接触结构192d、第三外围接触结构192e和第四外围接触结构192f。栅极外围接触结构192c中的每个可以包括顺序地堆叠的下栅极接触插塞184c和上栅极接触插塞188c。第二外围接触结构192d可以包括顺序地堆叠的第二外围下接触插塞184d和第二外围上接触插塞188d。第三外围接触结构192e可以包括顺序地堆叠的第三外围下接触插塞184e和第三外围上接触插塞188e。第四外围接触结构192f可以包括顺序地堆叠的第四外围下接触插塞184f和第四外围上接触插塞188f。
67.下位线接触插塞184a、第一外围下接触插塞184b、下栅极接触插塞184c、第二外围下接触插塞184d、第三外围下接触插塞184e和第四外围下接触插塞184f可以具有位于同一高度水平处的上表面。
68.下栅极接触插塞184c与栅极垫gp接触并电连接到栅极垫gp，并且向上延伸以穿透覆盖绝缘层139以及第一上绝缘层173和第二上绝缘层180。第二外围下接触插塞184d与外围布线108w的第二外围垫108p2接触并电连接到外围布线108w的第二外围垫108p2，并且向上延伸以穿透下绝缘层110、第二间隙填充绝缘层127g2、第二绝缘区130i_2、覆盖绝缘层139以及第一上绝缘层173和第二上绝缘层180。第三外围下接触插塞184e与外围布线108w的第三外围垫108p3接触并电连接到外围布线108w的第三外围垫108p3，并且向上延伸以穿透下绝缘层110、中间绝缘层127和覆盖绝缘层139以及第一上绝缘层173和第二上绝缘层180。第四外围下接触插塞184f与图案结构112的上水平连接层124和图案层115接触并电连接到图案结构112的上水平连接层124和图案层115，并且向上延伸以穿透上水平连接层124、覆盖绝缘层139以及第一上绝缘层173和第二上绝缘层180。
69.在示例中，存储器装置10还可以包括电连接到栅极外围接触结构192c和第二外围接触结构192d的栅极连接布线196b、电连接到第三外围接触结构192e的外围连接布线196c以及电连接到第四外围接触结构192f的源极连接布线196d。
70.下位线接触插塞184a、第一外围下接触插塞184b、下栅极接触插塞184c、第二外围下接触插塞184d、第三外围下接触插塞184e和第四外围下接触插塞184f可以包括相同的第一下插塞层184_1、第二下插塞层184_2和下插塞图案184_3。
71.在下位线接触插塞184a、第一外围下接触插塞184b、下栅极接触插塞184c、第二外围下接触插塞184d和第三外围下接触插塞184e中，第二下插塞层184_2可以覆盖下插塞图案184_3的侧表面和底表面，第一下插塞层184_1可以覆盖第二下插塞层184_2的外侧表面和底表面。
72.在第四外围下接触插塞184f的情况下，第二下插塞层184_2可以覆盖下插塞图案184_3的侧表面和底表面，第一下插塞层184_1可以覆盖第二下插塞层184_2的外侧表面。第四外围下接触插塞184f可以穿透上水平连接层124，并且可以延伸到图案层115中。第四外围下接触插塞184f还可以包括与上水平连接层124和图案层115接触的金属半导体化合物层184_4。
73.第一下插塞层184_1可以包括第一金属(例如，ti或ta)，第二下插塞层184_2可以包括金属氮化物(例如，tin、tan或wn)，下插塞图案184_3可以包括第二金属(例如，w)。金属半导体化合物层184_4可以包括由第一下插塞层184_1的第一金属以及上水平连接层124和图案层115的硅形成的硅化合物(例如，tisi、tasi、wsi等)。
74.在示例中，存储器装置10可以通过第三外围接触结构192e和外围连接布线196c电连接到参照图1描述的连接结构70。在图1的存储器装置10中，将连接结构70和外围电路区40连接的连接线55可以是第三外围接触结构192e和外围连接布线196c。
75.接下来，参照图3，将描述存储器单元阵列区20中的堆叠结构130s和垂直结构142。图3是图2b中的部分
‘
b’的局部放大图。
76.参照图2b和图3，水平层137中的每个可以包括栅极导电材料。在示例中，水平层137中的每个可以包括第一水平层137_1和第二水平层137_2。第一水平层137_1可以延伸到垂直结构142与第二水平层137_2的侧表面之间，同时覆盖第二水平层137_2的上表面和下表面。
77.在示例中，第一水平层137_1可以包括介电材料，第二水平层137_2可以包括导电材料。例如，第一水平层137_1可以包括高k电介质(例如，alo等)，第二水平层137_2可以包括导电材料(例如，tin、tan、wn、tisi、wsi、tasi、ti、w等)。在另一示例中，第一水平层137_1可以包括第一导电材料(例如，tin、tan、wn等)，第二水平层137_2可以包括与第一导电材料不同的第二导电材料(例如，ti、ta、w等)。
78.在另一示例中，水平层137中的每个也可以由单个导电材料层形成，而没有第一水平层137_1与第二水平层137_2之间的区别。例如，水平层137中的每个可以由掺杂的多晶硅、金属半导体化合物(例如，tisi、tasi、cosi、nisi或wsi)、金属氮化物(例如，tin、tan或wn)或金属(例如，ti、ta或w)形成。
79.在水平层137中的每个中，由导电材料形成的部分(例如，第二水平层137_2)可以被称为栅电极、栅极线或栅极层。在示例中，水平层137可以包括第一下栅极层137l1和第二下栅极层137l2、位于第一下栅极层137l1和第二下栅极层137l2上方的中间栅极层137m以及位于中间栅极层137m上方的第一上栅极层137u1和第二上栅极层137u2。
80.第一下栅极层137l1和第二下栅极层137l2可以对应于参照图1描述的第一下栅极
线ll1和第二下栅极线ll2，中间栅极层137m中的至少一些可以对应于参照图1描述的字线wl，第一上栅极层137u1和第二上栅极层137u2可以对应于参照图1描述的第一上栅极线ul1和第二上栅极线ul2。
81.垂直结构142可以设置在穿透堆叠结构130s并延伸到图案结构112中的沟道孔140中。在垂直结构142中，介电结构144可以包括第一介电层146、数据存储层148和第二介电层150。第一介电层146可以共形地覆盖沟道孔140的内壁，数据存储层148可以设置在第一介电层146与第二介电层150之间，第二介电层150可以接触沟道层153。
82.在示例中，数据存储层148可以包括可以在诸如nand闪存装置的存储器装置中将信息存储在其中的区域。例如，数据存储层148在沟道层153与中间栅极层137m之间具有可以存储信息的区域，中间栅极层137m可以是水平层137之中的字线(图1中的wl)。在闪存装置中，数据存储层148可以由能够通过捕获电荷来存储信息的材料形成。数据存储层148可以由例如氮化硅形成。在示例实施例中，数据存储层148的氮化硅可以用能够存储信息的另一材料代替。
83.在示例中，沟道层153可以包括第一沟道区153a和第二沟道区153b。第一沟道区153a可以是未掺杂区，第二沟道区153b可以是具有n型导电性的掺杂区。沟道层153可以由例如硅层形成。第一沟道区153a可以位于第二沟道区153b下方。
84.第一沟道区153a可以至少面对中间栅极层137m，第二沟道区153b可以至少面对第二上栅极层137u2。在示例中，第一上栅极层137u1可以面对第一沟道区153a。
85.接下来，参照图4，将描述垂直结构142的垫图案160、下位线接触插塞184a、上位线接触插塞188a和导电线196a。图4是图3中的部分
‘
c’的局部放大图。
86.参照图4，垫图案160可以包括位于核心区156上的垫金属图案170、与垫金属图案170的侧表面和底表面接触的垫阻挡层168以及与垫阻挡层168接触的垫金属半导体化合物层166。核心区156可以由绝缘材料(例如，氧化硅)形成。
87.在示例中，垫图案160还可以包括设置在垫阻挡层168与核心区156之间的垫金属层164。垫金属半导体化合物层166可以设置在沟道层153的第二沟道区153b与垫阻挡层168之间。
88.在示例中，垫金属层164可以由能够形成垫金属半导体化合物层166的金属形成。例如，垫金属层164可以包括金属(例如，ti、ta或w)，垫金属半导体化合物层166可以由金属材料(例如，ti、ta或w)和半导体材料(例如，si、ge或sige)的化合物形成。例如，垫金属半导体化合物层166可以是例如tisi层、tige层或tisige层。
89.在示例中，垫阻挡层168可以包括金属氮化物(例如，tin、tan或wn)，垫金属图案170可以包括金属(例如，w等)。
90.在示例中，垫图案160、沟道层153和介电结构144可以具有位于基本同一高度水平处的上表面。
91.如参照图2b、图3和图4所述，下位线接触插塞184a可以包括第一下插塞层184_1、第二下插塞层184_2和下插塞图案184_3。下位线接触插塞184a的第一下插塞层184_1可以接触垫图案160。
92.在示例中，下位线接触插塞184a的上表面的一部分接触第三上绝缘层186，下位线接触插塞184a的上表面的其余部分可以接触上位线接触插塞188a。上位线接触插塞188a可
以接触下位线接触插塞184a的侧表面的一部分。
93.上位线接触插塞188a可以由与如上所述的第一外围上接触插塞188b、上栅极接触插塞188c、第二外围上接触插塞188d、第三外围上接触插塞188e和第四外围上接触插塞188f的材料相同的材料形成。例如，上位线接触插塞188a可以包括包含金属氮化物(例如，tin等)的上阻挡层188_1以及包含金属(例如，w等)的上插塞图案188_2。上阻挡层188_1可以覆盖上插塞图案188_2的侧表面和底表面。
94.导电线196a(例如，位线)可以由与参照图2b描述的栅极连接布线196b、外围连接布线196c和源极连接布线196d的材料相同的材料形成。例如，位线196a可以包括包含金属氮化物(例如，tin等)的阻挡层196_1和包含金属(例如，cu等)的布线图案196_2。阻挡层196_1可以覆盖布线图案196_2的侧表面和底表面。
95.在示例中，垫金属图案170、下插塞图案184_3和上插塞图案188_2可以包括相同的第一金属(例如，w等)，布线图案196_2可以包括与第一金属不同的第二金属(例如，cu)。
96.接下来，参照图5，将描述其中设置有多条位线196a的示例、彼此相邻的垂直结构142以及分别设置在垂直结构142上的下位线接触插塞184a和上位线接触插塞188a的平面形状。图5是示出根据示例实施例的存储器装置的一部分的平面图。
97.参照图5，位线196a可以包括彼此平行的一对第一位线196a_1和第二位线196a_2。位线196a中的每条可以沿y方向延伸。垂直结构142可以包括沿y方向彼此相邻的一对第一垂直结构142_1和第二垂直结构142_2。
98.下位线接触插塞184a可以包括与第一垂直结构142_1叠置的第一下位线接触插塞184a_1以及与第二垂直结构142_2叠置的第二下位线接触插塞184a_2。上位线接触插塞188a可以包括与第一下位线接触插塞184a_1叠置的第一上位线接触插塞188a_1以及与第二下位线接触插塞184a_2叠置的第二上位线接触插塞188a_2。第一位线196a_1可以与第一上位线接触插塞188a_1叠置，第二位线196a_2可以与第二上位线接触插塞188a_2叠置。在示例中，下位线接触插塞184a中的每个的宽度可以比垂直结构142中的每个的宽度小。
99.在示例中，上位线接触插塞188a中的每个可以具有在y方向上具备第一长度且在x方向上具备比第一长度小的第二长度(或宽度)的矩形形状或椭圆形形状。在示例中，在上位线接触插塞188a中的每个中，在y方向上的长度可以比下位线接触插塞184a中的每个的宽度大，在x方向上的长度可以比下位线接触插塞184a中的每个的宽度小。
100.接下来，将参照图6描述图4中的下位线接触插塞184a的修改示例。图6是与图4的局部放大图对应的局部放大图。
101.在修改示例中，参照图6，图4中的下位线接触插塞184a可以用下位线接触插塞184a'代替，下位线接触插塞184a'与垫金属图案170和位于垫金属图案170的一侧上的沟道层153叠置。下位线接触插塞184a'还可以包括在与沟道层153叠置的部分中延伸到沟道层153中的下延伸部184_p。下位线接触插塞184a'可以与介电结构144间隔开。
102.接下来，将参照图7a至图7e对参照图4描述的垫图案160的各种修改示例进行描述。图7a至图7e是分别与图4的局部放大图对应的局部放大图。在下文中，在参照图7a至图7e描述的修改示例中的垫图案中，与参照图4描述的垫图案160的构成元件的附图标记或术语相同的附图标记或术语表示：与垫图案160的构成元件的材料相同的材料可以是与参照图4描述的垫图案160的构成元件的材料相同的材料。因此，将省略对与参照图4描述的垫图
案160的组件的附图标记或术语相同的附图标记或术语的详细描述。
103.在修改示例中，参照图7a，图4中的垫图案160可以用图7a中的垫图案160a代替。垫图案160a可以包括垫金属图案170、覆盖垫金属图案170的侧表面和底表面的垫半导体层162、设置在垫半导体层162与垫金属图案170之间的垫阻挡层168以及位于垫阻挡层168与垫半导体层162之间的垫金属半导体化合物层166。半导体层162和153可以包括垫半导体层162和沟道层153。垫半导体层162可以包括接触沟道层153的第一部分和接触核心区156的第二部分。例如，垫半导体层162的第一部分可以接触沟道层153的第二沟道区153b。第二沟道区153b可以是具有n型导电性的掺杂区。
104.在示例中，垫半导体层162可以具有与第二沟道区153b的导电类型相同的导电类型。例如，垫半导体层162可以具有n型导电性。在示例中，垫半导体层162可以包括例如si层、ge层和sige层中的至少一个。
105.在修改示例中，参照图7b，图4中的垫图案160可以用图7b中的垫图案160b代替。垫图案160b可以包括垫金属图案170、覆盖垫金属图案170的侧表面和底表面的垫半导体层162、设置在垫半导体层162与垫金属图案170之间的垫阻挡层168以及位于垫阻挡层168与垫半导体层162之间的垫金属半导体化合物层166。
106.在垫图案160b中，垫金属图案170可以包括第一宽度部分w1和第二宽度部分w2，第二宽度部分w2在第一宽度部分w1上具有比第一宽度部分w1的宽度大的宽度。在垫图案160b中，第一宽度部分w1的竖直长度可以比第二宽度部分w2的竖直长度大。
107.介电结构144的上表面和沟道层153的上表面153e1可以接触垫图案160b。数据存储层148的上表面148e1和沟道层153的上表面153e1可以位于比垫图案160b的上表面的水平低的水平处。
108.在修改示例中，参照图7c，图7b的垫图案160b可以用图7c的垫图案160c代替。垫图案160c可以包括垫金属图案170、覆盖垫金属图案170的侧表面和底表面的垫半导体层162、设置在垫半导体层162与垫金属图案170之间的垫阻挡层168以及位于垫阻挡层168和垫半导体层162之间的垫金属半导体化合物层166。
109.在垫图案160c中，垫金属图案170可以包括第一宽度部分w1、第二宽度部分w2和第三宽度部分w3，第二宽度部分w2在第一宽度部分w1上具有比第一宽度部分w1的宽度大的宽度，第三宽度部分w3在第一宽度部分w1与第二宽度部分w2之间。第三宽度部分w3可以具有比第一宽度部分w1的宽度大且比第二宽度部分w2的宽度小的宽度。
110.第二宽度部分w2的侧表面可以是倾斜的，第一宽度部分w1和第三宽度部分w3中的至少一个的侧表面可以是基本竖直的。因此，第二宽度部分w2的侧表面与第一宽度部分w1和第三宽度部分w3中的至少一个的侧表面可以具有不同的倾斜度。
111.介电结构144的上表面和沟道层153的上表面153e2可以接触垫图案160c。数据存储层148的上表面148e1和沟道层153的上表面153e2可以位于比垫图案160c的上表面的水平低的水平处。沟道层153的上表面153e2可以位于比数据存储层148的上表面148e1的水平低的水平处。在垫图案160c中，垫半导体层162可以接触沟道层153的上表面153e2，并且可以接触介电结构144的内侧表面的一部分和介电结构144的上表面。
112.在修改示例中，参照图7d，图7c的垫图案160c可以用图7d的垫图案160d代替。图7c中的具有倾斜的侧表面的第二宽度部分w2可以用如图7d中的具有基本竖直的侧表面的第
二宽度部分w2'代替。因此，垫图案160d可具有第二宽度部分w2'。介电结构144的上表面(例如，数据存储层148的上表面148e2)和沟道层153的上表面153e2可以接触垫图案160d。
113.在垫图案160d中，第二宽度部分w2'可以具有恒定的厚度t。第二宽度部分w2'的厚度t可以比沟道层153的厚度或数据存储层148的厚度大。第二宽度部分w2'的厚度t可以比介电结构144的厚度大。
114.在修改示例中，参照图7e，图7d中的垫图案160d可以用图7e中的垫图案160e代替。垫图案160e可以包括垫金属图案170、覆盖垫金属图案170的侧表面和底表面的垫阻挡层168、位于垫阻挡层168与沟道层153之间的垫金属半导体化合物层166、位于垫阻挡层168与核心区156之间的第一垫金属层164_1以及从垫金属半导体化合物层166的上端延伸以覆盖垫阻挡层168的侧表面的第二垫金属层164_2。
115.第一垫金属层164_1和第二垫金属层164_2可以由与参照图4描述的垫金属层164的材料相同的材料形成。沟道层153的上表面153e3可以接触垫金属半导体化合物层166，介电结构144的上表面可以接触第二垫金属层164_2。
116.在垫图案160e中，垫金属图案170可以包括第一宽度部分w1、第二宽度部分w2'和第三宽度部分w3，具有与图7d中的垫金属图案170的尺寸关系相似的尺寸关系。
117.接下来，将参照图8对参照图4描述的垫图案160和下位线接触插塞184a的修改示例进行描述。图8是与图4的局部放大图对应的局部放大图。
118.在修改示例中，参照图8，参照图4描述的垫图案160可以用如图8中的垫图案160f代替。垫图案160f可以由具有n型导电性的垫半导体层形成。参照图4描述的下位线接触插塞184a可以用如图8中示出的下位线接触插塞184a”代替。
119.与图4中示出的下位线接触插塞184a相比，下位线接触插塞184a”还可以包括金属半导体化合物层184_4。例如，下位线接触插塞184a”还可以包括下插塞图案184_3、覆盖下插塞图案184_3的侧表面和底表面的第二下插塞层184_2、位于第二下插塞层184_2的外侧表面上的第一下插塞层184_1以及从第一下插塞层184_1延伸并设置在第二下插塞层184_2与垫图案160f之间的金属半导体化合物层184_4。下位线接触插塞184a”可以延伸到垫图案160f中。
120.再次参照图2a，分隔结构178可以具有沿x方向延伸的线性形状。在下文中，将参照图9描述其中沿x方向切割分隔结构178的剖面结构。图9示出了沿x方向切割的分隔结构178的剖面结构。
121.参照图2a和图9，分隔结构178的端部可以设置在图案层115上。在分隔结构178中，第二分隔图案178_2可以由导电材料形成。中间结构120和上水平连接层124可以设置在不与分隔结构178叠置的图案层115上。中间结构120可以与分隔结构178间隔开。外围电路108的外围布线108w还可以包括第四外围垫108p4。
122.在示例中，存储器装置10还可以包括第五外围接触结构192h。第五外围接触结构192h可以包括顺序地堆叠的第五外围下接触插塞184h和第五外围上接触插塞188h。
123.第五外围下接触插塞184h与第四外围垫108p4接触并电连接到第四外围垫108p4，并且向上延伸以穿透下绝缘层110、中间绝缘层127、覆盖绝缘层139以及第一上绝缘层173和第二上绝缘层180。
124.第五外围下接触插塞184h可以由与第三外围下接触插塞(图2b中的184e)的结构
和材料基本相同的结构和材料形成，第五外围上接触插塞188h可以由与第三外围上接触插塞(图2b中的188e)的结构和材料基本相同的结构和材料形成。
125.在示例中，存储器装置10还可以包括在分隔结构178上与第二分隔图案178_2接触并电连接到第二分隔图案178_2的第六外围上接触插塞188g。第六外围上接触插塞188g可以由与第五外围上接触插塞188h的材料相同的材料形成。
126.在示例中，存储器装置10还可以包括连接布线196e，连接布线196e与第六外围上接触插塞188g和第五外围上接触插塞188h接触并电连接到第六外围上接触插塞188g和第五外围上接触插塞188h。连接布线196e可以在与位线196a的高度水平相同的高度水平处由与位线196a的结构和材料相同的结构和材料形成。
127.接下来，将参照图10a至图13b描述形成根据示例实施例的存储器装置的方法的示例。在图10a至图13b中，图10a、图11a、图12a和图13a是示出形成图2a的剖面结构的方法中的阶段的剖视图，图10b、图11b、图12b和图13b是示出形成图2b的剖面结构的方法中的阶段的剖视图，图10c是图10b中的部分
‘
b'’的局部放大图。因此，在下文中，将省略与参照图2a和图2b描述的内容重叠的描述，并且将描述形成图2a和图2b的剖面结构的示意性方法。
128.参照图10a、图10b和图10c，可以形成下结构102。形成下结构102的步骤可以包括：准备基底104，以及在基底104上形成外围电路108和下绝缘层110。如参照图2a所述，外围电路108可以包括外围栅极108g、外围源极/漏极108s和外围布线108w。下绝缘层110可以覆盖外围电路108。
129.形成下结构102的步骤还可以包括：在下绝缘层110上形成具有第一开口115a和第二开口115b的图案结构112，形成绝缘层，以及将绝缘层平坦化。平坦化的绝缘层可以由保留在第一开口115a中的第一间隙填充绝缘层127g1、保留在第二开口115b中的第二间隙填充绝缘层127g2和保留在图案结构112的外侧表面上的中间绝缘层127形成。
130.形成图案结构112的步骤可以包括：形成图案层115，在图案层115上形成具有开口的中间层119，形成填充开口并覆盖中间层119的上水平连接层124，并且通过将图案层115、中间层119和上水平连接层124图案化来形成第一开口115a和第二开口115b。中间层119可以包括顺序地堆叠的第一层120a1、第二层120a2和第三层120a3。中间层119和上水平连接层124可以构成水平连接层118。
131.可以在下结构102上形成初步堆叠结构130。形成初步堆叠结构130的步骤包括：形成交替地且重复地堆叠的层间绝缘层133和初步水平层136，以及将层间绝缘层133和初步水平层136图案化，从而如参照图2b描述的在栅极连接区30中形成台阶结构。随后，可以形成绝缘层，并且可以将绝缘层平坦化，从而形成覆盖绝缘层139，覆盖绝缘层139具有与层间绝缘层133之中的最上面的层间绝缘层133u的上表面共面的上表面。初步水平层136可以由绝缘材料(例如，氮化硅)形成。
132.在如参照图2a和图2b描述的存储器单元阵列区20中，可以形成穿透初步堆叠结构130并延伸到图案结构112中的垂直结构142'。形成垂直结构142'的步骤可以包括：在存储器单元阵列区20中，形成在穿透初步堆叠结构130、上水平连接层124和中间层119的同时延伸到图案层115中的沟道孔，形成共形地覆盖沟道孔的内壁的介电结构144，在介电结构144上形成共形的沟道层153，形成部分地填充沟道孔的核心区156，并且在核心区156上形成填充沟道孔的剩余部分的垫图案160。垫图案160可以具有与参照图4描述的结构相同的结构。
在另一示例中，垫图案160可以具有与参照图7a至图7e和图8描述的垫图案中的任一个的结构相同的结构。
133.参照图11a和图11b，可以在初步堆叠结构(图10a和图10b的130)和覆盖绝缘层139上形成第一上绝缘层173。
134.将沟槽176形成为穿透第一上绝缘层173和初步堆叠结构(图10a和图10b的130)并穿透上水平连接层124和中间层(见图10a和图10b的119)，并且将沟槽176形成为延伸到图案层115中。去除存储器单元阵列区20中的中间层(图10a和图10b的119)的部分以形成暴露垂直结构(图10a和图10b中的142')的侧表面的开口和中间结构120，并且蚀刻垂直结构(图10a和图10b中的142')的被开口暴露的介电结构144以暴露沟道层153，并且可以形成填充开口的下水平连接层122。因此，可以形成如图2a和图2b中描述的垂直结构142。
135.在形成下水平连接层122之后，可以部分地蚀刻被沟槽176暴露的初步堆叠结构(图10a和图10b的130)的初步水平层136以形成暴露垂直结构142的侧表面的开口，并且可以形成填充开口的水平层137。水平层137可以与参照图2a、图2b和图3描述的水平层137相同。因此，可以形成包括水平层137和层间绝缘层133的堆叠结构130s。
136.初步堆叠结构(图10a和图10b中的130)的初步水平层136的部分保留，以形成如参照图2a和图2b描述的第一绝缘区130i_1和第二绝缘区130i_2的绝缘层136a。随后，可以形成填充沟槽176的分隔结构178。形成分隔结构178的步骤可以包括：在沟槽176的侧表面上形成第一分隔图案178_1，以及形成填充沟槽176的第二分隔图案178_2。
137.参照图12a和图12b，可以在第一上绝缘层173上形成第二上绝缘层180。可以使下位线接触孔182a、第一外围下接触孔182b、下栅极接触孔182c、第二外围下接触孔182d、第三外围下接触孔182e和第四外围下接触孔182f彼此同时形成。
138.下位线接触孔182a可以穿透第一上绝缘层173和第二上绝缘层180，并且暴露垂直结构142的垫图案160。
139.第一外围下接触孔182b可以穿透第一上绝缘层173和第二上绝缘层180、第一绝缘区130i_1以及第一间隙填充绝缘层127g1，并且可以延伸到下绝缘层110中，并且可以暴露外围布线108w的第一外围垫108p1。下栅极接触孔182c可以穿透覆盖绝缘层139以及第一上绝缘层173和第二上绝缘层180，并且可以暴露水平层137的栅极垫gp。第二外围下接触孔182d可以穿透第二间隙填充绝缘层127g2(图11b)、第二绝缘区130i_2、覆盖绝缘层139以及第一上绝缘层173和第二上绝缘层180以延伸到下绝缘层110中，并且可以暴露外围布线108w的第二外围垫108p2。第三外围下接触孔182e可以穿透中间绝缘层127、覆盖绝缘层139以及第一上绝缘层173和第二上绝缘层180以延伸到下绝缘层110中，并且可以暴露外围布线108w的第三外围垫108p3。第四外围下接触孔182f可以穿透上水平连接层124、覆盖绝缘层139以及第一上绝缘层173和第二上绝缘层180，并且可以暴露图案结构112的图案层115和上水平连接层124。
140.垫图案160可以包括垫金属图案(图4中的170)。因此，通过形成由金属形成的垫金属图案(图4中的170)，可以在形成第一外围下接触孔182b、下栅极接触孔182c、第二外围下接触孔182d、第三外围下接触孔182e和第四外围下接触孔182f的同时防止对沟道层153和介电结构144的损坏。因此，可以与形成第一外围下接触孔182b、下栅极接触孔182c、第二外围下接触孔182d、第三外围下接触孔182e和第四外围下接触孔182f的步骤同时形成下位线
接触孔182a，从而改善生产率。
141.在示例中，在与第一外围下接触孔182b、下栅极接触孔182c、第二外围下接触孔182d、第三外围下接触孔182e和第四外围下接触孔182f一起形成下位线接触孔182a时，可以在划线区中同时形成对准键。
142.参照图13a和图13b，可以执行用导电材料同时填充下位线接触孔182a、第一外围下接触孔182b、下栅极接触孔182c、第二外围下接触孔182d、第三外围下接触孔182e和第四外围下接触孔182f的工艺。因此，可以形成下位线接触插塞184a、第一外围下接触插塞184b、下栅极接触插塞184c、第二外围下接触插塞184d、第三外围下接触插塞184e和第四外围下接触插塞184f，以分别填充下位线接触孔182a、第一外围下接触孔182b、下栅极接触孔182c、第二外围下接触孔182d、第三外围下接触孔182e和第四外围下接触孔182f。因此，可以同时形成下位线接触插塞184a、第一外围下接触插塞184b、下栅极接触插塞184c、第二外围下接触插塞184d、第三外围下接触插塞184e和第四外围下接触插塞184f，从而改善生产率。
143.随后，参照图2a和图2b，可以在第二上绝缘层180上形成第三上绝缘层186。可以同时形成上位线接触插塞188a、第一外围上接触插塞188b、上栅极接触插塞188c、第二外围上接触插塞188d、第三外围上接触插塞188e和第四外围上接触插塞188f，以穿透第三上绝缘层186。随后，可以在第三上绝缘层186上形成第四上绝缘层194。可以同时形成位线196a、栅极连接布线196b、外围连接布线196c和源极连接布线196d，以穿透第四上绝缘层194。
144.接下来，将参照图14a至图15b描述形成根据示例实施例的存储器装置的方法的修改示例。在图14a至图15b中，图14a和图15a是示出形成图2a的剖面结构的方法的剖视图，图14b和图15b是示出形成图2b的剖面结构的方法的剖视图。
145.参照图14a和图14b，可以在参照图11a和11b描述的结果上形成第二上绝缘层180。可以在第二上绝缘层180上形成第一掩模图案193a。可以执行其中第一掩模图案193a用作蚀刻掩模的蚀刻工艺，以形成下位线接触孔182a。下位线接触孔182a可以穿透第一上绝缘层173和第二上绝缘层180，并且暴露垂直结构142的垫图案160。
146.在示例中，在形成下位线接触孔182a的同时，可以同时在划线区域中形成对准键。
147.参照图15a和图15b，在去除第一掩模图案193a之后，可以形成第二掩模图案193b。通过使用第二掩模图案193b作为蚀刻掩模来执行蚀刻工艺，可以同时形成如参照图12a和图12b描述的第一外围下接触孔182b、下栅极接触孔182c、第二外围下接触孔182d、第三外围下接触孔182e和第四外围下接触孔182f。随后，可以去除第二掩模图案193b。因此，可以形成与图12a和图12b中的结果相同的结果。随后，如参照图13a和图13b所述，可以同时形成下位线接触插塞184a、第一外围下接触插塞184b、下栅极接触插塞184c、第二外围下接触插塞184d、第三外围下接触插塞184e和第四外围下接触插塞184f。
148.根据示例实施例，通过提供同时形成下位线接触插塞184a、第一外围下接触插塞184b、下栅极接触插塞184c、第二外围下接触插塞184d、第三外围下接触插塞184e和第四外围下接触插塞184f的方法，可以改善生产率。
149.根据示例实施例，同时形成下位线接触插塞184a、第一外围下接触插塞184b、下栅极接触插塞184c、第二外围下接触插塞184d、第三外围下接触插塞184e和第四外围下接触插塞184f，并且还可以设置包括由金属材料形成的垫金属图案170的垫图案160以防止对沟
道层153和介电结构144的蚀刻损坏。因此，可以改善存储器装置10的生产率和可靠性。通过形成金属材料的垫金属图案170，可以改善存储器装置10的电特性。
150.通过总结和回顾的方式，示例实施例提供了其中可以改善其集成度的存储器装置。示例实施例提供了其中可以改善生产率和可靠性的存储器装置。
151.也就是说，如以上阐述的，根据示例实施例，通过提供同时形成下位线接触插塞、外围下接触插塞和下栅极接触插塞的方法，可以改善生产率。为了同时形成下位线接触插塞、外围下接触插塞和下栅极接触插塞，并且为了防止对垂直结构的介电结构和沟道层的蚀刻损坏，可以设置包括由金属材料形成的垫金属图案的垫图案。因此，可以改善存储器装置的生产率和可靠性。由于垫金属图案由金属材料形成，因此可以改善存储器装置的电特性。
152.在这里已经公开了示例实施例，尽管采用了特定术语，但它们仅以一般的或描述性的含义来使用并被解释，而不是出于限制的目的。在一些情况下，如对本领域技术人员而言将清楚的，自提交本技术之时起，除非另外特别地指出，否则结合具体实施例描述的特征、特性和/或元件可以单独地使用，或者与结合其他实施例描述的特征、特性和/或元件组合起来使用。因此，本领域技术人员将理解的是，在不脱离如在权利要求中阐述的本发明的精神和范围的情况下，可以做出形式上和细节上的各种变化。