半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。
3.因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
4.全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(fintet)工艺流程中仅添加两个过程模块得到，两个过程模块如下：一是在体硅(bulk silicon)或者soi wafer上生长一层硅，这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅，然后利用hkmg(high-k绝缘层 金属栅极)堆叠环绕硅通道去形成全包围金属栅极晶体管。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成第一型晶体管的第一器件区和用于形成第二型晶体管的第二器件区，所述基底包括衬底、位于所述衬底上的一个或多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；形成横跨所述沟道叠层的伪栅材料层，所述伪栅材料层覆盖所述沟道叠层部分顶壁和部分侧壁，伪栅材料层的延伸方向与沟道叠层的延伸方向垂直；形成贯穿所述第一器件区和第二器件区交界处的所述伪栅材料层和沟道叠层的介电墙，剩余的所述伪栅材料层作为伪栅结构；形成所述介电墙后，去除所述伪栅结构和牺牲层，形成栅极开口；在所述第一器件区和第二器件区的所述沟道层的表面形成第一功函数层；去除所述第二器件区中的所述第一功函数层；去除所述第二器件区中的所述第一功函数层后，在所述第二器件区中的所述沟道层的表面形成第二功函数层；形成所述第二功函数层后，在所述栅极开口中，形成金属栅极层。
7.相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括用于形成第一型晶体管的第一器件区和用于形成第二型晶体管的第二器件区；一个或多个沟道层，沿所述衬底表面法线方向，间隔悬置于所述衬底上；介电墙，贯穿所述第一器件区和第二器件区交界处的所述沟道层，且所述介电墙的底部位于所述衬底中；第一功函数层，位于所述第一器件区的所述沟道层的表面；第二功函数层，位于所述第二器件区的所述沟道层的表面；金属栅极层，全包围所述第一功函数层和第二功函数层。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例所提供的半导体结构的形成方法中，所述基底包括用于形成第一型晶体管的第一器件区和用于形成第二型晶体管的第二器件区，所述介电墙形成在所述第一器件区和第二器件区交界处，去除所述第二器件区中的所述第一功函数层的步骤通常包括：形成覆盖所述第一器件区且露出所述第二器件区的掩膜层，所述掩膜层可以覆盖部分或全部的所述介电墙，即使形成所述掩膜层的过程中存在套刻误差，掩膜层仍易完全覆盖所述第一器件区且露出所述第二器件区，所述介电墙增大了所述掩膜层形成的工艺窗口，在去除所述第二器件区中的所述第一功函数层的过程中，所述第一器件区中的所述第一功函数层不易受损伤，第一功函数层对第一晶体管阈值电压的调整较好，第二器件区中的第一功函数层能去除干净，第二功函数层对第二晶体管阈值电压的调整较好，有利于提高半导体结构的电学性能。
附图说明
10.图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
11.图6至图18是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
12.由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
13.参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
14.以所述半导体结构为sram器件为例，如图1和图2所示，图1为所述半导体结构的俯视结构示意图，图2为图1中aa方向的剖面图。所述sram器件包括上拉(pull up，pu)晶体管、下拉(pull down，pd)晶体管以及通道栅(pass gate，pg)晶体管，其中，上拉晶体管为pmos，下拉晶体管和通道栅晶体管为nmos。
15.以sram器件为finfet器件为例，在图中的虚线框区域中包括一个上拉晶体管和一个下拉晶体管，所述上拉晶体管所在区域为p型晶体管区i，所述下拉晶体管所在区域为n型晶体管区ii，且上拉晶体管中含有鳍部1b和下拉晶体管中含有鳍部1a，且所述鳍部1a和1b共用一个栅极结构8。
16.具体地，如图2所示，形成sram器件的步骤包括：提供基底，所述基底包括衬底2以及分立于所述衬底2上的鳍部1；在所述鳍部1露出的衬底2上形成隔离结构5，所述隔离结构5覆盖所述鳍部1的部分侧壁；在所述隔离结构5露出的鳍部1的侧壁和顶壁上形成界面层3；在所述界面层3和所述鳍部1露出的隔离结构5上形成栅介质层4。
17.如图3所示，形成覆盖所述栅介质层4的抗刻蚀层6以及位于所述抗刻蚀层6上的p型功函数层7；
18.如图4所示，形成覆盖p型晶体管区i且露出n型晶体管区ii的遮挡层8。
19.如图5所示，去除遮挡层8露出的n型晶体管区ii中的p型功函数层7。
20.后续制程中，在所述p型晶体管区i形成n型功函数层。
21.当nmos与pmos共用同一个栅极结构时，在nmos和pmos交界处的n型功函数层与p型
功函数层之间会具有n/p界面(n/p boundary interface)，在去除所述遮挡层8露出的所述p型功函数层7时，所述n型晶体管区ii中，靠近所述n/p界面处的p型功函数层7易被误刻蚀，形成凹槽9(如图5所示)，后续在所述p型晶体管区i中保形覆盖n型功函数层时，所述n型功函数层易填充至所述凹槽9中，导致所述n/p界面处的功函数材料相互扩散，会影响pmos和nmos的阈值电压，导致sram器件的pmos和nmos之间的电学参数失配(mismatch)变差，进而影响sram器件的电学性能。
22.为了解决技术问题，本发明实施例所提供的半导体结构的形成方法中，所述基底包括用于形成第一型晶体管的第一器件区和用于形成第二型晶体管的第二器件区，所述介电墙形成在所述第一器件区和第二器件区交界处，去除所述第二器件区中的所述第一功函数层的步骤通常包括：形成覆盖所述第一器件区且露出所述第二器件区的掩膜层，所述掩膜层可以覆盖部分或全部的所述介电墙，即使形成所述掩膜层的过程中存在套刻误差，掩膜层仍易完全覆盖所述第一器件区且露出所述第二器件区，所述介电墙增大了所述掩膜层形成的工艺窗口，在去除所述第二器件区中的所述第一功函数层的过程中，所述第一器件区中的所述第一功函数层不易受损伤，第一功函数层对第一晶体管阈值电压的调整较好，第二器件区中的第一功函数层能去除干净，第二功函数层对第二晶体管阈值电压的调整较好，有利于提高半导体结构的电学性能。
23.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
24.图6至图18是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
25.参考图6和图7，提供基底，基底包括用于形成第一型晶体管的第一器件区i和用于形成第二型晶体管的第二器件区ii，基底包括衬底100(如图7所示)、位于衬底100上的一个或多个沟道叠层102(如图7所示)，沟道叠层102包括牺牲层1021(如图7所示)和位于牺牲层1021上的沟道层1022(如图7所示)。
26.本实施例中，第一型晶体管和第二型晶体管的导电类型不同。具体的。第一型晶体管为pmos(positive channel metal oxide semiconductor)，第二型晶体管为nmos(negative channel metal oxide semiconductor)。
27.衬底100用于为后续形成栅极结构提供工艺平台。
28.本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
29.沟道叠层102用于为后续沟道层1022悬空设置提供工艺基础。牺牲层1021用于支撑沟道层1022，为后续沟道层1022的间隔悬空设置提供工艺条件，也用于为后续形成的金属栅极结构占据空间位置。
30.本实施例中，沟道层1022的被刻蚀难度大于牺牲层1021的被刻蚀难度，后续在去除牺牲层1021时，沟道层1022不易受损伤。
31.本实施例中，沟道层1022的材料为硅；牺牲层1021的材料为锗化硅。其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，牺牲层的材料相应还可以为硅。
32.提供基底的步骤中，在衬底100和沟道叠层102之间形成有鳍部101。
33.本实施例中，鳍部101的材料与衬底100的材料相同。其他实施例中，鳍部的材料还可以和衬底的材料不相同。
34.提供基底的步骤包括：提供初始衬底200(如图1所示)、位于初始衬底200上一个或多个初始沟道叠层103(如图1所示)，初始沟道叠层103包括牺牲材料层1031以及位于牺牲材料层1031上的沟道材料层1032；在初始沟道叠层103上形成沟道掩膜层104；以沟道掩膜层104为掩膜刻蚀一个或多个初始沟道叠层103，形成沟道叠层102；以沟道掩膜层104为掩膜刻蚀部分厚度的初始衬底200，形成衬底100和位于衬底100上的鳍部101。
35.沟道掩膜层104的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
36.半导体结构的形成方法还包括：在鳍部101露出的衬底100上形成隔离层106，隔离层106的顶面低于或齐平于鳍部101的顶面。隔离层106用于电隔离相邻鳍部101。
37.本实施例中，隔离层106的材料为绝缘材料。具体地，本实施例中，隔离层106的材料为氧化硅。
38.需要说明的是，隔离层106的顶面低于或齐平于鳍部101的顶面。后续在隔离层106上形成覆盖沟道叠层102顶壁和侧壁的伪栅材料层；去除伪栅材料层和牺牲层1021，为后续形成金属栅极结构做准备。隔离层106的顶面低于或齐平于鳍部101的顶面，便于去除牺牲层1021。
39.半导体结构的形成方法还包括：形成隔离层106后，去除沟道掩膜层104。
40.参考图8，形成横跨沟道叠层102的伪栅材料层105，伪栅材料层105覆盖沟道叠层102部分顶壁和部分侧壁，伪栅材料层105的延伸方向与沟道叠层102的延伸方向垂直。
41.伪栅材料层105为后续形成伪栅结构做准备。
42.本实施例中，伪栅材料层105包括伪栅氧化材料层1051以及位于伪栅氧化材料层1051上的伪栅极材料层1052。
43.本实施例中，伪栅氧化材料层1051的材料为氧化硅。其他实施例中，伪栅氧化材料层的材料还可以为氮氧化硅。本实施例中，伪栅极材料层1052的材料为多晶硅。其他实施例中，伪栅极材料层的材料还可以为非晶碳。
44.伪栅材料层105的形成步骤包括：形成保形覆盖鳍部101沟道叠层102的伪栅氧化材料膜(图中未示出)；在伪栅氧化材料膜上形成伪栅极材料膜(图中未示出)；在伪栅极材料膜上形成栅极掩膜层107；以栅极掩膜层107为掩膜刻蚀伪栅极材料膜和伪栅氧化材料膜，剩余的伪栅极材料膜作为伪栅极材料层1052，剩余的伪栅氧化材料膜作为伪栅氧化材料层1051。
45.栅极掩膜层107的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
46.需要说明的是，以伪栅材料层105在所述衬底100表面投影的延伸方向为横向，沟道叠层102侧壁上的伪栅材料层105的横向尺寸d1不宜过大也不宜过小。后续形成贯穿第一器件区i和第二器件区ii交界处的伪栅材料层105和沟道叠层102的介电墙，剩余的伪栅材料层105作为伪栅结构，将伪栅结构替换成金属栅极结构。若沟道叠层102侧壁上的伪栅材料层105的横向尺寸d1过大，相应的沟道叠层102侧壁上的伪栅结构的横向尺寸d1过大，不
利于提高半导体结构的集成度，此外，在半导体结构工作时，对沟道的控制能力没有显著改善。若沟道叠层102侧壁上的伪栅材料层105的横向尺寸d1过小，后续将伪栅结构替换成金属栅极结构后，沟道层1022侧壁上的金属栅极结构的横向尺寸d1过小，在半导体结构工作时，金属栅极结构对沟道的控制能力较差。本实施例中，沟道叠层102侧壁上的伪栅材料层105的横向尺寸d1为3纳米至8纳米。
47.半导体结构的形成方法还包括：形成伪栅材料层105后，在第一器件区i中，在伪栅材料层105两侧的沟道叠层102中形成第一源漏掺杂层(图中未示出)；在第二器件区ii中，在伪栅材料层105两侧的沟道叠层102中形成第二源漏掺杂层(图中未示出)。
48.本实施例中，第一器件区i用于形成pmos。在半导体结构工作时，第一源漏掺杂层为沟道施加压缩应力(compression stress)，压缩沟道可以改进空穴的迁移率。具体的，第一源漏掺杂层的材料为掺杂p型离子的锗化硅或硅。具体的，p型离子包括b、ga和in中的一种或多种。
49.第二器件区ii用于作为nmos。在半导体结构工作时，第二源漏掺杂层为栅极结构下方的沟道施加拉伸应力(tensile stress)，拉伸沟道可以改进电子的迁移速率。具体的，第二源漏掺杂层的材料为掺杂n型离子的碳化硅、磷化硅或硅。具体的，n型离子包括p、as和sb中的一种或多种。
50.其他实施例中，第一器件区i可以用于形成nmos，第二器件区ii可以用于形成pmos。
51.参考图9至图12，形成贯穿第一器件区i和第二器件区ii交界处的伪栅材料层105和沟道叠层102的介电墙109(如图12所示)，剩余的伪栅材料层105作为伪栅结构108。
52.本发明实施例形成贯穿第一器件区i和第二器件区ii交界处的伪栅材料层和沟道叠层102的介电墙109；后续在第一器件区i和第二器件区ii中的沟道层1022的表面形成第一功函数层；去除第二器件区ii中的第一功函数层；在第二器件区ii中的沟道层1022的表面形成第二功函数层。本发明实施例中，基底包括用于形成第一型晶体管的第一器件区i和用于形成第二型晶体管的第二器件区ii，介电墙109位于第一器件区i和第二器件区ii交界处，去除第二器件区ii中的第一功函数层的步骤通常包括：形成覆盖第一器件区i且露出第二器件区ii的掩膜层，掩膜层可以覆盖部分或全部的介电墙109，即使形成介电墙109的过程中存在套刻误差，介电墙109仍易完全覆盖第一器件区i且露出第二器件区ii，介电墙109增大了掩膜层形成的工艺窗口，在去除第二器件区ii中的第一功函数层的过程中，第一器件区i中的第一功函数层不易受损伤，第一功函数层对第一晶体管阈值电压的调整较好，第二器件区ii中的第一功函数层能去除干净，第二功函数层对第二晶体管阈值电压的调整较好，有利于提高半导体结构的电学性能。
53.本实施例中，以平行于衬底100平面且垂直于介电墙109的延伸方向为横向，介电墙109形成在第一器件区i和第二器件区ii交界处的衬底100上，使得第一型晶体管和第二型晶体管之间不需要预留过多的横向尺寸，来避免后续因第一功函数层和第二功函数层套刻误差而导致半导体结构电学参数失配变差的问题，能够提高衬底100平面的利用率，半导体结构的集成度较高，有利于降低半导体结构的能耗。
54.本实施例中，介电墙109的材料为低k介质材料。(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)，低k介质材料的绝缘性能优越，使得后续将伪栅
结构108替换成金属栅极结构后，第一型晶体管中的金属栅极结构与第二型晶体管中的金属栅极结构之间的电容耦合效应较弱，有利于提升第二型晶体管的电学性能。
55.本实施例中，介电墙109的材料包括：sion、sibcn、sicn、掺杂碳的sin和掺杂氧的sin中的一种或多种。
56.形成介电墙109的步骤包括：刻蚀第一器件区i和第二器件区ii交界处的伪栅材料层105和沟道叠层102，形成贯穿伪栅材料层105和沟道叠层102的开口110(如图12所示)，剩余的伪栅材料层105作为伪栅结构108；在开口110中以及伪栅结构108上形成介电材料层(图中未示出)；去除高于伪栅结构108顶面的介电材料层，剩余的位于开口110中的介电材料层作为介电墙109。
57.本实施例中，采用流动性化学气相沉积(flowable chemical vapor deposition，fcvd)工艺形成介电材料层。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低介电材料层内形成空洞等缺陷的概率，相应有利于提高介电墙109的成膜质量。
58.本实施例中，采用化学机械研磨工艺(chemical mechanical planarization，cmp)去除高于伪栅结构108顶面的介电材料层。具体的，平坦化工艺为，化学机械研磨工艺为半导体制造过程中应用最广泛的一种表面平坦化技术。其他实施例中，还可以采用干法刻蚀工艺去除高于伪栅结构顶面的介电材料层。
59.本实施例中，采用各向异性的干法刻蚀工艺刻蚀第一器件区i和第二器件区ii交界处的伪栅材料层105和沟道叠层102，形成贯穿伪栅材料层105和沟道叠层102的开口110。各向异性干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使开口110的形貌满足工艺需求。在各向异性干法刻蚀工艺过程中，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀伪栅材料层105和沟道叠层102，简化了工艺步骤。
60.需要说明的是，形成介电墙109的步骤中，以平行于衬底100平面且垂直于介电墙109侧壁的延伸方向为横向，介电墙109的横向尺寸不宜过大也不宜过小。若介电墙109的横向尺寸过大，介电墙109占据的半导体结构的衬底100面积过大，不利于提高半导体结构的集成度，相应的在半导体结构工作时，半导体结构的能耗不易降低。后续去除伪栅结构108和牺牲层1022，形成栅极开口，形成栅极开口后，在第一器件区i和第二器件区ii中的沟道层1021的表面形成第一功函数层；去除第二器件区中的第一功函数层。若介电墙109的横向尺寸过小，去除第二器件区ii中的第一功函数层的过程中，形成的掩膜层即使存在微小的套刻误差，易误去除第一器件区i中的第一功函数层，或者导致第二器件区ii中的第一功函数层存在残留，导致后续形成的第一晶体管或第二晶体管的阈值电压不满足工艺需求；且若介电墙109的横向尺寸过小，后续形成的第一型晶体管和第二型晶体管之间易存在漏电流，不利于提高半导体结构的电学性能。本实施例中，介电墙109的横向尺寸为5纳米至20纳米。
61.需要说明的是，形成开口110的步骤中，开口110还位于鳍部101中；形成介电墙109的步骤中，介电墙109还形成在鳍部101中。
62.需要说明的是，所述介电墙109在第一源漏掺杂层和第二源漏掺杂层后形成，介电墙109贯穿第一器件区i和第二器件区ii交界处的伪栅材料层105和沟道叠层102，且位于所述鳍部101中，相应的介电墙109能够使得第一源漏掺杂层和第二源漏掺杂层不易桥接，有
利于提高半导体结构的电学性能。
63.介电墙109位于第一器件区i和第二器件区ii交界处的鳍部101中，使得后续形成在介电墙109两侧的第一型晶体管和第二型晶体管的具有更好的电隔离效果。
64.如图9和图10所示，半导体结构的形成方法还包括：形成伪栅材料层105后，形成介电墙109前，形成覆盖伪栅材料层105侧壁的层间介质层111(如图11所示)。层间介质层111用于电隔离相邻器件。
65.本实施例中，层间介质层111的材料为绝缘材料。具体地，本实施例中，层间介质层111的材料为氧化硅。
66.层间介质层111的形成步骤包括：形成覆盖栅极掩膜层107的层间介质材料膜112(如图9所示)，采用平坦化工艺去除高于栅极掩膜层107顶面的层间介质材料膜112，剩余的层间介质材料膜112作为层间介质层111。
67.本实施例中，采用流动性化学气相沉积工艺形成层间介质材料膜112。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低层间介质材料膜112内形成空洞等缺陷的概率，相应有利于提高层间介质材料膜112的成膜质量。
68.半导体结构的形成方法还包括：在形成伪栅材料层105后，形成层间介质材料膜112前，在伪栅材料层105的侧壁上形成栅极侧墙层114(如图9所示)。
69.后续去除伪栅结构108和牺牲层1021形成栅极开口的过程中，栅极侧墙层114用于保护层间介质层111不易受损伤，能够限定栅极开口的空间位置，相应的限定了后续形成的金属栅极结构的形成位置。
70.后续去除伪栅结构108的过程中，伪栅结构108和栅极侧墙层114具有较大刻蚀选择比，栅极侧墙层114不易受损伤；后续去除牺牲层1021的步骤中，牺牲层1021和栅极侧墙层114具有较大的刻蚀选择比，栅极侧墙层114不易受损伤。所述栅极侧墙层114不易受损伤能够限定栅极开口的空间位置，相应的限定了后续形成的金属栅极结构的形成位置。
71.本实施例中，栅极侧墙层114的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
72.参考图13和图14，形成介电墙109后，去除伪栅结构108和牺牲层1021，形成栅极开口113。栅极开口113为后续形成金属栅极结构提供工艺空间。
73.形成栅极开口113的步骤中，栅极开口113由层间介质层111、沟道层1022以及介电墙109围成。本实施例中，提供基底的步骤中，在所述衬底100和所述沟道叠层102之间形成鳍部101。相应的，栅极开口113由栅极侧墙层114、层间介质层111、沟道层1022、隔离层106、鳍部101以及介电墙109围成。
74.具体的，去除伪栅结构108和牺牲层1021的步骤包括：
75.如图13所示，去除伪栅结构108。
76.本实施例中，采用湿法刻蚀工艺去除伪栅结构108。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。伪栅结构108的材料包括多晶硅和氧化硅，相应的湿法刻蚀工艺所采用的刻蚀溶液包括氟化氢溶液和四甲基氢氧化铵(tmah)溶液。
77.如图14所示，去除伪栅结构108后，去除牺牲层1021。
78.本实施例中，采用湿法刻蚀工艺去除牺牲层1021。湿法刻蚀工艺为各向同性刻蚀，
湿法刻蚀工艺具有较高的刻蚀速率，操作简单，工艺成本低。牺牲层1021的材料为sige，相应的湿法刻蚀工艺所采用的刻蚀溶液相应为氯化氢溶液。
79.需要说明的是，形成所述栅极开口113的过程中，还去除栅极掩膜层107.
80.参考图15，在第一器件区i和第二器件区ii的沟道层1022的表面形成第一功函数层115。
81.在半导体结构工作时，第一功函数层115用于调节第一器件区i中形成的第一型晶体管的阈值电压。
82.本实施例中，第一型晶体管为pmos，相应的第一功函数层115的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
83.本实施例中，采用原子层沉积工艺(atomic layer deposition，ald)形成第一功函数层115。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高第一功函数层115的厚度均一性，使第一功函数层115的厚度能够保形覆盖在第一器件区i和第二器件区ii中的沟道层1022的表面。在其他实施例中，还可以采用化学气相沉积工艺(chemical vapor deposition，cvd)形成第一功函数层。
84.需要说明的是，形成第一功函数层115的步骤中，第一功函数层115还形成在栅极侧墙层114的侧壁上、鳍部101的表面以及部分隔离层106的表面。
85.半导体结构的形成方法还包括：形成栅极开口113后，形成第一功函数层115前，在栅极开口113中保形覆盖栅介质层(图中未示出)。
86.栅介质层用于电隔离后续形成的金属栅极结构与沟道层1022。需要说明的是，栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
87.本实施例中，栅介质层的材料为hfo2。其他实施例中，栅介质层的材料还为zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
88.参考图16，去除第二器件区ii中的第一功函数层115。
89.去除第二器件区ii中的第一功函数层115，为后续在第二器件区ii中形成第二功函数层做准备。
90.去除第二器件区ii中的第一功函数层115的步骤包括：形成覆盖第一器件区i和部分介电墙109，且露出第二器件区ii的掩膜层116；以掩膜层116和介电墙109为掩膜，去除第二器件区ii中的第一功函数层115。
91.掩膜层116覆盖部分介电墙109，即使形成掩膜层116的过程中存在套刻误差，掩膜层116仍易完全覆盖第一器件区i且露出第二器件区ii，介电墙109增大了掩膜层116形成的工艺窗口，在去除第二器件区ii中的第一功函数层115的过程中，第一器件区i中的第一功函数层115不易受损伤，使得第一型晶体管的形成质量较好，且能够干净的去除第二器件区ii中的第一功函数层115，有利于提高半导体结构的电学性能。
92.掩膜层116与第一功函数层115具有较大刻蚀选择比，在去除第二器件区ii中的第一功函数层115的过程中，掩膜层116用于降低第一器件区i中第一功函数层115被刻蚀的概率。
93.本实施例中，掩膜层116的材料为有机材料，例如：barc(bottom anti-reflective coating，底部抗反射涂层)材料、odl(organic dielectric layer，有机介电层)材料、光刻
胶、darc(dielectric anti-reflective coating，介电抗反射涂层)材料、duo(deep uv light absorbing oxide，深紫外光吸收氧化层)材料或apf(advanced patterning film，先进图膜)材料。其他实施例中，掩膜层还可以为其他能够起到掩膜作用且易于去除的材料，使得在后续去除掩膜层时减少对第一功函数层的损伤。
94.具体的，形成掩膜层116的步骤包括：形成填充栅极开口113(如图16所示)的掩膜材料层(图中未示出)；图形化掩膜材料层，去除第二器件区ii中的掩膜材料层，剩余的掩膜材料层作为掩膜层116。
95.本实施例中采用旋涂工艺形成掩膜材料层，掩膜材料层的表面平坦度较高。
96.本实施例中，采用干法刻蚀工艺图形化掩膜材料层，形成掩膜层116。
97.需要说明的是，形成掩膜层116的步骤中，掩膜层116覆盖的介电墙109的横向尺寸占介电墙109的横向尺寸比重不宜过大也不宜过小。若掩膜层116覆盖的介电墙109的横向尺寸占介电墙109的横向尺寸比重过大，形成掩膜层116的过程中，即使存在微小的套刻误差，掩膜层116易覆盖第二器件区ii中部分第一功函数层115，导致去除第二器件区ii中的第一功函数层115的过程中，第二器件区ii中的第一功函数层115易存在残留，后续在第二器件区ii中形成第二功函数层，第二功函数层形成在残留的第一功函数层115上，在半导体结构工作时，第二功函数层不能很好的调节第二型晶体管的阈值电压，导致后续形成在第二器件区ii中的第二型晶体管的电学性能不佳。若掩膜层116覆盖的介电墙109的横向尺寸占介电墙109的横向尺寸比重过小，形成掩膜层116的过程中，即使存在微小的套刻误差，掩膜层116易露出第一器件区i中部分第一功函数层115，导致去除第二器件区ii中的第一功函数层115的过程中，第一器件区i中的第一功函数层115易受到损伤，后续在第二器件区ii中形成第二功函数层的步骤中，第二功函数层易形成在掩膜层116露出的第一器件区i中，在半导体结构工作时，第一型晶体管的阈值电压易受到第二功函数层的影响，导致后续形成在第一器件区i中的第一型晶体管的电学性能不佳。本实施例中，掩膜层116覆盖的介电墙109的横向尺寸占介电墙109的横向尺寸的三分之一至三分之二。
98.参考图17，去除第二器件区ii中的第一功函数层115后，在第二器件区ii中的沟道层1022的表面形成第二功函数层117。
99.半导体结构工作时，第二功函数层117用于调节第二型晶体管的阈值电压。
100.本实施例中，半导体结构为nmos。具体的，第二功函数层117的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种。
101.本实施例中，采用原子层沉积工艺形成第二功函数层117。在其他实施例中，还可以采用化学气相沉积工艺形成第二功函数层。
102.需要说明的是，形成第二功函数层117的步骤中，第二功函数层117还形成在栅极侧墙层114的侧壁上、鳍部101的表面以及部分隔离层106的表面。
103.半导体结构的形成方法还包括：在第二器件区ii中的沟道层1022的表面形成第二功函数层117后，去除掩膜层116。
104.本实施例中，掩膜层116的材料为有机材料，采用灰化工艺去除掩膜层116。
105.参考图18，形成第二功函数层117后，在栅极开口113中，形成金属栅极层118。
106.金属栅极层118与第一功函数层115构成第一型晶体管的金属栅极结构，金属栅极层118与第二功函数层117构成第二型晶体管的金属栅极结构。在半导体结构工作时，金属
栅极结构用于控制沟道的开启与断开。
107.本实施例中，金属栅极层118的材料包括镁钨合金。其他实施例中，金属栅极层的材料还可以为w、al、cu、ag、au、pt、ni或ti等。
108.本实施例中，采用原子层沉积工艺形成金属栅极层118。其他实施例中，还可以采用电化学电镀工艺形成金属栅极层。
109.相应的，本发明实施例还提供一种半导体结构。参考图18，示出了本发明半导体结构一实施例的结构示意图。
110.半导体结构包括：衬底100，衬底100包括用于形成第一型晶体管的第一器件区i和用于形成第二型晶体管的第二器件区ii；一个或多个沟道层1022，沿衬底100表面法线方向，间隔悬置于衬底100上；介电墙109，贯穿第一器件区i和第二器件区ii交界处的沟道层1022，且介电墙109的底部位于衬底100中；第一功函数层115，位于第一器件区i的沟道层1022的表面；第二功函数层，位于第二器件区ii的沟道层1022的表面；金属栅极层118，全包围第一功函数层115和第二功函数层。
111.本发明实施例所提供的半导体结构中，衬底100包括用于形成第一型晶体管的第一器件区i和用于形成第二型晶体管的第二器件区ii，介电墙位于第一器件区i和第二器件区ii交界处，金属栅极层118与第一功函数层115构成第一型晶体管的金属栅极结构，金属栅极层118与第二功函数层117构成第二型晶体管的金属栅极结构。第一功函数层115和第二功函数层117的形成步骤包括：在第一器件区i和第二器件区ii的沟道层1022的表面形成第一功函数层115，去除第二器件区ii中的第一功函数层115，在第二器件区中的沟道层1022表面形成第二功函数层117，去除第二器件区ii中的第一功函数层115的步骤通常包括：形成覆盖第一器件区i且露出第二器件区ii的掩膜层(图中未示出)，掩膜层可以覆盖部分或全部的介电墙109，即使形成掩膜层的过程中存在套刻误差，掩膜层仍易完全覆盖第一器件区ii且露出第二器件区ii，介电墙109增大了掩膜层形成的工艺窗口，在去除第二器件区ii中的第一功函数层115的过程中，第一器件区i中的第一功函数层115不易受损伤，使得第一型晶体管的形成质量较好，第二器件区中的第一功函数层115能去除干净，形成在第二器件区ii中的第二功函数层117的形成质量较好，相应的第二型晶体管的形成质量较好，有利于提高半导体结构的电学性能。
112.本实施例中，以平行于衬底100平面且垂直于介电墙109的延伸方向为横向，介电墙109形成在第一器件区i和第二器件区ii交界处的衬底100上，使得第一型晶体管和第二型晶体管之间不需要预留过多的横向尺寸，来避免掩膜层套刻误差而导致半导体结构电学参数失配变差的问题，第一功函数层115对第一晶体管阈值电压的调整较好，第二功函数层117对第二晶体管阈值电压的调整较好，能够提高衬底100平面的利用率，使得半导体结构的集成度较高，有利于降低半导体结构的能耗。
113.本实施例中，第一型晶体管和第二型晶体管的导电类型不同。具体的本实施例中，第一型晶体管为pmos，第二型晶体管为nmos。
114.本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
115.半导体结构还包括：鳍部101，位于衬底100和沟道层1022之间，且鳍部101与衬底
100接触。
116.在半导体结构工作时，沟道层1022用作沟道区。
117.本实施例中，沟道层1022的材料为硅。其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
118.半导体结构还包括：分立的第一源漏掺杂层，位于第一器件区i的鳍部101上，且在介电墙109的延伸方向上，第一源漏掺杂层位于沟道层1022的两侧。分立的第二源漏掺杂层，位于第二器件区ii的鳍部101上，且在介电墙109的延伸方向上，第二源漏掺杂层位于沟道层1022的两侧。
119.本实施例中，第一器件区i用于形成pmos。在半导体结构工作时，第一源漏掺杂层为沟道施加压缩应力(compression stress)，压缩沟道可以改进空穴的迁移率。具体的，第一源漏掺杂层的材料为掺杂p型离子的锗化硅或硅。具体的，p型离子包括b、ga和in中的一种或多种。
120.第二器件区i用于作为nmos。在半导体结构工作时，第二源漏掺杂层为沟道施加拉伸应力(tensile stress)，拉伸沟道可以改进电子的迁移速率。具体的，第二源漏掺杂层的材料为掺杂n型离子的碳化硅、磷化硅或硅。具体的，n型离子包括p、as和sb中的一种或多种。
121.本实施例中，介电墙109的材料为低k介质材料。低k介质材料的绝缘性能优越，第一型晶体管中的金属栅极层118与第一源漏掺杂层之间的电容耦合效应较弱，有利于提升第一型晶体管的电学性能，第二型晶体管中的金属栅极层118第二源漏掺杂层之间的电容耦合效应较弱，有利于提升第二型晶体管的电学性能。
122.本实施例中，介电墙109的材料包括：sion、sibcn、sicn、掺杂碳的sin和掺杂氧的sin中的一种或多种。
123.需要说明的是，以平行于衬底100平面且垂直于介电墙109侧壁的延伸方向为横向，介电墙109的横向尺寸不宜过大也不宜过小。若介电墙109的横向尺寸过大，介电墙109占据的半导体结构的衬底100面积过大，不利于提高半导体结构的集成度，相应的在半导体结构工作时，半导体结构的能耗不易降低。第一功函数层115和第二功函数层117的形成步骤包括：在第一器件区i和第二器件区ii中的沟道层1022的表面形成第一功函数层115，去除第二器件区ii中的第一功函数层115，在第二器件区ii中的沟道层1022表面形成第二功函数层117，去除第二器件区ii中的第一功函数层115的步骤通常包括：形成覆盖第一器件区i且露出第二器件区ii的掩膜层，掩膜层覆盖部分或全部的介电墙109，即使形成掩膜层的过程中存在套刻误差，掩膜层仍易完全覆盖第一器件区ii且露出第二器件区ii，介电墙109增大了掩膜层形成的工艺窗口，在去除第二器件区ii中的第一功函数层115的过程中，第一器件区i中的第一功函数层115不易受损伤，使得第一型晶体管的形成质量较好，第二器件区中的第一功函数层115能去除干净，形成在第二器件区ii中的第二功函数层117的形成质量较好，相应的第二型晶体管的形成质量较好。若介电墙109的横向尺寸过小，去除第二器件区ii中的第一功函数层115的过程中，形成的掩膜层即使存在微小的套刻误差，易误去除第一器件区i中的第一功函数层115，或者第二器件区ii中的第一功函数层115存在残留，导致后续形成的第一晶体管或第二晶体管的阈值电压不满足工艺需求，且若介电墙109的横向尺寸过小，后续形成的第一型晶体管和第二型晶体管之间易存在漏电流，不利于提
高半导体结构的电学性能。本实施例中，介电墙109的横向尺寸为5纳米至20纳米。
124.本实施例中，介电墙109还形成在鳍部101中。介电墙109位于鳍部101中，使得第一型晶体管和第二型晶体管的具有良好的电隔离效果。
125.需要说明的是，介电墙109，贯穿第一器件区i和第二器件区ii交界处的沟道层1022，且介电墙109的底部位于鳍部101中，相应的介电墙109能够使得第一源漏掺杂层和第二源漏掺杂层不易桥接，能提高半导体结构的电学性能。
126.半导体结构还包括：隔离层106，位于鳍部101露出的衬底100上。隔离层106用于电隔离相邻鳍部101。
127.本实施例中，隔离层106的材料为绝缘材料。具体地，本实施例中，隔离层106的材料为氧化硅。
128.金属栅极层118与第一功函数层115构成第一型晶体管的金属栅极结构，金属栅极层118与第二功函数层117构成第二型晶体管的金属栅极结构。在半导体结构工作时，金属栅极结构用于控制沟道的开启与断开。
129.在半导体结构工作时，第一功函数层115用于调节第一器件区i中形成的第一型晶体管的阈值电压。
130.本实施例中，第一型晶体管为pmos，相应的第一功函数层115的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
131.在半导体结构工作时，第二功函数层117用于调节第二器件区ii中形成的第一型晶体管的阈值电压。
132.本实施例中，半导体结构为nmos。具体的，第二功函数层117的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种。
133.本实施例中，金属栅极层118的材料包括镁钨合金。其他实施例中，金属栅极层的材料还可以为w、al、cu、ag、au、pt、ni或ti等。
134.需要说明的是，以金属栅极层在所述衬底100表面投影的延伸方向为横向，沟道层1022侧壁上的金属栅极层118和第二功函数层117总的横向尺寸d1不宜过大也不宜过小。若沟道层1022侧壁上的金属栅极层118和第二功函数层117总的横向尺寸d1过大，不利于提高半导体结构的集成度，此外，在半导体结构工作时，对沟道的控制能力没有显著改善。若沟道层1022侧壁上的金属栅极层118和第二功函数层117总的横向尺寸d1过小，在半导体结构工作时，金属栅极层118对沟道的控制能力较差。本实施例中，沟道层1022侧壁上的金属栅极层118和第二功函数层117总的横向尺寸d1为3纳米至8纳米。
135.还需要说明的是，沟道层1022侧壁上的金属栅极层118和第二功函数层117总的横向尺寸d1等于所述沟道层1022侧壁上的金属栅极层118和第一功函数层115总的横向尺寸。
136.半导体结构还包括：栅介质层(图中未示出)，位于第一功函数层115和栅极侧墙层114之间、隔离层106和第一功函数层115、鳍部101和第一功函数层115之间，位于第二功函数层117和栅极侧墙层114之间、隔离层106和第二功函数层117以及鳍部101和第二功函数层117之间。
137.栅介质层用于电隔离后续形成的栅极结构与沟道层1022。需要说明的是，栅介质层的材料为高k介质材料。本实施例中，栅介质层的材料为hfo2。
138.半导体结构还包括：层间介质层111，位于金属栅极结构的侧部，且层间层111的顶
面与金属栅极层的顶面齐平。层间介质层111用于电隔离相邻器件。
139.需要说明的是，半导体结构还包括：栅极侧墙层114，位于金属栅极结构和层间介质层111之间。栅极侧墙层114用于限定金属栅极结构的形成位置。
140.半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。虽然本发明实施例披露如上，但本发明实施例并非限定于此。