半导体结构及其形成方法与流程

1.本技术涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在28nm及以下半导体制造工艺中，高压(high voltage，hv)半导体器件可包括作为核心器件的低压(low voltage，lv)器件以及提供源极驱动的中压(medium voltage，mv)器件。器件的阈值电压越高，栅介质层的厚度就越大。因此，中压器件的栅介质层的厚度要大于低压器件的栅介质层的厚度。也就是说，当中压器件和低压器件的沟道高度一致时，中压器件栅介质层的顶部要高于低压器件栅介质层的顶部。二者之间的高度差增加了后续工艺的难度。
3.因此，需要对现有工艺进行改进，以提高半导体结构的性能。


技术实现要素：

4.鉴于以上所述现有技术的缺点，本技术的目的在于提供一种半导体结构及其形成方法，以消除不同阈值电压的半导体器件的栅介质层顶部之间的高度差，从而降低后续工艺的难度。
5.本技术的一个方面提供了一种半导体结构的形成方法，其包括：提供衬底，所述衬底包括第一区域和第二区域；在所述第一区域表面形成第一栅介质材料层；在所述第二区域表面选择性外延生长(epitaxial growth)衬底材料以形成外延层，使得所述外延层的顶部与所述第一栅介质材料层的顶部之间的高度差的绝对值小于第一目标阈值；在所述外延层表面形成第二栅介质材料层。
6.可选地，所述第一目标阈值为至
7.可选地，所述第一目标阈值为至
8.可选地，所述外延层的顶部与所述第一栅介质材料层的顶部齐平。
9.可选地，所述第二栅介质材料层的顶部与所述第一栅介质材料层的顶部之间的高度差的绝对值小于第二目标阈值。
10.可选地，所述第二目标阈值为至
11.可选地，所述第二目标阈值为至
12.可选地，所述第二栅介质材料层的顶部与所述第一栅介质材料层的顶部齐平。可选地，在所述外延层表面形成第二栅介质材料层的工艺方法包括：对所述外延层表面进行氧化处理。
13.可选地，对所述外延层表面进行氧化处理的工艺方法包括：原位水汽生成工艺。
14.可选地，所述方法还包括：在所述第一栅介质材料层表面和所述第二栅介质材料层表面形成第一栅极材料层；刻蚀所述第一栅极材料层以形成第一栅极和第二栅极；分别刻蚀所述第一栅介质材料层和所述第二栅介质材料层以形成第一栅介质层和第二栅介质层；以及在所述第一区域内形成第一源极和第一漏极，在所述第二区域内形成第二源极和
第二漏极，所述第一源极和所述第一漏极分别位于所述第一栅介质层两侧，所述第二源极和所述第二漏极分别位于所述第二栅介质层两侧。
15.可选地，所述方法还包括：通过第三栅极和第四栅极替换所述第一栅极和所述第二栅极。
16.可选地，通过第三栅极和第四栅极替换所述第一栅极和所述第二栅极包括：形成层间介电层，所述层间介电层的顶部高于所述第一栅极顶部和第二栅极顶部；对所述层间介电层进行平坦化处理，使得所述层间介电层的顶部、所述第一栅极的顶部和所述第二栅极的顶部齐平；去除所述第一栅极和所述第二栅极，以暴露所述第一栅介质层的顶部、所述第二栅介质层的顶部及所述层间介质层的侧壁；在所述第一栅介质层的顶部、所述第二栅介质层的顶部、所述层间介质层的侧壁和顶部形成第二栅极材料层；以及对所述第二栅极材料层进行平坦化处理，以形成第三栅极和第四栅极，并使得所述第三栅极的顶部、所述第四栅极的顶部与所述层间介质层的顶部齐平。
17.可选地，所述第一栅极和所述第二栅极的材料为硅，所述第三栅极和所述第四栅极的材料为金属。
18.本技术的另一个方面提供了一种半导体结构，其包括：衬底，所述衬底包括第一区域和第二区域，所述第二区域的顶部高于所述第一区域的顶部；第一栅介质层，位于所述第一区域表面；以及第二栅介质层，位于所述第二区域表面，所述第二栅介质层的顶部与所述第一栅介质层的顶部之间高度差的绝对值小于第二目标阈值。
19.可选地，所述第二目标阈值为至
20.可选地，所述第二目标阈值为至
21.可选地，所述第二栅介质材料层的顶部与所述第一栅介质材料层的顶部齐平。
22.可选地，所述半导体结构还包括：第三栅极，位于所述第一栅介质层表面；第四栅极，位于所述第二栅介质层表面；第一源极和第一漏极，位于所述第一区域内，并分别位于所述第一栅介质层两侧；第二源极和第二漏极，位于所述第二区域内，并分别位于所述第二栅介质层两侧。
23.本技术的技术方案具有以下有益效果：
24.如果所述第一栅介质层的顶部比所述第二栅介质层顶部高，则形成在所述第一栅介质层上的第一栅极的顶部比形成在所述第二栅介质层上的第二栅极的顶部也要高。由此导致，在对随后沉积层间介电层进行平坦化处理以期同时暴露所述第一栅极和所述第二栅极的过程中，如果所述平坦化处理在第一栅极被暴露时停止，则第二栅极表面可能无法暴露，即还有层间介质层残留，使得后续对栅极的刻蚀无法正常进行；但如果所述平坦化处理直到第二栅极被暴露时才停止，则此时可能已经去除了一部分的第一栅极，导致第一栅极消耗过度，使得剩余的第一栅极的厚度不足以达到目标值，甚至有暴露出第一栅介质的风险，不仅造成材料、工艺时间及资源的浪费，更重要的是，过薄的第一栅极层，在后续器件工作过程中，极容易造成漏电或击穿。另外，栅极尺寸越大，在对所述层间介电层进行平坦化处理时所带来的凹陷(dishing)问题就越严重，这可能导致剩下的所述第一栅极在凹陷的地方厚度不足，进而导致后续形成的金属栅极的厚度不足，最终造成漏电或击穿，影响器件的操作性能及可靠性等。
25.通过
″
在所述第二区域表面形成外延层，所述外延层的顶部与所述第一栅介质材
料层的顶部的高度差的绝对值小于第一目标阈值；以及在所述外延层表面形成第二栅介质材料层
″
的技术手段，使得后续形成的所述第一栅介质层和所述第二栅介质层具有基本相同的顶部高度，并且形成在所述第一栅介质层和所述第二栅介质层上的第一栅极和第二栅极也具有基本相同的顶部高度。因此，在后续平坦化过程中，避免了所述层间介电层的残留或第一栅极厚度不足的技术问题，不仅扩大了后续工艺的窗口，也进一步提高了器件的电性能及可靠性等。
附图说明
26.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本公开的范围，其他方式的实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。其中：
27.图1a为一种半导体结构的剖面结构示意图；
28.图1b为一种半导体结构的剖面结构示意图；
29.图2为根据本技术实施例的半导体结构的形成方法的流程图；
30.图3a至图3l为根据本技术实施例的半导体结构形成过程的剖面示意图。
具体实施方式
31.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本公开的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本公开不限于所示的实施例，而是与权利要求一致的最宽范围。
32.下面结合实施例和附图对本技术技术方案进行详细说明。
33.如图1a和图1b所示，一种半导体结构包括：衬底10，衬底10包括阱区20以及位于阱区20中的第一区域30、第二区域40和沟槽隔离结构(例如，包括衬垫氧化物52和介电填充物51)，所述沟槽隔离结构位于第一区域30和第二区域40之间；位于第一区域30表面的第一栅介质层33以及位于第一区域30内并位于第一栅介质层33两侧的第一源极31和第一漏极32；位于第二区域40表面的第一栅介质层43以及位于第二区域40内并位于第二栅介质层43两侧的第二源极41和第二漏极42；位于第一栅介质层33表面的第一栅极34；位于第二栅介质层43表面的第二栅极44；以及位于衬底10表面、第一栅极34表面及侧壁和第二栅极44表面及侧壁的层间介电层70(ild，inter-layer dielectric)。应注意，图中所示仅为示例性结构，在其他实施例中，第一源极31和第一漏极32的位置可以互换，而第二源极41和第二漏极42的位置可以互换。
34.所述第一区域可以为中压器件区域，第一源极31、第一漏极32、第一栅介质层33和第一栅极34对应于中压器件，其中，第一栅介质层33的长度约为10～15μm，第一栅介质层33的厚度约为所述第二区域可以为低压器件区域，第二源极41、第二漏极42、第二栅介质层43和第二栅极44对应于低压器件，其中，第二栅介质层43的长度约为1～5μm，第
二栅介质层43的厚度约为如图中可见，当中压器件和低压器件的沟道高度一致时，第一栅介质层33的顶部要比第二栅介质层43的顶部高出第一栅介质层33与第二栅介质层43之间的高度差增加了后续工艺的难度。
35.具体地，由于第一栅介质层33的顶部比第二栅介质层43顶部高，当中压器件和低压器件的沟道高度一致时，形成在第一栅介质层33上的第一栅极34的顶部比形成在第二栅介质层43上的第二栅极44的顶部也要高。因此，在对随后沉积层间介电层70进行平坦化处理以同时暴露第一栅极34和第二栅极44的过程中，如果所述平坦化处理在第一栅极34被暴露时停止，则第二栅极44表面可能无法充分暴露，即还有层间介电层残留，使得后续的对栅极的刻蚀无法正常进行；但如果所述平坦化处理直到第二栅极44被暴露时才停止，则此时可能已经去除了一部分的第一栅极34，导致第一栅极34消耗过度，使得剩余的第一栅极34的厚度不足以达到目标值，甚至有暴露出第一栅介质33的风险，不仅造成材料、工艺时间及资源的浪费，更重要的是，过薄的第一栅极层34，在后续器件工作过程中，极容易造成漏电或击穿。另外，由于栅极尺寸越大，在对层间介电层70和第一栅极34进行平坦化处理时所导致的凹陷(dishing)问题就越严重，这可能导致剩下的第一栅极34厚度不足，进而影响器件的操作性能及可靠性等。
36.为了解决上述问题，本技术实施例提供一种半导体结构及其形成方法，如图2所示，该半导体结构的形成方法包括以下步骤：
37.步骤s101：提供衬底，所述衬底包括第一区域和第二区域；
38.步骤s102：在所述第一区域的部分表面形成第一栅介质材料层；
39.步骤s103：在所述第二区域表面选择性外延生长衬底材料以形成外延层，使得所述外延层的顶部与所述第一栅介质材料层的顶部之间的高度差的绝对值小于第一目标阈值；
40.步骤s104：在所述外延层表面形成第二栅介质材料层；
41.步骤s105：在所述第一栅介质层表面和所述第二栅介质层表面形成第一栅极材料层；
42.步骤s106：刻蚀所述第一栅极材料层以形成第一栅极和第二栅极，并且分别刻蚀所述第一栅介质材料层和所述第二栅介质材料层以形成第一栅介质层和第二栅介质层；
43.步骤s107：在所述第一区域内形成第一源极和第一漏极并在所述第二区域内形成第二源极和第二漏极，所述第一源极和所述第一漏极分别位于所述第一栅介质层两侧，所述第二源极和所述第二漏极分别位于所述第二栅介质层两侧；
44.步骤s108：形成层间介电层，所述层间介电层的顶部高于第一栅极的顶部和第二栅极的顶部；
45.步骤s109：对所述层间介电层进行平坦化处理，使得所述层间介电层的顶部、所述第一栅极的顶部和所述第二栅极的顶部齐平；
46.步骤s110：去除所述第一栅极和所述第二栅极，暴露所述第一栅介质层的顶部、所述第二栅介质层的顶部及所述层间介质层的侧壁；
47.步骤s111：在所述第一栅介质层的顶部、所述第二栅介质层的顶部、所述层间介质层的侧壁和顶部形成第二栅极材料层；
48.步骤s112：对所述第二栅极材料层进行平坦化处理，以形成第三栅极和第四栅极，并使得所述第三栅极的顶部、所述第四栅极的顶部与所述层间介质层的顶部齐平。
49.下面结合图3a至图3l对上述各个步骤进行详细说明。应注意，以其他顺序执行以上和以下步骤的方法也落入本公开的保护范围。
50.如图3a所示，提供衬底100，衬底100包括第一区域300和第二区域400。
51.衬底100的材料可以为硅(si)、锗(ge)、硅锗(sige)、碳化硅(sic)、绝缘体上硅(soi)、绝缘体上锗(goi)，或者其它的半导体材料，例如砷化镓(gaas)等iii-v族化合物。衬底100的材质可以是多晶硅。衬底100还可以是绝缘体上硅结构或硅上外延层结构。
52.衬底100可包括阱区200，阱区200可以为在衬底100中注入离子而形成，起到保护电路的作用。阱区200可以为p型阱区或n型阱区。p型阱区可以为在衬底200中进行p型掺杂形成，用于p型掺杂的杂质离子可以为硼离子、铟离子、镓离子等各种离子中的一种或几种；n型阱区可以为在衬底100中进行n型掺杂形成，用于n型杂质离子可以为磷离子、砷离子、锑离子等各种离子中的一种或几种。在本实施例中，阱区200为低浓度n型深阱。
53.衬底100还可包括第一区域300和第二区域400，第一区域300和第二区域400可位于阱区200内。第一区域300可以为中压器件区域，第二区域400可以为低压器件区域。第一区域300可以为在阱区200中进行掺杂形成。第一区域300的掺杂类型可以与阱区200的掺杂类型相同或相反。第一区域300的掺杂浓度可高于阱区200的掺杂浓度。第二区域400可以为在阱区200中进行掺杂形成。第二区域400的掺杂类型可以与阱区200的掺杂类型相同或相反。第二区域400的掺杂浓度可高于阱区200的掺杂浓度。
54.衬底100还可包括沟槽隔离结构，所述沟槽隔离结构可包括衬垫氧化物520和填充物510。衬垫氧化物520和填充物520均可为氧化物，例如，氧化硅。衬垫氧化物520的形成方法可以为原子层沉积(ald)工艺、氧化处理工艺、原位水汽生成(issg)工艺等；填充物520的形成方法可以为化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺、原子层沉积(ald)工艺、旋涂(soc)工艺、溅射(sputtering)工艺等。所述沟槽隔离结构可位于第一区域300和第二区域400之间。
55.如图3b所示，在第一区域300的衬底100表面形成第一栅介质材料层330。
56.第一栅介质材料层330可以包括硅的氧化物、硅的氮氧化物(sion)或其他高介电常数(即：k值≥3.9)材料，如：二氧化铪(hfo2)、氧化钽(ta2o5)、氧化锆(zro2)、氧化钛(tio2)等。第一栅介质材料层330可以通过物理气相沉积(pvd)工艺、化学气相沉积(cvd)工艺、原子层沉积(ald)工艺、氧化处理工艺、原位水汽生成(issg)等工艺形成在第一区域300的表面。在第一区域300的衬底100表面形成第一栅介质材料层330的工艺步骤和方法可包括：首先，在衬底100的部分表面(例如，第一区域300表面、第二区域400表面和所述沟槽隔离结构表面)形成第一栅介质材料层330，然后去除(例如，通过干法刻蚀或湿法刻蚀)位于第二区域400表面和所述沟槽隔离结构表面的第一栅介质材料层330。在本实施例中，第一区域300可对应于中压器件区，第一栅介质材料层330的厚度可以为至本领域技术人员应理解，第一栅介质材料层330的厚度不限于文中公开的数值范围，其他厚度的第一栅介质材料层330的也是可能的。
57.如图3c所示，在第二区域400表面选择性外延生长衬底材料以形成外延层401，使得外延层401的顶部与第一栅介质材料层330的顶部之间的高度差的绝对值小于第一目标
阈值。
58.在本实施例中，外延层401的顶部与第一栅介质材料层330的顶部的高度差的绝对值小于或等于在本实施例中，外延层401的顶部等于或低于第一栅介质材料层330的顶部。在一些实施例中，外延层401的顶部高于第一栅介质材料层330的顶部。在其他实施例中，所述第一目标阈值的范围可以为至优选地，至更优选地，至例如，所述第一目标阈值可以为例如，所述第一目标阈值可以为例如，所述第一目标阈值可以为或等。
59.可以在第二区域400表面选择性外延生长(epitaxial growth)衬底材料(例如：硅)，使第二区域400的顶部高度增加，以形成外延层401。在本实施例中，外延层401的高度为至例如，在其他实施例中，外延层401的高度可以为至采用选择性外延生长的方式来形成衬底材料，无需增加额外光刻工艺及光罩，因此能够节省时间成本与工艺成本。在一些实施例中，外延层401的顶部低于第一栅介质材料层330的顶部。在一些实施例中，外延层401的顶部与第一栅介质材料层330的顶部基本齐平。在一些实施例中，也可以通过物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)等工艺在第二区域400表面形成外延层401。
60.如图3d所示，在外延层401表面形成第二栅介质材料层430。
61.第二栅介质材料层430的材料可以包括硅的氧化物、二氧化铪或其他的高k材料。在外延层401表面形成第二栅介质材料层430的工艺方法包括：对所述外延层401表面进行氧化处理。可采用原位水汽生成(in-sim steam generation，issg)工艺对所述第二区域的表面进行氧化处理，以形成所述第二栅介质材料层430(例如：氧化硅)。issg工艺是一种通过高温水汽氛围来生长氧化层的工艺，其生长氧化层的速度较快，可以精确地控制氧化层生长的厚度及均匀度。在本实施例中，第二区域400可对应于低压器件区，第二栅介质材料层430的厚度可以为至例如本领域技术人员应理解，第二栅介质材料层430的厚度不限于文中公开的数值范围，其他厚度的第二栅介质材料层430的也是可能的。
62.第二栅介质材料层430的顶部与第一栅介质材料层330的顶部之间的高度差可以小于第二目标阈值。所述第二目标阈值的范围可以为至优选地，至更优选地，至例如，所述第一目标阈值可以为例如，所述第一目标阈值可以为或在本实施例中，第二栅介质材料层430的顶部与第一栅介质材料层330的顶部基本齐平。在其他实施例中，根据外延层401的顶部与第一栅介质材料层330的顶部的位置关系，第二栅介质材料层430的顶部也可以高于或低于第一栅介质材料层330的顶部。
63.如图3e所示，在第一栅介质材料层330的表面和第二栅介质材料层430的表面形成第一栅极材料层800。
64.第一栅极材料层800可以是硅，例如，多晶硅(poly-si)、无定型硅(a-si)、单晶硅(c-si)。例如，可以通过物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)等工艺在第一栅极介质材料层330表面和第二栅介质材料层430表面沉积多晶硅层。在一些实施例
中，第一栅极材料层800还覆盖所述沟槽隔离结构的表面。
65.如图3f所示，刻蚀第一栅极材料层800以形成第一栅极340和第二栅极440，并且刻蚀第一栅介质材料层330和第二栅介质材料层430以形成第一栅介质层331和第二栅介质层431。
66.例如，可以通过干法刻蚀或湿法刻蚀来形成第一栅极340和第二栅极440。例如，第一栅极340和第二栅极440可以是伪栅(dummy gate)。
67.可以通过干法刻蚀或湿法刻蚀来形成第一栅介质层331和第二栅介质层431。
68.如图3g所示，在第一区域300内形成第一源极310和第一漏极320，并在第二区域400内形成第二源极410和第二漏极420，第一源极310和第一漏极320分别位于第一栅介质层330两侧，第二源极410和第二漏极420分别位于第二栅介质层430两侧。
69.可以通过向第一区域300注入杂质离子的方式来形成第一源极310和第一漏极320。可以通过向第二区域400注入杂质离子的方式来形成第二源极410和第二漏极420。应注意，图中所示第一源极310、第一漏极320、第二源极410和第二漏极420仅为示例性结构，在其他实施例中，第一源极310和第一漏极320的位置可以互换，而第二源极410和第二漏极420的位置可以互换。
70.如图3h所示，形成层间介质层700，层间介质层700的顶部高于第一栅极340顶部和第二栅极440的顶部。
71.层间介电层700的材料可以包括氮化硅或氧化硅。层间介电层700可以通过化学气相沉积(cvd)、原子层沉积(ald)、旋涂(soc)等工艺形成。在一些实施例中，层间介质层700还可覆盖所述沟槽隔离结构的表面、第一区域300的部分表面、第一栅介质层331的侧壁、第二栅介质层431的侧壁、以及外延层401的顶部。
72.如图3i所示，对层间介电层700进行平坦化处理，使得层间介电层700的顶部、第一栅极340的顶部和第二栅极440的顶部齐平。
73.在本实施例中，所述平坦化处理为化学机械抛光(chemical-mechanical polishing，cmp)。
74.如图3j所示，去除第一栅极340和第二栅极440，以暴露第一栅介质层331的顶部、第二栅介质层431的顶部及层间介质层700的侧壁。
75.例如，可以通过干法刻蚀或湿法刻蚀的方式去除第一栅极340和第二栅极440。在一些实施例中，可以仅去除第二栅极440，而保留第一栅极340。
76.如图3k所示，在第一栅介质层331的顶部、在第二栅介质层431的顶部、层间介质层700的侧壁和顶部形成第二栅极材料层900。
77.第二栅极材料层900可以包含金属，例如，钽、钨。例如，可以通过物理气相沉积、化学气相沉积、原子层沉积等工艺形成第二栅极材料层900。
78.在保留第一栅极340的实施例中，第二栅极材料层900形成在第一栅极340的表面、第二栅介质层431的表面、层间介质层700的侧壁和顶部。
79.如图3l所示，对第二栅极材料层900进行平坦化处理，以形成第三栅极341和第四栅极441，并使得第三栅极341的顶部、第四栅极441的顶部与层间介质层700的顶部齐平。
80.在本实施例中，所述平坦化处理为化学机械抛光。
81.在保留第一栅极340的实施例中，对第二栅极材料层900进行平坦化处理，以暴露
第一栅极340并形成第四栅极441，并使得第一栅极340的顶部、第四栅极441的顶部与层间介质层700的顶部齐平。
82.在本技术的实施例中，通过使第二栅介质材料层430的顶部与第一栅介质材料层330的顶部基本齐平，可以使后续形成的第一栅介质层331和第二栅介质层431具有基本相同的顶部高度，进而使得后续形成在第一栅介质层331和第二栅介质层431上的第一栅极340和第二栅极440也具有基本相同的顶部高度。因此，在所述平坦化处理中，避免了层间介电层700的残留。另外，第一栅极340也不会为了兼顾顶部高度更低的第二栅极440而在所述平坦化处理中被大量去除，从而在发生凹陷效应时导致剩余栅极厚度不足，甚至有暴露出第一栅介质层331的风险。另外，随后形成的第三栅极341和第四栅极441也不会在平坦化处理中因凹陷效应的影响而缺乏足够的剩余厚度。因此，本技术的半导体结构及其形成方法能够有效地改善半导体器件的性能。
83.本技术的实施例还提供了一种半导体结构，其包括：衬底100，衬底100包括第一区域300和第二区域400，第二区域400的顶部高于第一区域300的顶部；第一栅介质层331，位于第一区域300表面；以及第二栅介质层431，位于第二区域400表面，第二栅介质层431的顶部与第一栅介质层331的顶部之间的高度差小于第二目标阈值。
84.该半导体结构还可包括：第三栅极341，第三栅极341位于第一栅介质层331表面；第四栅极441，第四栅极441位于第二栅介质层431表面；第一源极310和第一漏极320，位于第一区域300内并分别位于第一栅介质层331两侧；第二源极410和第二漏极420，第二源极410和第二漏极420位于第二区域400内并分别位于第二栅介质层431两侧。
85.综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改旨在由本公开提出，并且在本公开的示例性实施例的精神和范围内。