鉴频鉴相器及锁相环电路的制作方法

1.本发明涉及集成电路设计领域，尤其涉及一种鉴频鉴相器及锁相环电路。


背景技术：

2.作为集成电路中的通用模块，锁相环正在得到越来越广泛的应用。在收 发机系统中，锁相环可以用来产生本振信号，实现信号的调制和解调。在模 拟电路中，锁相环可以用来产生一个高精度的时钟，作为模数转换器 (analogdigital converter，简称
″
adc
″
)等元件的输入。
3.锁相环系统具有各种不同的结构，基于电荷泵的模拟锁相环系统是目前 应用较为广泛的一种锁相环结构，其结构原理具体如图1所示，由鉴频鉴相器、 电荷泵、滤波器、压控振荡器和可编程序n分频器组成。根据分频器1/n取值 方式的不同，频率合成锁相环路主要有两种形式：整数分频锁相环和小数分 频锁相环。当n取整数时，为整数分频锁相环；当n取小数时，为小数分频锁 相环。
4.然而，现有技术中的小数分频锁相环电路相位噪声高，输出信号性能差 的问题有待解决。


技术实现要素：

5.本发明提供了一种鉴频鉴相器，其特征在于，包括：第一下降沿d触发 器、第二上升沿d触发器、第三上升沿d触发器、或逻辑单元和复位电路； 所述第一下降沿d触发器的数据输入端耦接于高电平，时钟信号输入端耦接 于基准时钟信号，复位端耦接于所述复位电路的输出端，输出端与所述或逻 辑单元的输入端耦接；所述第二上升沿d触发器的数据输入端耦接于高电平， 时钟信号输入端耦接于基准时钟信号，复位端耦接于所述复位电路的输出端， 输出端与所述或逻辑单元的输入端耦接；所述第三上升沿d触发器的数据输 入端耦接于高电平，时钟信号输入端耦接于反馈时钟信号，复位端耦接于所 述复位电路的输出端，输出端分别与所述复位电路输入端及电荷泵耦接；所 述或逻辑单元的输出端分别与所述复位电路输入端与所述电荷泵耦接。
6.可选的，所述或逻辑单元包括或门电路；所述或门电路的输入端分别耦 接于所述第一下降沿d触发器的输出端和所述第二上升沿d触发器的输出 端，所述或门电路的输出端与所述电荷泵耦接。
7.可选的，所述复位电路为与门电路；所述与门电路的第一输入端与所述 或逻辑单元的输出端耦接，第二输入端与所述第三上升沿d触发器的输出端 耦接，输出端分别与所述第一下降沿d触发器的复位端、所述第二上升沿d 触发器的复位端及所述第三上升沿d触发器的复位端耦接。
8.可选的，所述鉴频鉴相器还包括占空比纠正电路，所述基准时钟信号经 过所述占空比纠正电路的纠正之后再分别耦接于所述第一下降沿d触发器及 所述第二升沿d触发器的时钟信号输入端。
9.可选的，所述鉴频鉴相器还包括反相单元；所述或逻辑单元的输出端通 过所述反相单元后耦接于所述电荷泵。
10.可选的，所述反相单元包括非门电路，所述非门电路的输入端耦接于所 述或逻辑单元的输出端，输出端与所述电荷泵耦接。
11.本发明还提供一种锁相环电路，包括任一项上述鉴频鉴相器。
12.与现有技术相比，本发明的技术方案具有以下的优点：
13.本发明通过一种利用输入时钟的上升沿和下降沿来进行相位比较。这种 设计在一个时钟周期可以完成两次相位比较，等效于使用2倍参考时钟频率， 降低了分频比及锁相环带宽内相位噪声，提高了锁相环输出信号|生能。
附图说明
14.图1是一种锁相环结构原理图；
15.图2是传统小数分频锁相环电路中的鉴频鉴相器和电荷泵的连接结构示 意图；
16.图3是本发明实施例中的一种鉴频鉴相器的结构示意图；
17.图4为本发明实施例中的第一种锁相环电路中的鉴频鉴相器和电荷泵的 连接结构示意图；
18.图5为本发明实施例中的第二种锁相环电路中的鉴频鉴相器和电荷泵的 连接结构示意图；
19.图6为本发明实施例中的第三种锁相环电路中的鉴频鉴相器和电荷泵的 连接结构示意图；图7为本发明第三实施例的一种锁相环电路中的鉴频鉴相器和电荷泵的 连接结构示意图。
具体实施方式
20.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图 对本发明的具体实施例做详细的说明。
21.图2是传统小数分频锁相环电路中的鉴频鉴相器和电荷泵的连接结构示 意图。如图2所示，传统小数分频锁相环电路的频率有一定带宽，其最终输 出带宽内的相位噪声的主要贡献者是参考时钟，鉴频鉴相器，电荷泵以及其 它模块。锁相环输出的相位噪声来自于这些模块的相位噪声乘以分频比。电 路设计时，主要通过调节开关等mos器件尺寸来提高性能。除了优化各模块 性能降低其相位噪声外，也可以通过提高输入参考时钟的频率，降低分频比 来实现。高频率的参考时钟成本高，并且系统设计的本身会限制能使用的参 考时钟频率。常规的锁相环设计只利用输入时钟的上升沿或下降沿来进行相 位比较。因此，相位噪声高，输出信号性能差的问题有待解决。
22.图3是本发明实施例中的一种鉴频鉴相器的结构示意图。其中：
23.所述鉴频鉴相器100包括：第一下降沿d触发器dff1、第二上升沿d 触发器dff2、第三上升沿d触发器dff3、或逻辑单元101和复位电路102。
24.所述第一下降沿d触发器dff1的数据输入端d耦接于高电平vdd，时 钟信号输入端ck耦接于基准时钟信号fref，复位端rs耦接于所述复位电路 and的输出端a，输出端q与所
述或逻辑单元101的输入端耦接。
25.所述第二上升沿d触发器dff2的数据输入端d耦接于高电平vdd，时 钟信号输入端ck耦接于基准时钟信号fref，复位端rs耦接于所述复位电路 102的输出端a，输出端q与所述或逻辑单元101的输入端耦接。
26.所述第三上升沿d触发器dff3的数据输入端d耦接于高电平vdd，时 钟信号输入端ck耦接于反馈时钟信号fdiv，复位端rs耦接于所述复位电路 102的输出端a，输出端q输出的down信号分别与所述复位电路102输入 端及电荷泵耦接。
27.所述或逻辑单元101输出端b输出的up信号分别与所述复位电路102 输入端与所述电荷泵耦接。
28.具体的，在本发明一实施例中，所述或逻辑单元101包括或门电路or； 所述或门电路or的输入端分别耦接于所述第一下降沿d触发器dff1的输 出端和所述第二上升沿d触发器dff2的输出端，所述或门电路or的输出 端b输出的up信号与所述电荷泵200耦接。
29.具体的，在本发明一实施例中，所述复位电路102为与门电路and；所 述与门电路and的第一输入端a1与所述或逻辑单元101的输出端b耦接， 第二输入端a2与所述第三上升沿d触发器dff3的输出端q耦接，输出端a 分别与所述第一下降沿d触发器dff1的复位端rs、所述第二上升沿d触发 器dff2的复位端rs及所述第三上升沿d触发器dff3的复位端rs耦接。
30.图4为本发明实施例中的一种锁相环电路中的鉴频鉴相器和电荷泵的连 接结构示意图。在本事实例中，所述电荷泵200为上拉/下拉电流电荷泵。所 述电荷泵200包括第一电流源c201、第二电流源c202、第一控制开关s201 和第二控制开关s202。
31.所述第一电流源c201的第一端与所述第一控制开关s201的第二端耦接， 所述第一控制开关s201的第一端与电源(vdd)耦接，所述第一电流源c201 的第二端与所述第二电流源c202的第一端耦接，所述第二电流源c202的第 二端与所述第二控制开关s202的第一端耦接，所述第二控制开关s202的第 二端接地(gnd)。
32.所述第一控制开关s201的控制端与鉴频鉴相器的up信号耦接，所述第 二控制开关s202的控制端与鉴频鉴相器的dn信号耦接；所述第一电流源 c201的第二端和所述第二电流源c202的第一端相连，并与所述电荷泵200 的输出端耦接，所述电荷泵200的输出端耦接至环路滤波器。
33.在本发明一实施例中，所述第一电流源c201为pmos晶体管；所述第二 电流源为nmos晶体管。具体的，所述pmos晶体管的源极s接所述第一控 制开关s201，所述pmos晶体管的漏极d与所述nmos晶体管的漏极d相 连，并与所述电荷泵200的输出端耦接，所述nmos晶体管的源极s与所述 第二控制开关s202的第一端耦接。
34.在本发明实施例中，由于本设计中锁相环锁定时，反馈信号fdiv相位领 先于基准时钟信号fref，由于所述第一下降沿d触发器dff1为下降沿触发 器，而所述第二上升沿d触发器dff2为上升沿触发器，当所述基准时钟信 号fref为上升沿信号时，触发所述第二上升沿d触发器dff2，也就是说所 述第二上升沿d触发器dff2的输出端q的状态变化都发生在基准时钟信号 fref的上升沿，其逻辑值由数据信号d决定。当fref到达上升沿时，触发所 述第二上升沿d触发器dff2的输出端q发生由低到高的变化，经过所述或 门电路or，则所述鉴频鉴相器100的输出信号up发生由低到高的变化，所 述电荷泵200的所述第一控制开关
s201闭合。在反馈信号fdiv为上升信号时， 触发所述第三上升沿d触发器dff3，触发所述第三上升沿d触发器dff3 的输出端q发生由低到高的变化，所述电荷泵200的所述第二控制开关s202 闭合，此时，所示电荷泵200开始放电。
35.同时，所述复位电路102的输入端同时变高，所述第一下降沿d触发器 dff1、第二上升沿d触发器dff2及第三上升沿d触发器dff3同时被复位。 所述第一下降沿d触发器dff1、第二上升沿d触发器dff2及第三上升沿d 触发器dff3的输出端均为低电平，经过所述或门电路or，所述或门电路 or的输出端b为低电平，则所述鉴频鉴相器100的输出up信号由高变低， 所述第一控制开关s201打开，所述电荷泵200停止放电。同理，所述down 信号也由高变低，所述第二控制开关s202打开，所述电荷泵200停止放电。 当所述电荷泵200在停止放电状态时，漏电流会对环路滤波器进行充电，环 路滤波器的输出电压会升高，压控振荡器的频率会因此变高。这也是当锁相 环锁定时，反馈信号fdiv的相位会领先于基准时钟信号fref的原因。
36.继续参考图4，当所述基准时钟信号fref为下降沿信号时，所述第一下 降沿d触发器dff1被触发，触发所述第一下降沿d触发器dff1的输出端 q发生由低到高的变化，经过所述或门电路or后，所述鉴频鉴相器100的输 出信号up发生由低到高的变化，所述电荷泵200的所述第一控制开关s201 闭合。在反馈信号fdiv为上升信号时，触发所述第三上升沿d触发器dff3， 触发所述第三上升沿d触发器dff3的输出端q发生由低到高的变化，所述 电荷泵200的所述第二控制开关s202闭合，此时，所示电荷泵200开始放电。
37.如上所述，所述复位电路102的输入端同时变高，所述第一下降沿d触 发器dff1、第二上升沿d触发器dff2及第三上升沿d触发器dff3同时被 复位。以下不再赘述。
38.从本实施例中可知，在一个时钟周期内完成两次相位比较，等效于使用2 倍参考时钟频率，降低了分频比，从而降低了锁相环带宽内相位噪声，提高 锁相环输出信号性能。参考图5，为本发明一实施例使用上拉/下拉电流电荷 泵的鉴频鉴相器波形。
39.参考图6，图6是本发明另一实施例的一种锁相环电路中的鉴频鉴相器和 电荷泵的连接结构示意图。在本发明实施例中，所述鉴频鉴相器100还包括 反相单元303；所述或逻辑单元101的输出端b通过所述反相单元303后耦 接于所述电荷泵300。具体的，所述反相单元303包括非门电路，所述非门电 路的输入端耦接于所述或逻辑单元101的输出端b，输出端与所述电荷泵300 耦接。
40.参考图7，图7是本发明第三实施例的一种锁相环电路中的鉴频鉴相器和 电荷泵的连接结构示意图。在本发明实施例中，所述鉴频鉴相器100还包括 占空比纠正电路400，所述基准时钟信号fref经过所述占空比纠正电路400 的纠正之后再分别耦接于所述第一下降沿d触发器dff1及所述第二升沿d 触发器dff2的时钟信号输入端ck。
41.由于本设计使用了输入参考时钟的上升沿和下降沿，所以对输入时钟的 占空比要求为50％。这个要求在使用偏置电流电荷泵的小数分频的锁相环中 尤其重要。占空比偏离50％会对鉴频鉴相器的线性度造成影响，引起的非线 性效应会降低锁相环带内的相位噪声性能。绝大多数应用场景下，参考时钟 的占空比都能满足这个要求。在少数输入时钟占空比不是50％的场景下，可 以引入占空比纠正电路，将输入时钟占空比调整为50％。占空比纠正为常规 电路，任何一种满足要求的设计都可以应用在本发明中。
42.综上所述，本发明提供的技术方案中，利用输入时钟的上升沿和下降沿 来进行相
位比较。这种设计在一个时钟周期可以完成两次相位比较，等效于 使用2倍参考时钟频率，降低了分频比及锁相环带宽内相位噪声，提高了锁 相环输出信号性能。
43.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员， 在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保 护范围应当以权利要求所限定的范围为准。