功率半导体装置及其制备方法与流程

1.本发明属于半导体设计及制造领域，特别是涉及一种功率半导体装置及其制备方法。


背景技术：

2.igbt(insulated gate bipolar transistor)，绝缘栅双极型晶体管，是由bjt(双极型三极管)和mos(绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件，兼有mosfet的高输入阻抗和gtr的低导通压降两方面的优点。gtr饱和压降低，电流密度大，但驱动电流较大；mosfet驱动功率很小，开关速度快，但导通压降大，电流密度小。igbt综合了以上两种器件的优点，驱动功率小而饱和压降低。因此其应用也越来越广泛，是一种重要的功率半导体器件。
3.igbt是双载流子工作的器件，在器件体内会临时出现两种不同的电流拓扑：一个电子流(mosfet电流)，另外一种是空穴电流(双极)。现有的fs igbt(场截止)技术，当在栅极施加一个负偏压或栅压低于门限值时，沟道被禁止，没有空穴注入n型漂移区内。在任何情况下，mosfet电流在开关阶段迅速下降，集电极电流则逐渐降低，这是因为关断开始后，在n型漂移区内还存在少数的载流子(少子)，形成拖尾电流。这个拖尾电流的降低速度，取决于关断时电荷的密度和载流子的寿命。少子的缓慢衰减会使集电极拖尾电流变大，拖尾时间加长。
4.集电极拖尾电流引起以下问题：1)关断损耗增加：关断损耗是v
ce
和i
ce
乘积对时间积分，此时v
ce
的电压已经升到v
cc
，电压较高，因此损耗功率较大，对关断损耗增加较多；2)交叉导通问题，特别是在使用续流二极管的设备上，问题更加明显。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种功率半导体装置及其制备方法，用于解决现有技术中功率半导体装置中集电极拖尾电流较大且时间较长的问题。
6.为实现上述目的及其他相关目的，本发明提供一种功率半导体装置，所述功率半导体装置包括：第一导电类型的基底，包括相对的第一主面及第二主面；第二导电类型的阱区，设置于所述基底的第一主面；沟槽栅结构，设置于所述基底的第一主面，贯穿所述阱区至所述基底中；第一导电类型的源极，设置于所述阱区内，且位于所述沟槽栅结构的侧面；第二导电类型的集电极，设置于所述基底的第二主面；第一导电类型的场截止层，设置于所述基底的第二主面，且位于所述集电极与所述基底之间；低寿命区，设置于所述基底的第二主面，且位于所述场截止层中靠近所述集电极的位置，所述低寿命区包含缺陷以降低少数载流子的寿命。
7.可选地，所述低寿命区包含he注入以形成所述缺陷。
8.可选地，所述低寿命区包含h注入以形成所述缺陷。
9.可选地，所述低寿命区包含的缺陷密度介于1e12～1e19/cm3之间。
10.可选地，所述低寿命区的厚度范围介于3～20微米之间。
11.可选地，所述场截止层的掺杂离子包括h，所述场截止层的掺杂浓度范围介于1e13～1e16/cm3之间，所述场截止层的厚度范围介于5～40微米之间。
12.可选地，所述功率半导体装置还包括终端结构，位于所述功率半导体装置的外围，所述终端结构包括终端场氧区域以及第一导电类型的终端场限环区域。
13.可选地，所述第一导电类型为n型导电类型，所述第二导电类型为p型导电类型；或者：所述第一导电类型为p型导电类型，所述第二导电类型为n型导电类型。
14.本发明还提供一种功率半导体装置的制备方法，所述制备方法包括：1)提供第一导电类型的基底，所述第一导电类型的基底包括相对的第一主面及第二主面；2)于所述基底的第一主面设置第二导电类型的阱区、沟槽栅结构及第一导电类型的源极，所述沟槽栅结构贯穿所述阱区至所述基底中，所述第一导电类型的源极设置于所述阱区内，且位于所述沟槽栅结构的侧面；3)于所述基底的第二主面内形成第一导电类型的场截止层及低寿命区，所述低寿命区位于所述场截止层的底部，所述低寿命区包含缺陷以降低少数载流子的寿命；4)于所述基底的第二主面形成第二导电类型的集电极。
15.可选地，步骤3)于所述基底的第二主面内形成第一导电类型的场截止层及低寿命区，包括：3-1)对所述基底进行h注入；3-2)在350～470℃的条件下进行退火激活，以在所述基底中形成所述场截止层；3-3)对所述基底进行he注入，注入能量范围介于200kev～5mkev之间；3-4)进行退火以在所述基底中形成缺陷，以在所述基底中形成所述低寿命区。
16.可选地，步骤3)于所述基底的第二主面内形成第一导电类型的场截止层及低寿命区，包括：3-1)对所述基底进行h注入，注入能量范围介于200kev～5mkev之间；3-2)在不低于500℃的条件下进行退火以在所述基底中形成缺陷，以在所述基底中形成所述低寿命区；3-3)对所述基底进行h注入；3-4)在350～470℃的条件下进行退火激活，以在所述基底中形成所述场截止层
17.可选地，步骤3)中，所述低寿命区包含的缺陷密度介于1e12～1e19/cm3之间。
18.可选地，步骤3)中，所述低寿命区的厚度范围介于3～20微米之间。
19.可选地，所述场截止层的掺杂浓度范围介于1e13～1e16/cm3之间，所述场截止层的厚度范围介于5～40微米之间。
20.可选地，所述制备方法还包括：在所述功率半导体装置的外围形成终端结构，所述终端结构包括终端场氧区域以及第一导电类型的终端场限环区域。
21.可选地，所述第一导电类型为n型导电类型，所述第二导电类型为p型导电类型；或者：所述第一导电类型为p型导电类型，所述第二导电类型为n型导电类型。
22.如上所述，本发明的功率半导体装置及其制备方法，具有以下有益效果：
23.本发明通过对靠近集电极的场截止层(fs层)进行寿命控制，通过在场截止层引入缺陷，降低该区域的少数载流子寿命，使功率半导体装置在关断过程的后期，少数载流子被迅速复合，降低器件的拖尾电流，进而降低器件的关断损耗，同时能提高器件的开关频率，减小交叉导通的风险。
附图说明
24.图1～图8显示为本发明的功率半导体装置的制备方法各步骤所呈现的结构示意图，其中，图8显示为本发明的功率半导体装置的结构示意图。
25.图9显示为本发明的现有技术的功率半导体装置和本发明的功率半导体装置的拖尾电流的波形对比示意图。
26.元件标号说明
27.101
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基底
28.101a
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第一主面
29.101b
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第二主面
30.102
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阱区
31.103
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沟槽栅结构
32.104
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源极
33.105
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电极金属层
34.106
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终端场限环区域
35.107
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终端场氧区域
36.107
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隔离区
37.108
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场截止层
38.109
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低寿命区
39.110
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集电极
40.111
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金属电极
具体实施方式
41.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
42.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
43.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
44.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
45.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘
制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
46.如图1～图7所示，本实施例提供一种功率半导体装置的制备方法，所述制备方法包括以下步骤：
47.如图1所示，首先进行步骤1)，提供第一导电类型的基底101，所述第一导电类型的基底101包括相对的第一主面101a及第二主面101b。
48.所述基底101可以为硅基底101、锗基底101、锗硅基底101、碳化硅基底101、砷化镓基底101等半导体基底101，且并不限于此处所列举的示例。所述基底101可以为n型掺杂或p型掺杂，在本实施例中，所述基底101为n型掺杂的硅基底101，掺杂的离子可以为磷等，当然，在其他的实施例中，所述基底101也可以为p型掺杂，如掺杂离子为硼等，可以依据器件的实际需求进行选择。
49.如图2～图4所示，然后进行步骤2)，于所述基底101的第一主面101a设置第二导电类型的阱区102、沟槽栅结构103及第一导电类型的源极104，所述沟槽栅结构103贯穿所述阱区102至所述基底101中，所述第一导电类型的源极104设置于所述阱区102内，且位于所述沟槽栅结构103的侧面。
50.具体地，可以包括以下步骤：
51.如图2所示，进行步骤2-1)，于所述基底101的第一主面101a进行离子注入，在本实施例中，对所述基底101进行p型离子注入，注入离子可以为硼等，然后进行退火激活，以于所述基底101的第一主面101a形成p型阱区102。
52.如图3所示，进行步骤2-2)，通过光刻工艺及刻蚀工艺在所述基底101中形成贯穿所述阱区102至所述基底101中的沟槽，于所述沟槽侧壁形成栅氧化层或高k介质层，然后在所述沟槽中填充栅极材料，如多晶硅或金属材料等，以形成所述沟槽栅结构103。
53.如图4所示，进行步骤2-3)，通过离子注入工艺及退火工艺于所述阱区102内形成n型源极104，所述n型源极104位于所述沟槽栅结构103的侧面；然后通过离子注入工艺及退火工艺在所述功率半导体装置的外围形成p型终端场限环区域106，该p型终端场限环区域106包括多个间隔排列的p型掺杂区，如图4所示，并通过热氧化或沉积工艺在终端区域上形成终端场氧区域107，以形成所述半导体装置的终端结构，同时，在所述沟槽栅结构103上方形成隔离区107’，用于隔离沟槽栅结构103与电极金属层105；接着在所述源极104及沟槽栅结构103上形成电极金属层105，作为源极104的金属电极111。
54.如图5～图7所示，接着进行步骤3)，于所述基底101的第二主面101b内形成第一导电类型的场截止层108以及低寿命区109，所述低寿命区109位于所述场截止层108的底部，所述低寿命区109包含缺陷以降低少数载流子的寿命。在本实施例中，所述场截止层108为n型掺杂。
55.在一具体实施过程中，步骤3)包括：首先，减薄所述基底101至所需厚度，以降低半导体装置的导通电阻，降低导通压降。然后，对所述基底101进行h注入，并在350～470℃的条件下进行退火激活，以在所述基底101中形成所述场截止层108。例如，退火激活的条件可以为400℃。接着，对所述基底101进行he注入，注入能量范围介于200kev～5mkev之间；最后，进行退火以在所述基底101中形成缺陷，以在所述基底101中形成所述低寿命区109。
56.上述步骤中，he的注入可以在所述基底101中形成缺陷，该缺陷可以使功率半导体
装置在关断过程的后期，少数载流子被迅速复合，降低器件的拖尾电流，进而降低器件的关断损耗，同时能提高器件的开关频率，减小交叉导通的风险，其中，he较容易在所述基底101中形成缺陷，he退火的条件较宽，只需确保正面的结构不被破坏。
57.在本实施例中，所述场截止层108的掺杂浓度范围介于1e13～1e16/cm3之间，所述场截止层108的厚度范围介于20～40微米之间。
58.在本实施例中，所述低寿命区109包含的缺陷密度介于1e12～1e19/cm3之间，所述低寿命区109的厚度范围介于3～20微米之间。
59.在另一具体实施过程中，步骤3)包括：首先，减薄所述基底101至所需厚度，以降低半导体装置的导通电阻，降低导通压降。然后，对所述基底101进行he注入，注入能量范围介于200kev～5mkev之间；接着，在不低于500℃的条件下进行退火以在所述基底101中形成缺陷，以在所述基底101中形成所述低寿命区109；最后，对所述基底101进行h注入，并在350～470℃的条件下进行退火激活，以在所述基底101中形成所述场截止层108。在本实施过程中，由于形成低寿命区109的温度高于形成所述场截止层108，故需先形成所述低寿命区109后再形成所述场截止层108，以避免在高温退火下对所述场截止层108造成缺陷，提高器件性能及稳定性。
60.上述步骤中，与所述场截止层108的制备工艺不同，本实施例通过h的注入及在不低于500℃的条件下进行退火可以在所述基底101中形成缺陷，该缺陷可以使功率半导体装置在关断过程的后期，少数载流子被迅速复合，降低器件的拖尾电流，进而降低器件的关断损耗，同时能提高器件的开关频率，减小交叉导通的风险。
61.如图8所示，最后进行步骤4)，于所述基底101的第二主面101b形成第二导电类型的集电极110。
62.具体地，包括：通过离子注入及退火工艺在所述基底101的第二主面101b形成第二导电类型的集电极110，在本实施例中，注入离子可以为硼，所述集电极110为p型掺杂。然后在所述集电极110表面形成金属电极111并与所述集电极110形成欧姆接触，以降低接触电阻。
63.对于上述实施例的半导体装置，所述第一导电类型为n型导电类型，所述第二导电类型为p型导电类型；当然，在其他的实施例中，所述第一导电类型也可以为p型导电类型，所述第二导电类型也可以为n型导电类型。
64.如图8所示，本实施例还提供一种功率半导体装置，所述功率半导体装置包括：第一导电类型的基底101，包括相对的第一主面101a及第二主面101b；第二导电类型的阱区102，设置于所述基底101的第一主面101a；沟槽栅结构103，设置于所述基底101的第一主面101a，贯穿所述阱区102至所述基底101中；第一导电类型的源极104，设置于所述阱区102内，且位于所述沟槽栅结构103的侧面；第二导电类型的集电极110，设置于所述基底101的第二主面101b；第一导电类型的场截止层108，设置于所述基底101的第二主面101b，且位于所述集电极110与所述基底101之间；低寿命区109，设置于所述基底101的第二主面101b，且位于所述场截止层108中靠近所述集电极110的位置，所述低寿命区109包含缺陷以降低少数载流子的寿命。优选地，所述低寿命区109可以位于所述场截止层108中，并与所述集电极相接；当然，所述低寿命区109也可以位于所述场截止层108中，并与所述集电极之间具有一间距，该间距可以为不大于5微米。如该间距可以为2微米或3微米，并不限于此处所列举的
示例。
65.所述基底101可以为硅基底101、锗基底101、锗硅基底101、碳化硅基底101、砷化镓基底101等半导体基底101，且并不限于此处所列举的示例。所述基底101可以为n型掺杂或p型掺杂，在本实施例中，所述基底101为n型掺杂的硅基底101，掺杂的离子可以为磷等，当然，在其他的实施例中，所述基底101也可以为p型掺杂，如掺杂离子为硼等，可以依据器件的实际需求进行选择。
66.所述沟槽栅结构103包括贯穿所述阱区102至所述基底101中的沟槽、位于所述沟槽侧壁的栅氧化层或高k介质层、以及填充在所述沟槽中的栅极材料，如多晶硅或金属材料等，所述沟槽栅结构103上方形成有隔离区107’，用于隔离沟槽栅结构103与电极金属层105。
67.所述场截止层108的掺杂离子包括h，所述场截止层108的掺杂浓度范围介于1e13～1e16/cm3之间，所述场截止层108的厚度范围介于5～40微米之间。
68.所述低寿命区109包含的缺陷密度介于1e12～1e19/cm3之间，所述低寿命区109的厚度范围介于3～20微米之间。
69.在一具体实施例中，所述低寿命区109可以包含he注入以形成所述缺陷。he的注入可以在所述基底101中形成缺陷，该缺陷可以使功率半导体装置在关断过程的后期，少数载流子被迅速复合，降低器件的拖尾电流，进而降低器件的关断损耗，同时能提高器件的开关频率，减小交叉导通的风险，其中，he注入较容易在所述基底101中形成缺陷，he退火的条件较宽，只需确保正面的结构不被破坏。
70.在另一具体实施例中，所述低寿命区109也可以包含h注入以形成所述缺陷。与所述场截止层108的制备工艺不同，本实施例通过h的注入及在不低于500℃的条件下进行退火可以在所述基底101中形成缺陷，该缺陷可以使功率半导体装置在关断过程的后期，少数载流子被迅速复合，降低器件的拖尾电流，进而降低器件的关断损耗，同时能提高器件的开关频率，减小交叉导通的风险。
71.如图8所示，在本实施例中，所述功率半导体装置还包括终端结构，位于所述功率半导体装置的外围，所述终端结构包括终端场氧区域107以及第一导电类型的终端场限环区域106，所述第一导电类型的终端场限环区域106包括多个间隔排列的p型掺杂区。
72.对于上述实施例的半导体装置，所述第一导电类型为n型导电类型，所述第二导电类型为p型导电类型；当然，在其他的实施例中，所述第一导电类型也可以为p型导电类型，所述第二导电类型也可以为n型导电类型。如上所述，本发明的功率半导体装置及其制备方法，具有以下有益效果：
73.图9显示为本发明的现有技术的功率半导体装置(a)和本发明的功率半导体装置(b)的拖尾电流的波形对比示意图。本发明通过对靠近集电极110的场截止层108(fs层)进行寿命控制，通过在场截止层108引入缺陷，降低该区域的少数载流子寿命，使功率半导体装置在关断过程的后期，少数载流子被迅速复合，降低器件的拖尾电流，进而降低器件的关断损耗，同时能提高器件的开关频率，减小交叉导通的风险。
74.所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
75.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。