半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展，例如以闪存作为数码相机、笔记本电脑或平板电脑等电子设备中的存储器件。因此，降低闪存单元的尺寸，并以此降低闪存存储器的成本是技术发展的方向之一。对于所述或非门电擦除隧穿氧化层闪存存储器来说，能够采用自对准电接触(self-align contact)工艺制作源区和漏区表面的导电结构，以此能够满足制作更小尺寸的闪存存储器的需求。
3.然而，即使采用自对准电接触工艺制作源区或漏区表面的导电结构，所形成的半导体结构的性能仍有待提升。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提供形成的半导体结构的性能。
5.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底上具有栅极结构，所述栅极结构包括：栅极层和位于部分栅极层表面的保护层；位于所述栅极结构两侧的第一侧墙和第二侧墙，所述第二侧墙位于所述第一侧墙上，所述第二侧墙的材料和所述保护层的材料不同；位于所述基底上的介质层，且所述介质层的材料和第二侧墙的材料不同。
6.可选的，所述第一侧墙的材料和第二侧墙的材料不同。
7.可选的，所述第一侧墙的材料包括：低k介质材料。
8.可选的，所述第二侧墙的材料包括：氮化铝。
9.可选的，所述保护层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
10.可选的，所述保护层的顶部表面齐平于所述介质层的顶部表面。
11.可选的，所述栅极层的材料包括：铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合。
12.可选的，所述第二侧墙的厚度范围为3纳米至10纳米。
13.可选的，所述第二侧墙和第一侧墙的高度比例关系范围为1:5至1:1。
14.可选的，所述第二侧墙的底部表面低于所述栅极层的顶部表面。
15.可选的，还包括：位于所述栅极结构、第一侧墙和第二侧墙两侧基底内的源漏掺杂区；位于所述源漏掺杂区上的导电结构，所述第二侧墙的底部表面低于所述导电结构的顶部表面；所述介质层内具有第一开口和第二开口，所述第一开口暴露出导电结构的部分顶部表面，所述第二开口暴露出所述栅极层的部分顶部表面。
16.可选的，所述栅极结构还包括：位于栅极层底部和侧壁表面的栅介质层。
17.可选的，所述栅介质层的材料包括：高k介质材料。
18.可选的，所述基底包括衬底和位于衬底表面的鳍部，所述栅极结构横跨所述鳍部，且所述栅极结构位于所述鳍部的部分顶部表面和侧壁表面。
19.相应的，本发明还提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成伪栅极结构和介质层，所述伪栅极结构的侧壁表面具有初始侧墙，所述伪栅极结构和初始侧墙两侧的基底内具有源漏掺杂区，所述介质层位于伪栅极结构表面和源漏掺杂区表面；去除部分所述初始侧墙，在所述介质层内形成凹槽，使所述初始侧墙形成第一侧墙，且所述凹槽暴露出所述第一侧墙顶部表面；在所述凹槽内形成第二侧墙，所述第二侧墙的材料和所述介质层的材料不同；形成所述第二侧墙之后，去除所述伪栅极结构，在所述介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构，所述栅极结构包括：栅极层和和位于栅极层表面的保护层，且所述保护层的材料和第二侧墙的材料不同，所述保护层和所述介质层的材料不同。
20.可选的，所述第二侧墙的材料和第一侧墙的材料不同。
21.可选的，所述第二侧墙的厚度范围为3纳米至10纳米。
22.可选的，所述第二侧墙和第一侧墙的高度比例关系范围为1:5至1:1。
23.可选的，所述介质层顶部表面齐平于所述初始侧墙顶部表面。
24.可选的，在所述凹槽内形成第二侧墙的方法包括：在所述凹槽内和介质层表面形成侧墙材料膜；平坦化所述侧墙材料膜，直至暴露出介质层顶部表面，形成所述第二侧墙。
25.可选的，所述伪栅极结构包括：位于基底表面的伪栅介质层、位于伪栅介质层表面的伪栅极层、以及位于所述伪栅极层表面的阻挡层；去除所述伪栅极结构的方法包括：去除所述阻挡层、伪栅极层以及伪栅介质层。
26.可选的，所述栅极结构还包括：位于所述栅极层底部和侧壁表面的栅介质层，所述栅介质层位于所述伪栅开口底部和侧壁表面；所述栅极结构的形成方法包括：在所述伪栅开口底部和侧壁以及介质层表面形成栅介质材料层；在所述栅介质材料层表面形成栅极材料层，且所述栅极材料层填充满所述伪栅开口；平坦化所述栅极材料层和栅介质材料层，直至暴露出介质层表面，在所述伪栅开口内形成初始栅介质层和位于初始栅介质层表面的初始栅极层；回刻蚀部分所述初始栅介质层和初始栅极层，形成栅介质层和位于栅介质层表面栅极层，且所述介质层内具有暴露出栅介质层和栅极层顶部的栅开口；在所述栅极开口内形成保护层。
27.可选的，所述保护层的顶部表面齐平于所述介质层顶部表面。
28.可选的，还包括：形成所述第二侧墙之后，在所述介质层内形成源漏开口，且所述源漏开口暴露出所述源漏掺杂区表面；在所述源漏开口内形成导电结构；在所述介质层内形成第一开口和第二开口，且所述第一开口暴露出导电结构的部分顶部表面，所述第二开口暴露出所述栅极层的部分顶部表面。
29.可选的，所述源漏开口还暴露出第一侧墙和第二侧墙侧壁表面。
30.可选的，所述源漏开口的形成方法包括：在所述介质层表面和保护层表面、以及第二侧墙表面形成第一掩膜层；在所述第一掩膜层表面形成第一图形化层，所述第一图形化层暴露出所述源漏掺杂区上的第一掩膜层表面；以所述第一图形化层为掩膜，刻蚀所述第
一掩膜层和介质层，直至暴露出所述源漏掺杂区顶部表面，形成所述源漏开口。
31.可选的，所述导电结构的形成方法包括：在所述源漏开口内和第一掩膜层表面形成导电材料层；平坦化所述导电材料层，直至暴露出第一掩膜层表面，在所述第一掩膜层和介质层内形成初始导电结构；回刻蚀部分所述初始导电结构，使所述初始导电结构形成所述导电结构，所述导电结构顶部表面低于所述介质层顶部表面。
32.可选的，所述第一开口的形成方法包括：在所述介质层、保护层和导电结构表面形成第二掩膜层；在所述第二掩膜层表面形成第二图形化层，所述第二图形化层暴露出所述导电结构上的部分第二掩膜层表面；采用第一刻蚀工艺，以所述第二图形化层为掩膜，刻蚀所述第二掩膜层和第二侧墙，直至暴露出所述导电结构顶部表面，在所述介质层内形成第一开口；形成所述第一开口之后，去除所述第二掩膜层和第二图形化层。
33.可选的，所述第一刻蚀工艺对所述第二掩膜层和介质层的刻蚀速率，大于对所述第二侧墙的刻蚀速率；所述第一刻蚀工艺的参数包括：所述第一刻蚀工艺的参数包括：压力为20毫托至50毫托，偏置功率为300瓦至800瓦，刻蚀气体包括c4f6、o2、ar，所述c4f6的流量为10标准毫升/分钟至20标准毫升/分钟，所述o2的流量为10标准毫升/分钟至25标准毫升/分钟，ar的流量为1000标准毫升/分钟至2000标准毫升/分钟。
34.可选的，所述第二开口的形成方法包括：在所述介质层、保护层以及导电结构表面形成第三掩膜层；在所述第三掩膜层表面形成第三图形化层，所述第三图形化层暴露出所述第二保护层上的部分第三掩膜层表面；采用第二刻蚀工艺，以所述第三图形化层为掩膜，刻蚀所述第三掩膜层、第二侧墙、保护层和介质层，直至暴露出所述栅极层顶部表面，在所述介质层内形成第二开口；形成所述第二开口之后，去除第三掩膜层和第三图形化层。
35.可选的，所述第二刻蚀工艺对所述第三掩膜层和保护层以及介质层的刻蚀速率，大于对所述第二侧墙的刻蚀速率；所述第二刻蚀工艺的参数包括：所述第二刻蚀工艺包括：第一刻蚀步骤和第二刻蚀步骤，所述第一刻蚀步骤的参数包括：压力为20毫托至50毫托，偏置功率为300瓦至800瓦，刻蚀气体包括c4f6、o2和ar，所述c4f6的流量为10标准毫升/分钟至20标准毫升/分钟，所述o2的流量为10标准毫升/分钟至25标准毫升/分钟，ar的流量为1000标准毫升/分钟至2000标准毫升/分钟，所述第二刻蚀步骤包括：压力为10毫托至20毫托，偏置公路为100瓦至500瓦，刻蚀气体包括h2和ch3f，所述h2的流量为50标准毫升/分钟至300标准毫升/分钟，所述ch3f的流量为10标准毫升/分钟至30标准毫升/分钟。
36.与现有技术相比，本发明的技术方案具有以下有益效果：
37.本发明技术方案提供的半导体结构中，由于所述第二侧墙、栅极结构中的保护层和介质层三者之间的材料均不同，有利于选择对所述第二侧墙具有较低的刻蚀速率的刻蚀工艺，使得后续在介质层内形成第一开口和第二开口的过程中，所述第二侧墙受到的刻蚀损伤较小，从而保证第二侧墙能够对栅极结构和导电结构之间起到较好的隔离作用，避免漏电流的产生。同时，所述第一开口和第二开口的形貌较好，从而提高形成的半导体结构的性能。
38.进一步，所述第一侧墙和第二侧墙的材料不同，所述第一侧墙的材料为低k介质材料，所述材料能够保证形成的器件具有较好性能，且与现有的制程具有较好兼容性，从而有利于提高形成的半导体结构的性能。
39.本发明技术方案提供的半导体结构的形成方法中，通过在栅极结构的侧壁形成第
二侧墙，且所述第二侧墙、栅极结构中的保护层和介质层三者之间的材料均不同，有利于选择对所述第二侧墙具有较低的刻蚀速率的刻蚀工艺，使得后续在介质层内形成第一开口和第二开口的过程中，所述第二侧墙受到的刻蚀损伤较小，从而保证第二侧墙能够对栅极结构和导电结构起到较好的隔离作用，避免漏电流的产生。同时，所述第一开口和第二开口的形貌较好，从而提高形成的半导体结构的性能。
40.进一步，所述第一侧墙和第二侧墙的材料不同，所述第一侧墙的材料为低k介质材料，所述材料能够保证形成的器件具有较好性能，且与现有的制程具有较好兼容性，从而有利于提高形成的半导体结构的性能。
41.进一步，所述第二侧墙的厚度范围为3纳米至10纳米。若所述厚度大于10纳米，所述第二侧墙在满足能够在形成第一开口和第二开口后，仍具有较好隔离作用的情况下，形成所述厚度较厚的第二侧墙需要耗费多余的工艺时间，不利于提高生产效率，且太厚的第二侧墙，需占用较大的空间，不利于提高器件集成度；若所述厚度小于3纳米，厚度较薄的第二侧墙在后续形成第一开口和第二开口的过程中，容易被刻穿，导致后续位于第二侧墙两侧的栅极结构和导电结构之间发生短接，从而产生漏电流，不利于半导体结构的性能。
42.进一步，所述第二侧墙和第一侧墙的高度比例关系范围为1:5至1:1。若所述比例大于1：1，则位于栅极结构侧壁的第一侧墙的体积过小，从而不利于保持形成的器件性能；若所述比例小于1：5，则位于栅极结构侧壁的第二侧墙的高度过小，导致后续在形成第一开口和第二开口的过程中，位于所述第二侧墙底部的第一侧墙仍容易受到刻蚀损伤，使得栅极结构和导电结构之间仍容易发生短接，从而产生漏电流，不利于半导体结构的性能。
附图说明
43.图1是一种半导体结构的结构示意图；
44.图2是一种半导体结构的结构示意图；
45.图3至图14是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
46.正如背景技术所述，半导体结构的性能较差。
47.以下结合附图进行详细说明，半导体结构的性能较差的原因，图1是一种半导体结构的结构示意图。
48.请参考图1，提供衬底100，在所述衬底100上形成栅极结构102，所述栅极结构102沿第一方向y延伸，所述栅极结构102包括沿所述第一方向y延伸的第一区i和第二区ii；在所述第一区i的栅极结构102两侧衬底100内的源漏掺杂层103；在所述源漏掺杂层103上形成第一导电结构104；在所述第二区ii的栅极结构102上形成第二导电结构101。
49.然而，在本实施例中，为了避免所述第一导电结构104和所述第二导电结构101发生短接，将所述第二导电结构101形成在与所述栅极结构102的第二区ii上，因此会导致所述第一导电结构104和所述第二导电结构101之间的间距较大。使得所述第一导电结构104和所述第二导电结构101占用的空间较大，进而会降低最终形成的半导体结构元件的集成度。
50.为了解决上述问题，还提出了一种半导体结构，以下将结合附图进行具体说明。
51.请参考图2，提供衬底200；在所述衬底200上形成栅极结构202，所述栅极结构202沿第一方向y延伸，所述栅极结构202包括沿所述第一方向y延伸的第一区i和第二区ii；在所述第一区i的栅极结构202两侧衬底200内的源漏掺杂层203；在所述源漏掺杂层203上形成第一导电结构204；在所述第一区i的栅极结构202上形成第二导电结构201。
52.在本实施例中，通过将所述第二导电结构201形成在位于所述第一区i的栅极结构202上，能够有效减小所述第一导电结构204和所述第二导电结构201之间的间距，进而提升最终形成的半导体结构的元件的集成度。然而，在本实施例中，形成所述第一导电结构204和所述第二导电结构201所对应的第一导电开口和第二导电开口(未图示)是利用极紫外光源曝光光罩掩膜一次形成的，由于随着半导体结构的器件密度越来越高，因此在后续形成所述第一导电结构204和所述第二导电结构201的过程中很容易发生所述第一导电结构204和所述第二导电结构201之间的短接问题，进而影响半导体结构的性能。
53.为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：去除部分所述初始侧墙，在所述介质层内形成凹槽，使所述初始侧墙形成第一侧墙，且所述凹槽暴露出所述第一侧墙顶部表面；在所述凹槽内形成第二侧墙，所述第二侧墙的材料和所述介质层的材料不同，并且所述第二侧墙和后续形成的保护层的材料不同，有利于选择对所述第二侧墙具有较低的刻蚀速率的刻蚀工艺，提高形成的半导体结构的性能。
54.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
55.图3至图14是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
56.请参考图3，提供基底。
57.在本实施例中，所述基底包括：衬底300以及位于所述衬底300上的鳍部301。
58.所述基底300和所述鳍部301的形成方法包括：在所述初始衬底上形成掩膜层(未图示)；以所述掩膜层为掩膜刻蚀所述衬底，形成所述基底300和所述鳍部301。
59.在本实施例中，所述基底300的材料为单晶硅。在其他实施例中，所述基底的材料还可以为多晶硅或非晶硅；所述基底的材料还可以为锗、锗化硅、砷化镓等半导体材料。
60.在本实施例中，所述鳍部301的材料为单晶硅。在其它实施例中，所述鳍部的材料还可以为单晶锗硅或者其它半导体材料。
61.在其他实施例中，所述衬底还可以为不具有所述鳍部的结构。
62.所述基底上还具有隔离层(图中未标示)，所述隔离层覆盖所述鳍部301的部分侧壁，且所述隔离层的顶部表面低于所述鳍部301的顶部表面。所述隔离层用于实现不同器件之间的电隔离。
63.请参考图4，在所述基底上形成伪栅极结构310和介质层320，所述伪栅极结构310的侧壁表面具有初始侧墙330，所述伪栅极结构310和初始侧墙330两侧的基底内具有源漏掺杂区340，所述介质层320位于伪栅极结构310表面和源漏掺杂区340表面。
64.在本实施例中，所述介质层320顶部表面齐平于所述初始侧墙330顶部表面。
65.所述伪栅极结构310包括：位于基底表面的伪栅介质层(图中未标示)、位于伪栅介质层表面的伪栅极层(图中未标示)、以及位于所述伪栅极层表面的阻挡层(图中未标示)。
66.所述伪栅极结构310的形成方法包括：在所述基底上形成伪栅介质材料层；在所述伪栅介质材料层表面形成伪栅极材料层；在所述伪栅极层材料层表面形成阻挡材料层；图
形化所述伪栅介质材料层、伪栅极材料层和阻挡材料层，直至暴露出基底表面，形成所述伪栅极结构310。
67.所述初始侧墙330的形成方法包括：在所述基底表面和伪栅极结构310表面形成初始侧墙材料层；回刻蚀所述初始侧墙材料层，直至暴露出基底表面和伪栅极结构顶部表面，形成所述初始侧墙330。
68.所述初始侧墙330的材料包括：低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)。
69.在本实施例中，所述初始侧墙330的材料为碳氧化硅。
70.所述介质层320的形成方法包括：在伪栅极结构310和源漏掺杂区340上形成初始介质膜(图中未示出)，初始介质膜覆盖伪栅极结构310和初始侧墙330的顶部表面和侧壁表面；平坦化所述初始介质膜，直至暴露出伪栅极结构310的顶部表面，形成所述介质层320。
71.所述介质层320的材料包括氧化硅。
72.请参考图5，去除部分所述初始侧墙330，在所述介质层320内形成凹槽341，使所述初始侧墙330形成第一侧墙351，且所述凹槽341暴露出所述第一侧墙351顶部表面。
73.所述凹槽341为后续形成第二侧墙352提供空间。
74.去除部分所述初始侧墙330的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
75.请参考图6，在所述凹槽341内形成第二侧墙352，所述第二侧墙352的材料和所述介质层320的材料不同。
76.所述第二侧墙352用于后续自对准形成第一开口和第二开口。
77.在所述凹槽341内形成第二侧墙352的方法包括：在所述凹槽341内和介质层320表面形成侧墙材料膜(图中未示出)；平坦化所述侧墙材料膜，直至暴露出介质层320顶部表面，形成所述第二侧墙352。
78.在本实施例中，所述第二侧墙352的材料和第一侧墙351的材料不同。
79.在本实施例中，所述第一侧墙351的材料为碳氧化硅，所述第二侧墙352的材料为氮化铝。
80.所述第二侧墙352的厚度范围为3纳米至10纳米。
81.若所述厚度大于10纳米，所述第二侧墙352在满足能够在后续形成第一开口和第二开口后，仍具有较好隔离作用的情况下，形成所述厚度较厚的第二侧墙352需要耗费多余的工艺时间，不利于提高生产效率，且太厚的第二侧墙，352需占用较大的空间，不利于提高器件集成度；若所述厚度小于3纳米，厚度较薄的第二侧墙352在后续形成第一开口和第二开口的过程中，容易被刻穿，导致后续位于第二侧墙352两侧的栅极结构和导电结构之间发生短接，从而产生漏电流，不利于半导体结构的性能。
82.所述第二侧墙352和第一侧墙351的高度比例关系范围为1:5至1:1。
83.若所述比例大于1:1，则位于栅极结构侧壁的第一侧墙351的体积过小，从而不利于保持形成的器件性能；若所述比例小于1:5，则位于栅极结构侧壁的第二侧墙352的高度过小，导致后续在形成第一开口和第二开口的过程中，位于所述第二侧墙352底部的第一侧墙351仍容易受到刻蚀损伤，使得栅极结构和导电结构之间仍容易发生短接，从而产生漏电流，不利于半导体结构的性能。
84.由于所述初始侧墙330的材料为低k介质材料，所述第一侧墙351由所述初始侧墙330形成，因而所述第一侧墙351的材料为低k介质材料，所述材料能够保证形成的器件具有较好性能，且与现有的制程具有较好兼容性，从而有利于提高形成的半导体结构的性能。
85.请参考图7，形成所述第二侧墙352之后，去除所述伪栅极结构310，在所述介质层320内形成伪栅开口311。
86.所述伪栅开口311为后续形成栅极结构提供空间。
87.去除所述伪栅极结构310的方法包括：去除所述阻挡层、伪栅极层以及伪栅介质层。
88.去除所述伪栅极结构310的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
89.请参考图8，在所述伪栅开口311内形成栅极结构360，所述栅极结构360包括：栅极层361和和位于栅极层361表面的保护层362，且所述保护层362的材料和第二侧墙352的材料不同，所述保护层362和所述介质层320的材料不同。
90.所述第二侧墙352的底部表面低于形成的所述栅极层361的顶部表面，使得所述第二侧墙352能够充分能够对栅极结构360和后续形成的导电结构之间起到充分隔离作用。
91.所述栅极结构360还包括：位于所述栅极层361底部和侧壁表面的栅介质层363，所述栅介质层363位于所述伪栅开口311底部和侧壁表面。
92.所述栅极结构360的形成方法包括：在所述伪栅开口311底部和侧壁以及介质层320表面形成栅介质材料层(图中未示出)；在所述栅介质材料层表面形成栅极材料层(图中未示出)，且所述栅极材料层填充满所述伪栅开口311；平坦化所述栅极材料层和栅介质材料层，直至暴露出介质层320表面，在所述伪栅开口311内形成初始栅介质层(图中未示出)和位于初始栅介质层表面的初始栅极层(图中未示出)；回刻蚀部分所述初始栅介质层和初始栅极层，形成栅介质层363和位于栅介质层363表面的栅极层361，且所述介质层320内具有暴露出栅介质层363和栅极层361顶部的栅极开口(图中未示出)；在所述栅极开口内形成保护层362。
93.在本实施例中，所述保护层362的顶部表面齐平于所述介质层320顶部表面。
94.所述保护层362用于保护所述栅极层361的顶部表面，减少受到后续工艺的影响。
95.请参考图9，形成所述第二侧墙352之后，在所述介质层320内形成源漏开口371，且所述源漏开口371暴露出所述源漏掺杂区340表面。
96.所述源漏开口371为后续形成导电结构提供空间。
97.在本实施例中，所述源漏开口371还暴露出第一侧墙351和第二侧墙352侧壁表面。
98.所述源漏开口371的形成方法包括：在所述介质层320表面和保护层362表面以及第二侧墙352表面形成第一掩膜层3711；在所述第一掩膜层3711表面形成第一图形化层(图中未示出)，所述第一图形化层暴露出所述源漏掺杂区340上的第一掩膜层3711表面；以所述第一图形化层为掩膜，刻蚀所述第一掩膜层3711和介质层320，直至暴露出所述源漏掺杂区340顶部表面，形成所述源漏开口371。
99.在本实施例中，所述第一掩膜层3711为单层结构，所述第一掩膜层3711的材料为氧化硅。在其他实施例中，所述第一掩膜层还可以为多层结构。
100.形成所述源漏开口371之后，还包括：去除所述第一图形化层。
101.请参考图10，在所述源漏开口371内形成导电结构372。
102.所述第二侧墙352的底部表面低于所述导电结构372的顶部表面，使得所述第二侧墙352能够对导电结构372和栅极结构360之间起到充分隔离作用。
103.所述导电结构372的形成方法包括：在所述源漏开口371内和第一掩膜层3711表面形成导电材料层(图中未示出)；平坦化所述导电材料层，直至暴露出第一掩膜层3711表面，在所述第一掩膜层3711和介质层320内形成初始导电结构(图中未示出)；回刻蚀部分所述初始导电结构，使所述初始导电结构形成所述导电结构372，所述导电结构372顶部表面低于所述介质层320顶部表面。
104.所述导电结构的材料包括：铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合。
105.在本实施例中，所述导电结构372的材料为钨。
106.在本实施例中，形成所述栅极结构360之后，形成所述导电结构372。在其他实施例中，形成所述导电结构之后，形成所述栅极结构。
107.在本实施例中，形成所述导电结构372之后，剩余的所述第一掩膜层的材料继续用于作为后续形成第一开口掩膜的材料。
108.接着，在所述介质层320内形成第一开口和第二开口，且所述第一开口暴露出导电结构372的部分顶部表面，所述第二开口暴露出所述栅极层361的部分顶部表面，具体形成所述第一开口和第二开口的过程请参考图11至图12。
109.请参考图11，所述在所述介质层320、保护层362和导电结构372表面形成第二掩膜层；在所述第二掩膜层表面形成第二图形化层382，所述第二图形化层382暴露出所述导电结构372上的部分第二掩膜层表面。
110.在本实施例中，所述第二掩膜层包括：位于介质层320、保护层362和导电结构372表面的第一掩膜部3811以及位于所述第一掩膜部3811表面的第二掩膜部3812，且所述第一掩膜部3811的材料和所述第二掩膜部3812的材料不同。
111.在本实施例中，所述第一掩膜部3811的材料为氧化硅，所述第二掩膜部3812的材料为氮化硅。
112.所述多层结构的第二掩膜层有利于提高刻蚀形成第一开口381的准确性。
113.请参考图12，采用第一刻蚀工艺，以所述第二图形化层382为掩膜，刻蚀所述第二掩膜层和第二侧墙352，直至暴露出所述导电结构372顶部表面，在所述介质层320内形成第一开口381。
114.所述第一刻蚀工艺对所述第二掩膜层和介质层320的刻蚀速率，大于对所述第二侧墙352的刻蚀速率；所述第一刻蚀工艺的参数包括：所述第一刻蚀工艺的参数包括：压力为20毫托至50毫托，偏置功率为300瓦至800瓦，刻蚀气体包括c4f6、o2、ar，所述c4f6的流量为10标准毫升/分钟至20标准毫升/分钟，所述o2的流量为10标准毫升/分钟至25标准毫升/分钟，ar的流量为1000标准毫升/分钟至2000标准毫升/分钟。
115.所述第一刻蚀工艺对所述第二侧墙352具有较高的刻蚀选择性，在刻蚀形成第一开口381的过程中，对所述第二侧墙352的刻蚀损伤较小，一方面，提高了所述第一开口381尺寸的精准性，且第一开口381的形貌较好，另一方面，所述第二侧墙352对栅极结构360和导电结构372之间能够起到较好的隔离作用，避免漏电流的产生。
116.在本实施例中，形成所述第一开口381之后，去除所述第二图形化层382和第二掩膜部3812。
117.在本实施例中，形成所述第一开口381之后，剩余的所述第二掩膜层中第一掩膜部3811的材料继续用于作为后续形成第二开口掩膜的材料。
118.至此，在所述介质层320内形成第一开口381，且所述第一开口381暴露出导电结构372的部分顶部表面。
119.请参考图13，在所述介质层320、保护层362以及导电结构372表面形成第三掩膜层；在所述第三掩膜层表面形成第三图形化层392，所述第三图形化层392暴露出所述保护层362上的部分第三掩膜层表面。
120.具体的，在本实施例中，形成所述第一开口381之后，形成所述第二开口，所述第三掩膜层还位于所述第一开口381内。
121.在本实施例中，所述第三掩膜层包括：位于第一开口381内、介质层320、保护层362和导电结构372表面的第三掩膜部3813以及位于所述第三掩膜部3813表面的第四掩膜部3814，且所述第四掩膜部3814的材料和所述第三掩膜部3813的材料不同。
122.在本实施例中，所述第三掩膜部3813为形成第一开口381之后剩余的第一掩膜部3811。
123.在本实施例中，所述第三掩膜部3813的材料为氧化硅，所述第四掩膜部3814的材料为氮化硅。
124.所述多层结构的第三掩膜层有利于提高刻蚀形成第二开口391的准确性。
125.请参考图14，采用第二刻蚀工艺，以所述第三图形化层392为掩膜，刻蚀所述第三掩膜层、第二侧墙352、保护层362和介质层320，直至暴露出所述栅极层361顶部表面，在所述介质层320内形成所述第二开口391。
126.所述第二刻蚀工艺对所述第三掩膜层和保护层362以及介质层320的刻蚀速率，大于对所述第二侧墙352的刻蚀速率；所述第二刻蚀工艺的参数包括：所述第二刻蚀工艺包括：第一刻蚀步骤和第二刻蚀步骤，所述第一刻蚀步骤的参数包括：压力为20毫托至50毫托，偏置功率为300瓦至800瓦，刻蚀气体包括c4f6、o2和ar，所述c4f6的流量为10标准毫升/分钟至20标准毫升/分钟，所述o2的流量为10标准毫升/分钟至25标准毫升/分钟，ar的流量为1000标准毫升/分钟至2000标准毫升/分钟，所述第二刻蚀步骤包括：压力为10毫托至20毫托，偏置功率为100瓦至500瓦，刻蚀气体包括h2和ch3f，所述h2的流量为50标准毫升/分钟至300标准毫升/分钟，所述ch3f的流量为10标准毫升/分钟至30标准毫升/分钟。
127.所述第二刻蚀工艺对所述第二侧墙352具有较高的刻蚀选择性，在刻蚀形成第二开口391的过程中，对所述第二侧墙352的刻蚀损伤较小，一方面，提高了所述第二开口391尺寸的精准性，且第二开口391的形貌较好，另一方面，所述第二侧墙352对栅极结构360和导电结构372之间能够起到较好的隔离作用，避免漏电流的产生。
128.在本实施例中，形成所述第二开口391之后，去除所述第三图形化层392和第三掩膜层。
129.至此，在所述介质层320内形成第二开口391，且所述第二开口391暴露出栅极层361的部分顶部表面。
130.在其他实施例中，还可以为形成所述第二开口之后，形成所述第一开口。
131.相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图14，包括：基底，所述基底上具有栅极结构360，所述栅极结构360包括：栅极层361和位于部分栅极层361表面的保护层362(图8中所示)；位于所述栅极结构360两侧的第一侧墙351和第二侧墙352，所述第二侧墙352位于所述第一侧墙351上，所述第二侧墙352的材料和所述保护层362的材料不同；位于所述基底上的介质层320，且所述介质层320的材料和第二侧墙352的材料不同。
132.由于所述第二侧墙352、栅极结构360中的保护层362和介质层320三者之间的材料均不同，有利于选择对所述第二侧墙352具有较低的刻蚀速率的刻蚀工艺，使得后续在介质层320内形成第一开口381和第二开口391的过程中，所述第二侧墙352受到的刻蚀损伤较小，从而保证第二侧墙352能够对栅极结构360和导电结构372之间起到较好的隔离作用，避免漏电流的产生。同时，所述第一开口381和第二开口391的形貌较好，从而提高形成的半导体结构的性能。
133.以下结合附图进行详细说明。
134.所述基底包括衬底300和位于衬底300表面的鳍部301，所述栅极结构360横跨所述鳍部301，且所述栅极结构360位于所述鳍部301的部分顶部表面和侧壁表面。
135.所述第一侧墙351的材料和第二侧墙352的材料不同。
136.所述第一侧墙351的材料包括：低k介质材料。
137.所述第一侧墙351和第二侧墙352的材料不同，所述第一侧墙351的材料为低k介质材料，所述材料能够保证形成的器件具有较好性能，且与现有的制程具有较好兼容性，从而有利于提高形成的半导体结构的性能。
138.所述第二侧墙352的材料包括：氮化铝。
139.所述保护层362的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
140.在本实施例中，所述保护层362的材料为氮化硅。
141.在本实施例中，所述保护层362的顶部表面齐平于所述介质层320的顶部表面。
142.所述栅极层361的材料包括：铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合。在本实施例中，所述栅极层361的材料为钨。
143.所述第二侧墙352的厚度范围为3纳米至10纳米。
144.所述第二侧墙352和第一侧墙351的高度比例关系范围为1:5至1:1。
145.所述第二侧墙352的底部表面低于所述栅极层361的顶部表面。
146.所述第二侧墙352的底部表面低于所述导电结构372的顶部表面。
147.所述半导体结构还包括：位于所述栅极结构360、第一侧墙351和第二侧墙352两侧基底内的源漏掺杂区340；位于所述源漏掺杂区340上的导电结构372，所述第二侧墙352的底部表面低于所述导电结构272的顶部表面；所述介质层320内具有第一开口381和第二开口391，所述第一开口381暴露出导电结构272的部分顶部表面，所述第二开口391暴露出所述栅极层361的部分顶部表面。所述栅极结构360还包括：位于栅极层362底部和侧壁表面的栅介质层363。
148.所述栅介质层363的材料包括：高k介质材料，所述高k介质材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化
铝。在本实施例中，所述栅介质层363的材料为氧化铪。
149.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。