具伪装设计的半导体装置，多路复用器单元及其形成方法与流程

1.本发明实施例涉及多路复用器单元和具有伪装设计的半导体装置，及形成多路复用 器单元的方法。


背景技术：

2.本揭示涉及半导体装置设计，且更特定来说，本揭示涉及一种多路复用器单元、一 种具有伪装设计的半导体装置及一种用于形成半导体装置的方法。
3.电子芯片的逆向工程(re)是检验及分析集成电路(ic)中所含的电路组件以揭露每一 电路组件的结构及功能的过程。使用逆向工程技术，攻击者能够窃取设计知识财产(ip)。 与电路提取相关联的逆向工程过程可包含封装移除、减层及图像处理。封装移除可在不 损坏裸片的情况下蚀除封装。减层可逐层提取物理互连信息。图像处理可获得每一电路 层的光学图像且重建电路组件的结构。


技术实现要素：

4.本发明的实施例涉及一种多路复用器单元，其包括：半导体衬底；导电层，其形成 于所述半导体衬底上方；多对晶体管，其形成于所述半导体衬底上，每一对晶体管包括 p沟道晶体管及n沟道晶体管，所述p沟道晶体管及所述n沟道晶体管中的每一者的栅 极结构、第一源极/漏极结构及第二源极/漏极结构电连接到所述导电层，所述栅极结构 包括：导电段，其形成于所述半导体衬底上且跨所述半导体衬底的有源区域延伸，所述 第一源极/漏极结构及所述第二源极/漏极结构形成于所述有源区域上且定位于所述导电 段的对置侧处，所述导电层的第一导电部分及第二导电部分分别交越所述导电段的第一 部分及第二部分；第一接触元件及第二接触元件，其分别形成于所述导电段的所述第一 部分及所述第二部分上，所述第一接触元件经布置以将所述导电段电连接到所述第一导 电部分，所述第二接触元件经布置以电隔离所述导电段与所述第二导电部分；及互连结 构，其定位于每一对晶体管之间且电连接到所述导电层，其中所述晶体管对包含第一对 晶体管、第二对晶体管及第三对晶体管，所述互连结构经布置以将所述第一对晶体管的 每一栅极结构、所述第二对晶体管的每一第一源极/漏极结构及所述第三对晶体管的每一 第一源极/漏极结构分别电连接到所述多路复用器单元的选择端子、第一输入端子及第二 输入端子。
5.本发明的实施例涉及一种半导体装置，其包括：导电层，其形成于半导体衬底上方； 晶体管结构，其形成于半导体衬底的第一区域上，所述晶体管结构包括：多晶硅栅极段， 所述导电层的第一导电线及第二导电线分别交越所述多晶硅栅极段的第一部分及第二 部分；第一接触元件，其形成于所述多晶硅栅极段的所述第一部分上且与所述第一导电 线接触；及第二接触元件，其形成于所述多晶硅栅极段的所述第二部分上且与所述第二 导电线接触；及互连结构，其形成于不同于所述第一区域的所述半导体衬底的第二区域 上，所述互连结构包括：第三导电线及第四导电线，其分别耦合到所述第一导电线及所 述第二导电线，所述第三导电线及所述第四导电线中的每一者沿第一方向延伸；多个第 五导电
线，其形成于不同于所述第三导电线及所述第四导电线中的每一者的层级处，每 一第五导电线沿不同于所述第一方向的第二方向延伸；多个第三接触元件，其分别形成 于所述第五导电线交越的所述第三导电线的不同部分上，其中所述第三接触元件中的一 者经布置以将所述第三导电线电连接到所述第五导电线；及多个第四接触元件，其分别 形成于所述第五导电线交越的所述第四导电线的不同部分上，其中所述第四接触元件中 的一者经布置以电隔离所述第四导电线与所述第五导电线。
6.本发明的实施例涉及一种用于形成多路复用器单元的方法，其包括：在半导体衬底 上形成多个晶体管的多个多晶硅段，所述晶体管包括定位于所述半导体衬底的上部分上 的多个p沟道晶体管及定位于所述半导体衬底的下部分上的多个n沟道晶体管，每一多 晶硅段跨所述半导体衬底的有源区域延伸以界定第一源极/漏极区域及第二源极/漏极区 域；在每一晶体管的所述多晶硅段、所述第一源极/漏极区域及所述第二源极/漏极区域 上形成多个接触元件；在所述接触元件上形成导电层，所述导电层包括彼此分离的第一 导电部分及第二导电部分，其中所述多晶硅段通过所述接触元件的第一接触元件与所述 第一导电部分电隔离且通过所述接触元件的第二接触元件电连接到所述第二导电部分； 通过所述导电层使所述晶体管的第一p沟道晶体管及第一n沟道晶体管互连以形成反相 器；通过所述导电层使所述晶体管的第二p沟道晶体管及第二n沟道晶体管互连以形成 第一传输门，其中所述第二p沟道晶体管及所述第二n沟道晶体管的所述相应多晶硅段 分别电连接到所述反相器的输入及输出；及通过所述导电层使所述晶体管的第三p沟道 晶体管及第三n沟道晶体管互连以形成第二传输门，其中所述第二p沟道晶体管及所述 第二n沟道晶体管的所述相应多晶硅段分别电连接到所述反相器的所述输出及所述输入。
附图说明
7.从结合附图解读的以下详细描述最佳理解本发明的方面。应注意，根据行业标准做 法，各种构件未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种构件的尺 寸。
8.图1说明根据本发明的一些实施例的利用假接点来提供伪装设计的实例半导体结构。
9.图2是根据本发明的一些实施例的实例多路复用器单元的电路图。
10.图3a到图3g说明根据本发明的一些实施例的使用图2中所展示的多路复用器单 元实施的不同逻辑门。
11.图4a说明根据本发明的一些实施例的半导体装置的实例布局设计。
12.图4b到图4d说明根据本发明的一些实施例的沿图4a中的不同线取得的横截面图。
13.图5是根据本发明的一些实施例的实例多路复用器单元的电路图。
14.图6a到图6g说明根据本发明的一些实施例的使用图5中所展示的多路复用器单 元实施的不同逻辑门。
15.图7说明根据本发明的一些实施例的半导体装置的实例布局设计。
16.图8说明根据本发明的一些实施例的实例半导体装置。
17.图9是根据本发明的一些实施例的用于形成半导体装置的方法的流程图。
18.图10a到图10f说明根据本发明的一些实施例的不同制造阶段中的对应结构的沿
图 4a中的线取得的横截面。
19.图11是根据本发明的一些实施例的用于形成多路复用器单元的方法的流程图。
具体实施方式
20.以下揭示提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文将 描述组件及布置的特定实例以简化本揭示。当然，这些仅为实例且不希望具限制性。例 如，在以下描述中，在第二构件上方或第二构件上形成第一构件可包含其中形成直接接 触的所述第一构件及所述第二构件的实施例，且还可包含其中额外构件可形成于所述第 一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。 另外，本揭示可在各种实例中重复元件符号及/或字母。此重复是为了简单及清楚且其本 身不指示所讨论的每一种实施例及/或配置之间的关系。
21.另外，应了解，当元件指称“连接到”或“耦合到”另一元件时，其可直接连接到 或耦合到所述另一元件，或可存在介入元件。
22.此外，为便于描述，例如“下面”、“下方”、“下”、“上方”、“上”及其类 似者的空间相对术语在本文中可用于描述元件或构件与另一(些)元件或构件的关系，如 图中所说明。除图中所描绘的定向之外，空间相对术语还希望涵盖装置在使用或操作中 的不同定向。可依其它方式(旋转90度或以其它定向)定向设备且还可因此解译本文中所 使用的空间相对描述词。
23.为提防逆向工程攻击，可使不同类型的逻辑门看起来相似以借此隐藏电路功能。例 如，可建构看起来相似的逻辑门的群组。电路设计中的一些逻辑门可由看起来相似的逻 辑门的群组替换以伪装实际电路功能。然而，因为可由看起来相似的逻辑门的群组替换 的逻辑门的数目是有限的，所以攻击者可能有一丝机会猜出电路设计的实际功能。将使 用一或多个算法来分析可替换电路设计中的哪些逻辑门以降低通过逆向工程泄露信息 的风险。
24.本揭示描述实例各自具有使用例如多路复用器单元的通用门实施的伪装设计的半 导体装置。可通过利用通用门来建构包含于半导体装置中的每一逻辑电路。当攻击者试 图逆向设计半导体装置时，难以解密半导体装置的实际设计，因为逻辑电路在每一减层 阶段中具有通用布局结构。例如，通用门可包含形成于不同层(例如晶体管层、导电层或 其它类型的半导体层)之间的多个接触元件。接触元件中的至少一者(指称真接点)经布置 以使层彼此电连接。接触元件中的至少一者(指称假接点)经布置以使层彼此电隔离。通 过使用假接点，逻辑电路可分别实施为多个伪装电路。伪装电路可具有接触元件的相同 布置，而伪装电路中的假接点的布置可不同于另一伪装电路中的假接点的布置。因此， 当从半导体衬底的顶部观看时，难以在每一减层阶段中辨识接触元件是真接点还是假接 点。攻击者无法轻易看出半导体装置的实际功能。
25.参考图1，说明根据本发明的一些实施例的利用假接点提供伪装设计的实例半导体 结构。半导体结构100可包含(但不限于)晶体管层110、导电层120及多个互连结构103.1 及103.2。在本实施例中，晶体管层110可包含多个晶体管结构102.1到102.4。晶体管 结构102.1及102.2中的每一者可经实施以包含形成于半导体衬底101上的n沟道晶体 管。晶体管结构102.3及102.4中的每一者可经实施以包含形成于半导体衬底101中的n 阱区域
101.1上的p沟道晶体管。
26.晶体管结构102.1包含栅极电介质gd1、多晶硅栅极段pg1、多个源极/漏极区域 sd11及sd12及多个接触元件122.1到122.3。导电层120(其可为形成于晶体管层110 上的第一金属层(m0))包含形成于晶体管结构102.1上的多个导电部分120.1到120.3。 在本实施例中，栅极电介质gd1、多晶硅栅极段pg1及接触元件122.1可用于实施晶体 管结构102.1的栅极结构的至少一部分。源极/漏极区域sd11及接触元件122.2可用于 实施晶体管结构102.1的源极/漏极结构的至少一部分。源极/漏极区域sd12及接触元件 122.3可用于实施晶体管结构102.1的另一源极/漏极结构的至少一部分。
27.栅极电介质gd1形成于半导体衬底101上。栅极电介质gd1可包含例如氧化硅、 氮化硅、氮氧化硅、金属氧化物或其组合的电介质材料。可使用多晶硅段或多晶硅
‑
锗段 来实施形成于栅极电介质gd1上的多晶硅栅极段pg1。在一些实施例中，多晶硅栅极 段pg1可由其它类型的导电段(例如金属段)替换。在一些实施例中，多晶硅栅极段pg1 可由彼此上下堆叠的多个导电段替换。定位于多晶硅栅极段pg1的对置侧处的源极/漏 极区域sd11及sd12可掺杂有n型掺杂物以形成半导体衬底101中的n 掺杂区域。
28.接触元件122.1(其形成于多晶硅栅极段pg1上且与导电部分120.1接触)经布置以 将多晶硅栅极段pg1电连接到导电部分120.1以借此充当栅极接点。接触元件122.2(其 形成于源极/漏极区域sd11上且与导电部分120.2接触)经布置以将源极/漏极区域sd11 电连接到导电部分120.2以借此充当源极/漏极接点。接触元件122.1及122.2中的至少 一者可实施为导电通路或其它类型的导电结构。可使用例如cu、al、ti、ta、w、nb、 mo、tin、tic、tan、ti/w、ti/tin、任何其它已知导电或半导电材料或其组合的导电 材料来形成接触元件122.1及122.2中的每一者。
29.接触元件122.3(其形成于源极/漏极区域sd12上且与导电部分120.3接触)经布置以 使源极/漏极区域sd12与导电部分120.3电隔离。接触元件122.3可假装放置于源极/漏 极区域sd12上的源极/漏极接点。例如，接触元件122.3可包含彼此上下堆叠的导电段 122.3a及非导电段122.3b。非导电段122.3b的高度远小于导电段122.3a的高度。因此， 当从导电层120的顶部或穿过接触元件122.1到122.3的平面观看时，在逆向工程程序 的减层阶段中，接触元件122.3似乎为类似或相同于接触元件122.2的真源极/漏极接点。
30.在本实施例中，导电段122.3a可堆叠于非导电段122.3b上。例如，导电段122.3a 可实施为形成于非导电段122.3b上的导电通路或其它类型的导电结构。可使用例如cu、 al、ti、ta、w、nb、mo、tin、tic、tan、ti/w、ti/tin、任何其它已知导电或半导 电材料或其组合的导电材料来形成导电段122.3a。非导电段122.3b可实施为绝缘膜或其 它类型的绝缘结构。绝缘膜可为单层绝缘膜或叠层绝缘膜。例如(但不限于)，非导电段 122.3b可实施为具有10nm到30nm的厚度的薄绝缘膜。可使用例如氧化硅、氮化硅、 氮氧化硅、金属氧化物、金属氮化物、其它类型的绝缘材料或其组合的绝缘材料来形成 非导电段122.3b。可使用(但不限于)例如热氧化沉积或化学汽相沉积(cvd)的沉积过程 来形成非导电段122.3b。
31.在一些实施例中，非导电段122.3b可形成于导电部分120.3与导电段122.3a之间， 使得非导电段122.3b堆叠于导电段122.3a上。在一些实施例中，接触元件122.3可包含 彼此上下堆叠的至少一导电段及至少一非导电段。相关联修改及替代也落于本发明的考 虑范围内。
32.除晶体管结构102.2的实际设计由假栅极接点伪装之外，晶体管结构102.2可类似 或相同于晶体管结构102.1。晶体管结构102.2包含栅极电介质gd2、多晶硅栅极段pg2、 多个源极/漏极区域sd21及sd22及多个接触元件122.4到122.6。栅极电介质gd2、多 晶硅栅极段pg2及接触元件122.4可用于实施晶体管结构102.2的栅极结构的至少一部 分。源极/漏极区域sd21及接触元件122.5可用于实施晶体管结构102.2的源极/漏极结 构的至少一部分。源极/漏极区域sd22及接触元件122.6可用于实施晶体管结构102.2 的另一源极/漏极结构的至少一部分。另外，导电层120的多个导电部分120.4到120.6 可形成于晶体管结构102.2上。
33.在本实施例中，接触元件122.5可充当经布置以将源极/漏极区域sd21电连接到导 电部分120.5的源极/漏极接点。接触元件122.6可充当经布置以将源极/漏极区域sd22 电连接到导电部分120.6的源极/漏极接点。接触元件122.4(其经布置以电隔离多晶硅栅 极段pg2与导电部分120.4)可假装放置于多晶硅栅极段pg2上的栅极接点。例如，非导 电段122.4b的高度远小于导电段122.4a的高度。当从导电层120的顶部或穿过接触元 件122.4到122.6的平面观看时，在逆向工程程序的减层阶段中，接触元件122.4似乎为 类似或相同于接触元件122.1的真栅极接点。
34.除晶体管结构102.3的实际设计由假栅极接点及假源极/漏极接点伪装之外，晶体管 结构102.3可类似或相同于晶体管结构102.1/102.2。例如，晶体管结构102.3可经实施 以包含p沟道晶体管。晶体管结构102.3包含栅极电介质gd3、多晶硅栅极段pg3、多 个源极/漏极区域sd31及sd32及多个接触元件122.7到122.9。源极/漏极区域sd31及 sd32(其定位于多晶硅栅极段pg3的对置侧处)可掺杂有p型掺杂物以形成半导体衬底 101中的p 掺杂区域。栅极电介质gd3、多晶硅栅极段pg3及接触元件122.7可用于实 施晶体管结构102.3的栅极结构的至少一部分。源极/漏极区域sd31及接触元件122.8 可用于实施晶体管结构102.3的源极/漏极结构的至少一部分。源极/漏极区域sd32及接 触元件122.9可用于实施晶体管结构102.3的另一源极/漏极结构的至少一部分。
35.在本实施例中，导电层120的多个导电部分120.7到120.9可形成于晶体管结构102.3 上。接触元件122.8可充当经布置以将源极/漏极区域sd31电连接到导电部分120.8的 源极/漏极接点。接触元件122.7(其经布置以电隔离多晶硅栅极段pg3与导电部分120.7) 可假装放置于多晶硅栅极段pg3上的栅极接点。接触元件122.9(其经布置以电隔离源极 /漏极区域sd32与导电部分120.9)可假装放置于源极/漏极区域sd32上的源极/漏极接点。 例如，非导电段122.7b的高度远小于导电段122.7a的高度，且非导电段122.9b的高度 远小于导电段122.9a的高度。当从导电层120的顶部或穿过接触元件122.7到122.9的 平面观看时，在逆向工程程序的减层阶段中，接触元件122.7似乎为类似或相同于接触 元件122.1的真栅极接点，且接触元件122.9似乎为类似或相同于接触元件122.8的真源 极/漏极接点。
36.除各接触元件可充当真接点之外，晶体管结构102.4可类似或相同于晶体管结构 102.3。晶体管结构102.4包含栅极电介质gd4、多晶硅栅极段pg4、多个源极/漏极区 域sd41及sd42及多个接触元件122.10到122.12。栅极电介质gd4、多晶硅栅极段pg4 及接触元件122.10可用于实施晶体管结构102.3的栅极结构的至少一部分。源极/漏极区 域sd41及接触元件122.11可用于实施晶体管结构102.4的源极/漏极结构的至少一部分。 源极/漏极区
施例中，一或多个层间电介质可形成于晶体管层110及导电层120到140的两个相邻层 之间。在一些实施例中，晶体管结构102.1到102.4中的至少一者可实施为平面晶体管 结构或三维晶体管结构。在一些实施例中，至少一真接点及至少一假接点可形成于导电 层中的相同多晶硅栅极段、相同源极/漏极区域或相同导电部分上以借此伪装半导体装置 的实际设计及功能。在一些实施例中，可采用图1中所展示的半导体结构100的至少一 部分来实施利用通用门设计的半导体装置以借此使攻击者更难以识别半导体装置的实 际设计及功能。通用门设计可为(但不限于)nand(“与非”)门设计、nor(“或非”) 门设计、not(“非”)门、多路复用器设计或其它类型的通用门设计。
43.为促进本揭示的理解，下文将给出与多路复用器单元相关联的一些实施例以进一步 描述具有伪装设计的半导体装置。所属领域的技术人员应了解，可在不背离本发明的范 围的情况下使用采用真及假接点的伪装设计来实施其它类型的通用门。
44.首先参考图2，说明根据本发明的一些实施例的实例多路复用器单元的电路图。在 本实施例中，多路复用器单元200可实施为2:1多路复用器，其包含多个输入端子in0 及in1、选择端子s及输出端子outx。多路复用器单元200经配置以根据选择端子s 处的输入信号选择输入端子in0处的输入信号及输入端子in1处的输入信号中的一者作 为输出端子outx处的输出信号。
45.多路复用器单元200可进一步包含多个晶体管pu0、pd0、ta0、ta1、tb0及tb1。 可使用p沟道晶体管来实施晶体管pu0、ta0及tb0中的每一者。可使用n沟道晶体管 来实施晶体管pd0、ta1及tb1中的每一者。在本实施例中，晶体管pu0及pd0可实 施为一对晶体管。晶体管pu0及pd0的相应栅极耦合到选择端子s。晶体管pu0及pd0 的相应源极分别耦合到供应电压vdd及供应电压vss。晶体管pu0及pd0的相应漏极 耦合到连接端子sb。因此，晶体管pu0及pd0可充当反相器。
46.晶体管ta0及ta1可实施为一对晶体管。在本实施例中，晶体管ta0及ta1的相 应栅极分别耦合到选择端子s及连接端子sb。晶体管ta0及ta1的相应源极耦合到输 入端子in1。晶体管ta0及ta1的相应漏极耦合到连接端子ot，连接端子ot耦合到 输出端子outx。因此，晶体管ta0及ta1可充当传输门。类似地，晶体管tb0及tb1 可实施为一对晶体管。晶体管tb0及tb1的相应栅极分别耦合到连接端子sb及选择端 子s。晶体管tb0及tb1的相应源极耦合到输入端子in0。晶体管tb0及tb1的相应 漏极耦合到连接端子ot。因此，晶体管tb0及tb1可充当传输门。
47.值得注意的是，多路复用器单元200可充当能够在不同操作方案中实施各种标准逻 辑门的通用门。图3a到图3g说明根据本发明的一些实施例的使用图2中所展示的多 路复用器单元200实施的不同逻辑门。首先，在图3a所展示的实施例中，选择端子s、 输入端子in1及输入端子in0分别耦合到输入信号b、输入信号a及逻辑低层级处的输 入信号。多路复用器单元200的输出信号的布尔(boolean)表式将为a
·
b。因此，多路 复用器单元200可充当and门。在图3b所展示的实施例中，选择端子s、输入端子in1 及输入端子in0分别耦合到输入信号b、输入信号a及逻辑高层级处的输入信号。输出 信号的布尔表式将为a b。因此，多路复用器单元200可充当or(“或”)门。在图3c 所展示的实施例中，选择端子s、输入端子in1及输入端子in0分别耦合到输入信号a、 逻辑低层级处的输入信号及逻辑高层级处的输入信号。多路复用器单元200的输出信号 的布尔表式将表示为输入信号a的反相信号。因
此，多路复用器200可充当not门或 反相器。
48.在图3d所展示的实施例中，选择端子s、输入端子in1及输入端子in0分别耦合 到输入信号a、输入信号b的反相信号b#及逻辑高层级处的输入信号。多路复用器单 元200的输出信号的布尔表式将表示为图3a中所展示的and门的布尔表式的反相。因 此，多路复用器单元200可充当nand门。值得注意的是，可使用图3c中所展示的 not门来产生输入信号b的反相信号b#。在图3e所展示的实施例中，选择端子s、输 入端子in1及输入端子in0分别耦合到输入信号a、逻辑低层级处的输入信号及输入信 号b的反相信号b#。多路复用器单元200的输出信号的布尔表式将表示为图3b中所展 示的or门的布尔表式的反相。因此，多路复用器单元200可充当nor门。
49.在图3f所展示的实施例中，选择端子s、输入端子in1及输入端子in0分别耦合 到输入信号b、输入信号a的反相信号a#及输入信号a。多路复用器单元200可充当 xor(“异或”)门。值得注意的是，可使用图3c中所展示的not门来产生输入信号a 的反相信号a#。在图3g所展示的实施例中，选择端子s、输入端子in1及输入端子in0 分别耦合到输入信号b、输入信号a及输入信号a的反相信号a#。多路复用器单元200 可充当xnor(“异或非”)门。
50.借助于可使用参考图1中所展示的半导体结构100所描述的真接点及假接点来实施 的伪装设计，图2中所展示的多路复用器单元200可由能够隐藏其逻辑功能的半导体装 置实施。参考图4a，说明根据本发明的一些实施例的半导体装置400的实例布局设计。 半导体装置400可采用使用图1中所展示的接触元件122.1到122.12、132.1到132.3及 142.1及142.2中的至少一者实施的伪装设计以借此实施图2中所展示的多路复用器单元 200。在本实施例中，半导体装置400可包含多个晶体管结构spu0、spd0、sta0、sta1、 stb0及stb1、互连结构403及导电层420。晶体管结构spu0、spd0、sta0、sta1、 stb0及stb1可分别用于实施图2中所展示的晶体管pu0、pd0、ta0、ta1、tb0及 tb1。互连结构403可耦合到图2中所展示的输入端子in0及in1、选择端子s及输出 端子outx。互连结构403可经布置以通过导电层420(其可为图1中所展示的导电层 120的实施例)使晶体管结构spu0、spd0、sta0、sta1、stb0及stb1互连。
51.晶体管结构spu0、spd0、sta0、sta1、stb0及stb1中的每一者可形成于半导 体装置400的半导体衬底401上。半导体衬底401可用于实施图1中所展示的半导体衬 底101的实施例。值得注意的是，图1展示半导体结构100的横截面图，而图4a展示 半导体装置400的俯视布局图。因此，半导体衬底401可被视为沿xy平面延伸，且半 导体装置400的每一接触元件可被视为沿基本上垂直于xy平面的方向(例如平行于z 轴的方向)延伸。另外，晶体管结构spu0/sta0/stb0的布局设计的至少一部分可表示图 1中所展示的晶体管结构102.3/102.4的布局设计的实施例。晶体管结构spd0/sta1/stb1 的布局设计的至少一部分可表示图1中所展示的晶体管结构102.1/102.2的布局设计的实 施例。
52.晶体管结构spu0包含(但不限于)多晶硅栅极段410.g1、有源区域410.x1及多个接 触元件422.11到422.16。多晶硅栅极段410.g1(其用于实施图2中所展示的晶体管pu0 的栅极)可为图1中所展示的多晶硅栅极段pg3/pg4的实施例。在本实施例中，多晶硅 栅极段410.g1形成于半导体衬底401上且沿平行于y轴的方向跨有源区域410.x1延伸。
53.有源区域410.x1(其中可形成晶体管结构spu0的沟道)可包含定位于多晶硅栅极段 410.g1的对置侧处的多个扩散区域410.s1及410.d1。扩散区域410.s1及410.d1可为 图
源极接点。然而，接触元件422.13及422.14中的一者(即，在本实施例中接触元件422.14) 是经布置以电隔离扩散区域410.s1与导电层420的假源极接点。类似地，当从导电层 420的顶部观看时，接触元件422.15及422.16(其形成于扩散区域410.d1上且彼此间隔 开)似乎为放置于扩散区域410.d1上的两个漏极接点。接触元件422.15及422.16中的一 者(即，在本实施例中接触元件422.16)是经布置以电隔离扩散区域410.d1与导电层420 的假漏极接点。
59.图4c说明根据本发明的一些实施例的沿图4a中的线l2
‑
l2取得的横截面图。参 考图4c且还参考图4a，接触元件422.13可形成于扩散区域410.s1与导电线420.13之 间的电介质层404中。接触元件422.13经布置以将扩散区域410.s1电连接到导电线 420.13以借此充当放置于扩散区域410.s1上的真源极接点。形成于电介质层404中的接 触元件422.14经布置以电隔离扩散区域410.s1与导电线420.11以借此充当放置于扩散 区域410.s1上的假源极接点。在本实施例中，接触元件422.11、接触元件422.13及接 触元件422.14可沿平行于y轴的方向布置。接触元件422.11及422.14与导电线420.11 的不同部分接触。
60.接触元件422.13可实施为导电通路或其它类型的导电结构。接触元件422.14可包 含彼此上下堆叠的导电段422.14a及非导电段422.14b。导电段422.14a可实施为形成于 非导电段422.14b上的导电通路或其它类型的导电结构。非导电段422.14b可实施为绝 缘膜或其它类型的绝缘结构。因为非导电段422.14b可具有远小于导电段422.14a的高 度/厚度的高度/厚度，所以当从导电层420的顶部观看时，接触元件422.14似乎为类似 或相同于接触元件422.13的真源极接点。
61.在一些实施例中，接触元件422.15及422.16的横截面图可类似或相同于图4c中所 展示的横截面图。例如，接触元件422.15可实施为导电通路或其它类型的导电结构。接 触元件422.16可包含彼此上下堆叠的导电段及非导电段。作为另一实例，接触元件 422.12、接触元件422.15及接触元件422.16可沿平行于y轴的方向布置。接触元件422.12 及422.15与导电线420.12的不同部分接触。所属领域的技术人员应了解，接触元件 422.15及422.16的横截面结构可类似或相同于图4c中所展示的横截面结构，为简洁起 见，在此不重复类似描述。
62.图4d说明根据本发明的一些实施例的沿图4a中的线l3
‑
l3取得的横截面图。参 考图4d且还参考图4a，形成于电介质层404中的接触元件422.14及422.15可定位于 多晶硅栅极段410.g1的对置侧处。栅极电介质410.gd可形成于多晶硅栅极段410.g1 与有源区域410.x1之间。充当假源极接点的接触元件422.14可形成于导电线420.11下 且与导电线420.11接触。充当真漏极接点的接触元件422.15可形成于导电线420.12下 且与导电线420.12接触。
63.在一些实施例中，晶体管结构spd0可类似或相同于晶体管结构spu0。再次参考图 4a，晶体管结构spu0及spd0的相应布局可相对于互连结构403对称。晶体管结构spd0 可包含多晶硅栅极段410.g2、有源区域410.x2及多个接触元件422.21到422.26。多晶 硅栅极段410.g2(其类似或相同于多晶硅栅极段410.g1)可用于实施图2中所展示的晶 体管pd0的栅极。除其扩散区域410.s2及410.d2可掺杂有n型掺杂物之外，有源区域 410.x2可类似或相同于有源区域410.x1。扩散区域410.s2及410.d2可分别用于实施图 2中所展示的晶体管pd0的源极及漏极。
64.多个导电线420.21到420.24(其中每一者是导电层420的导电部分)可形成于多晶硅 栅极段410.g2及有源区域410.x2上方。导电线420.21到420.24的布局及导电线420.11 到420.14的布局可相对于互连结构403对称。另外，导电线420.23及420.24可通过导 电层420的导电部分420.2彼此电连接。导电部分420.2耦合到图2中所展示的供应电 压vss。
65.接触元件422.21到422.26中的每一者可为图1中所展示的接触元件122.1到122.12 中的一者的实施例。接触元件422.21到422.26的布局及接触元件422.11到422.16的布 局可相对于互连结构403对称。因此，接触元件422.21及422.22可分别为放置于多晶 硅栅极段410.g2上的真栅极接点及假栅极接点。接触元件422.23及422.24可分别为放 置于扩散区域410.s2上的真源极接点及假源极接点。接触元件422.25及422.26可分别 为放置于扩散区域410.d2上的真漏极接点及假漏极接点。
66.另外，除导电线布局、真接点布局及假接点布局之外，晶体管结构sta0可类似或 相同于晶体管结构spu0。在本实施例中，晶体管结构sta0可包含多晶硅栅极段410.g3、 有源区域410.x3及多个接触元件422.31到422.36。多晶硅栅极段410.g3(其类似或相 同于多晶硅栅极段410.g1)可用于实施图2中所展示的晶体管ta0的栅极。有源区域 410.x3可类似或相同于有源区域410.x1。有源区域410.x3的扩散区域410.s3及410.d3 可分别用于实施图2中所展示的晶体管ta0的源极及漏极。
67.多个导电线420.31到420.35(其中每一者是导电层420的导电部分)可形成于多晶硅 栅极段410.g3及有源区域410.x3上方。除延伸于多晶硅栅极段410.g3的一部分上方 的导电线420.31与延伸于扩散区域410.s3上方的导电线420.33分离之外，导电线420.31 到420.35的布局类似或相同于导电线420.11到420.14的布局。在本实施例中，导电线 420.33可沿垂直于y轴的方向延伸。
68.接触元件422.31到422.36中的每一者可为图1中所展示的接触元件122.1到122.12 中的一者的实施例。除真/假接点布置之外，接触元件422.31到422.36的布局可类似或 相同于接触元件422.11到422.16的布局。在本实施例中，接触元件422.31及422.32可 分别为放置于多晶硅栅极段410.g3上的真栅极接点及假栅极接点。接触元件422.33及 422.34可分别为放置于扩散区域410.s3上的假源极接点及真源极接点。接触元件422.35 及422.36可分别为放置于扩散区域410.d3上的真漏极接点及假漏极接点。
69.晶体管结构sta0及sta1的相应布局可相对于互连结构403对称。在本实施例中， 晶体管结构sta1可包含多晶硅栅极段410.g4、有源区域410.x4及多个接触元件422.41 到422.46。多晶硅栅极段410.g4(其类似或相同于多晶硅栅极段410.g2)可用于实施图2 中所展示的晶体管ta1的栅极。有源区域410.x4可类似或相同于有源区域410.x2。扩 散区域410.s4及410.d4可分别用于实施图2中所展示的晶体管ta1的源极及漏极。
70.多个导电线420.41到420.45(其中每一者是导电层420的导电部分)可形成于多晶硅 栅极段410.g4及有源区域410.x4上方。导电线420.41到420.45的布局及导电线420.31 到420.35的布局可相对于互连结构403对称。接触元件422.41到422.46中的每一者可 为图1中所展示的接触元件122.1到122.12中的一者的实施例。接触元件422.41到422.46 的布局及接触元件422.31到422.36的布局可相对于互连结构403对称。因此，接触元 件422.41及422.42可分别为放置于多晶硅栅极段410.g4上的真栅极接点及假栅极接点。 接触元件422.43及422.44可分别为放置于扩散区域410.s4上的假源极接点及真源极接 点。接触元
442.25及442.27中的每一者可经形成以包含彼此上下堆叠的导电段及非导电段以借此 充当假接点。因此，晶体管结构stb0及stb1可实施包含图2中所展示的晶体管tb0 及tb1的传输门。互连结构403可经布置以将结构stb0及stb1的每一源极/漏极结构 (例如图2中所展示的晶体管tb0及tb1的每一漏极)电连接到输出端子outx。在本实 施例中，电连接到扩散区域410.s5及410.s5的导电线430.7可耦合到图2中所展示的 输入端子in0。
84.图4a到图4d中所展示的结构仅供说明，且不希望限制本发明的范围。在一些实 施例中，多晶硅栅极段410.g1到410.g6中的至少一者可由其它类型的导电段替换。在 一些实施例中，两个以上接触元件可形成于相同多晶硅栅极段或相同源极/漏极区域上。 在一些实施例中，交越导电线430.1到430.10的导电线的数目可大于或小于3。在一些 实施例中，晶体管结构sta0及sta1的布局设计可相同于晶体管结构stb0及stb1的 布局设计。
85.在一些实施例中，上述伪装半导体结构可用于实施具有其它可能电路拓扑的多路复 用器。图5是根据本发明的一些实施例的实例多路复用器单元的电路图。多路复用器单 元500经配置以根据选择端子s处的输入信号选择输入端子in0处的输入信号及输入端 子in1处的输入信号中的一者作为输出端子out处的输出信号。
86.除多个晶体管pu1及pd1之外，多路复用器单元500的电路拓扑可相同于图2中 所展示的多路复用器单元200的电路拓扑。在本实施例中，可分别使用p沟道晶体管及 n沟道晶体管来实施晶体管pu1及pd1。晶体管pu1及pd1的相应栅极耦合到连接端 子ot。晶体管pu1及pd1的相应源极分别耦合到供应电压vdd及vss。晶体管pu1 及pd1的相应漏极耦合到输出端子out。值得注意的是，多路复用器单元500可等效 于反相器后接图2中所展示的多路复用器单元200。
87.类似地，多路复用器单元500可充当能够在不同操作方案中实施各种标准逻辑门的 通用门。图6a到图6g说明根据本发明的一些实施例的使用图5中所展示的多路复用 器单元500实施的不同逻辑门。因为所属领域的技术人员可在阅读针对图3a到图3g 的上述段落之后理解图6a到图6g中所展示的操作方案中的逻辑功能，所以为简洁起 见，在此不重复类似描述。
88.参考图7，说明根据本发明的一些实施例的半导体装置700的实例布局设计。半导 体装置700可用于实施图5中所展示的多路复用器单元500。除多个晶体管结构spu1 及spd1及互连结构703之外，半导体装置700可类似或相同于图4a中所展示的半导 体装置400。晶体管结构spu1及spd1可分别用于实施图5中所展示的晶体管pu1及 pd1。
89.除接点布局之外，晶体管结构spu1可类似或相同于晶体管结构spu0。例如，晶体 管结构spu0及spu1的相应真/假接点布置可相对于导电线430.7对称。在本实施例中， 晶体管结构spu1可包含多晶硅栅极段410.g7、有源区域410.x7及多个接触元件422.71 到422.76。多晶硅栅极段410.g7可用于实施图5中所展示的晶体管pu1的栅极。有源 区域410.x7的扩散区域410.s7及410.d7可分别用于实施图5中所展示的晶体管pu1 的源极及漏极。
90.多个导电线420.71到420.74(其中每一者是图4中所展示的导电层420的导电部分) 可形成于多晶硅栅极段410.g7及有源区域410.x7上方。导电线420.71到420.74的布 局可类似或相同于导电线420.11到420.14的布局。接触元件422.71到422.76中的每一 者可为图1中所展示的接触元件122.1到122.12中的一者的实施例。在本实施例中，接 触元件
422.71及422.72可分别为放置于多晶硅栅极段410.g7上的假栅极接点及真栅极 接点。接触元件422.73及422.74可分别为放置于扩散区域410.s7上的假源极接点及真 源极接点。接触元件422.75及422.76可分别为放置于扩散区域410.d7上的假漏极接点 及真漏极接点。
91.晶体管结构spu1及spd1的相应布局可相对于互连结构703对称。在本实施例中， 晶体管结构spd1可包含多晶硅栅极段410.g8、有源区域410.x8及多个接触元件422.81 到422.86。多晶硅栅极段410.g8可用于实施图5中所展示的晶体管pd1的栅极。有源 区域410.x8可类似或相同于有源区域410.x7。扩散区域410.s8及410.d8可分别用于 实施图5中所展示的晶体管pd1的源极及漏极。
92.多个导电线420.81到420.84(其中每一者是图4中所展示的导电层420的导电部分) 可形成于多晶硅栅极段410.g8及有源区域410.x8上方。导电线420.81到420.84的布 局及导电线420.71到420.74的布局可相对于互连结构703对称。接触元件422.81到 422.86中的每一者可为图1中所展示的接触元件122.1到122.12中的一者的实施例。接 触元件422.81到422.86的布局及接触元件422.71到422.76的布局可相对于互连结构703 对称。因此，接触元件422.81及422.82可分别为放置于多晶硅栅极段410.g8上的假栅 极接点及真栅极接点。接触元件422.83及422.84可分别为放置于扩散区域410.s8上的 假源极接点及真源极接点。接触元件422.85及422.86可分别为放置于扩散区域410.d8 上的假漏极接点及真漏极接点。
93.除互连结构703可进一步包含多个导电线430.11及430.12、多个接触元件432.19 到432.22及多个接触元件442.28到442.33之外，互连结构703可类似或相同于图4a 中所展示的互连结构403。导电线430.11及430.12中的每一者(其定位于等于导电线430.1 到430.10的层级处)可沿平行于y轴的方向延伸。接触元件432.19到432.22中的每一者 (其放置于导电层420中的导电线上)可使用导电材料形成以将导电层420中的导电线电 连接到导电线430.11及430.12中的一者。
94.另外，接触元件442.32可使用导电材料形成以充当真接点。接触元件442.28到 442.31及442.33中的每一者可经形成以包含彼此上下堆叠的导电段及非导电段以借此 充当假接点。因此，扩散区域410.d7及410.d8中的每一者可电连接到导电线440.3， 导电线440.3耦合到图5中所展示的连接端子ot。在本实施例中，扩散区域410.s7及 410.s8中的每一者可耦合到图5中所展示的输出端子out。因此，晶体管结构spu1及 spd1可实施包含图5中所展示的晶体管pu1及pd1的反相器。互连结构703可经布置 以将结构spu1及spd1的每一源极/漏极结构(例如图5中所展示的晶体管pu1及pd1 的每一漏极)电连接到输出端子out。因为所属领域的技术人员可在阅读针对图4a到图 4d的上述段落之后理解图7中所展示的半导体结构，所以为简洁起见，在此不重复类 似描述。
95.图8说明根据本发明的一些实施例的实例半导体装置。半导体装置800可利用参考 图1到图7所描述的半导体结构来隐藏其功能。在本实施例中，半导体装置800可包含 k个电路单元804.1到804.k、k个电路单元806.1到806.k及互连结构803，其中k是 正整数。可使用具有伪装设计的通用门来实施电路单元804.1到804.k及806.1到806.k 中的至少一者。例如，可使用图4a中所展示的半导体装置400或图7中所展示的半导 体装置700来实施电路单元804.1到804.k及806.1到806.k中的每一者。
96.互连结构803可包含n个导电线850.1到850.n、m个导电线860.1到860.m及多 个接触元件ce。n及m中的每一者是正整数。定位于相同导电层中的导电线850.1到 850.n连接到电路单元804.1到804.k及806.1到806.k。每一电路单元可实施为逻辑电 路或通用逻辑门。例如(但不限于)，在其中使用图4a中所展示的半导体装置400来实 施电路单元804.1的一些实施例中，图4a中所展示的导电线440.1到440.3可电连接到 连接到电路单元804.1的导电线850.1到850.3。值得注意的是，可根据电路单元的电路 设计来判定连接到每一电路单元的导电线的数目。
97.导电线860.1到860.m可形成于不同于导电线850.1到850.n中的每一者的层级处。 接触元件ce中的每一者(其形成于导电线850.1到850.n中的一者与导电线860.1到 860.m中的一者之间)可为图1中所展示的接触元件122.1到122.12中的一者的实施例。 在本实施例中，导电线860.1到860.m中的每一者形成于高于导电线850.1到850.n中 的每一者的层级处。接触元件ce中的每一者可形成于导电线850.1到850.n中的一者 上且与导电线860.1到860.m中的一者接触。值得注意的是，接触元件ce中的每一者 可根据对应于半导体装置800的电路拓扑来实施为真接点或假接点。因此，攻击者将很 难识别半导体装置800的实际设计及功能。
98.图9是根据本发明的一些实施例的用于形成半导体装置的方法的流程图。为了说明， 参考图4a中所展示的半导体装置400来描述方法900。还参考图10a到图10f来描述 方法900，图10a到图10f说明根据本发明的一些实施例的不同制造阶段中的对应结构 的沿图4a中的线l1
‑
l1取得的横截面。所属领域的技术人员应认识到，可在不背离本 发明的范围的情况下在其它类型的半导体装置中采用方法900以提供真及假接点。另外， 在一些实施例中，可执行方法900中的其它操作。在一些其它实施例中，方法900的操 作可依不同顺序执行及/或可变化。
99.在操作902中，在半导体衬底的有源区域上形成多晶硅段。有源区域可为其中形成 晶体管结构的沟道的区域。例如图4a及图10a中所说明，在半导体衬底401的有源区 域410.x1上形成多晶硅栅极段410.g1。因为图10a说明沿图4a中的线l1
‑
l1取得的 横截面图，所以未展示有源区域410.x1。
100.在操作904中，在多晶硅段上形成电介质层。例如图10b中所说明，在多晶硅栅极 段410.g1上形成电介质层404。电介质层404可为金属间电介质层，其可包含例如氧化 硅、氧化硅碳、氮化硅、氮化硅碳、氧化铝、其它类型的电介质材料或其组合的电介质 材料。
101.在操作906中，在电介质层中形成第一凹槽以暴露多晶硅段的第一部分。例如图10c 中所说明，图案化及蚀刻电介质层404以产生凹槽1006来暴露多晶硅栅极段410.g1的 一部分。图案化过程可包含在电介质层404上形成光致抗蚀剂且使用掩模来暴露光致抗 蚀剂的部分及通过移除光致抗蚀剂的暴露或未暴露部分来暴露电介质层404的一部分。 接着，执行蚀刻过程以移除电介质层404的暴露部分。
102.在操作908中，使用绝缘材料来部分填充第一凹槽。例如图10d中所说明，使用非 导电段422.12b来部分填充凹槽1006。非导电段422.12b可包含例如氧化硅、氮化硅、 氮氧化硅、金属氧化物、金属氮化物、其它类型的绝缘材料或其组合的绝缘材料。可使 用(但不限于)例如热氧化沉积或化学汽相沉积(cvd)的沉积过程来形成非导电段422.12b。
103.在操作910中，在电介质层中形成第二凹槽以暴露多晶硅段的第二部分。例如图
10e 中所说明，在电介质层404中形成凹槽1008以暴露多晶硅栅极段410.g1的另一部分。 可图案化及蚀刻电介质层404以产生凹槽1008来暴露多晶硅栅极段410.g1的另一部分。 图案化过程可包含在电介质层404上形成光致抗蚀剂且使用掩模来暴露光致抗蚀剂的部 分及通过移除光致抗蚀剂的暴露或未暴露部分来暴露电介质层404的另一部分。接着， 执行蚀刻过程以移除电介质层404的另一部分。
104.在操作912中，使用导电材料来填充第一凹槽及第二凹槽以分别形成半导体装置的 晶体管结构的第一栅极接点及第二栅极接点。第一栅极接点包含彼此上下堆叠的导电材 料及绝缘材料。例如图10f中所说明，使用导电材料来填充凹槽1006及凹槽1008以分 别形成晶体管结构spu0的接触元件422.12及接触元件422.11。接触元件422.12包含彼 此上下堆叠的导电段422.12a及非导电段422.12b。
105.在一些实施例中，在使用导电材料来填充第一凹槽及第二凹槽之后，可在电介质层 上形成导电层。此外，可将导电层图案化成多个彼此分离的导电部分。导电层的第一导 电部分与第一栅极接点接触，且导电层的第二导电部分与第二栅极接点接触。例如图4a 及图4b中所说明，导电层420可形成于电介质层404上且图案化成多个导电线。导电 线420.11与接触元件422.11接触，且导电线420.12与接触元件422.12接触。
106.在一些实施例中，当在电介质层中形成用于第一栅极接点的第一凹槽时，可在电介 质层中形成第三凹槽以暴露晶体管结构的源极/漏极区域的第一部分。当在电介质层中形 成用于第二栅极接点的第二凹槽时，可在电介质层中形成第四凹槽以暴露源极/漏极区域 的第二部分。因此，当形成第一栅极接点及第二栅极接点时，可在源极/漏极区域上形成 第一源极/漏极接点及第二源极/漏极接点。例如，参考图4c及图10c，可在其中形成用 于接触元件422.12的凹槽1006的制造阶段中在电介质层404中形成用于接触元件 422.14的凹槽。参考图4c及图10d，可使用用于部分填充凹槽1006的绝缘材料来部分 填充用于接触元件422.14的凹槽以借此形成非导电段422.14b。参考图4c及图10e，在 形成非导电段422.14b及422.12b之后，可在其中形成用于接触元件422.11的凹槽1008 的制造阶段中在电介质层404中形成用于接触元件422.13的凹槽。参考图4c及图10f， 可使用用于填充凹槽1006及1008的导电材料来部分填充用于接触元件422.13的凹槽及 用于接触元件422.14的凹槽以借此形成扩散区域410.s1上的接触元件422.13及422.14。 类似地，可根据参考图10c到图10f所描述的操作在扩散区域410.d1上形成接触元件 422.15及422.16。
107.图11是根据本发明的一些实施例的用于形成多路复用器单元的方法的流程图。为 了说明，参考图4a中所展示的半导体装置400来描述方法1100。所属领域的技术人员 应认识到，可在不背离本发明的范围的情况下在其它类型的多路复用器单元(例如图5 中所展示的多路复用器单元500)中采用方法1100。另外，在一些实施例中，可执行方法 1100中的其它操作。在一些其它实施例中，方法1100的操作可依不同顺序执行及/或可 变化。
108.在操作1102中，在半导体衬底上形成多个晶体管的多个多晶硅段。晶体管包含定 位于半导体衬底的上部分上的多个p沟道晶体管及定位于半导体衬底的下部分上的多个n沟道晶体管。每一多晶硅段跨半导体衬底的有源区域延伸以界定第一源极/漏极区域及 第二源极/漏极区域。例如，可在半导体衬底401的上部分上形成晶体管结构spu0、sta0 及stb0的相应多晶硅栅极段410.g1、410.g3及410.g5。可在半导体衬底401的下部 分上形成晶体管结构spd0、sta1及stb1的相应多晶硅栅极段410.g2、410.g4及410.g6。
109.在操作1104中，在每一晶体管的多晶硅段、第一源极/漏极区域及第二源极/漏极区 域上形成多个接触元件。例如，在多晶硅栅极段410.g1、扩散区域410.s1及扩散区域 410.d1上形成接触元件422.11到422.16。在一些实施例中，可基于图9中所展示的操 作904到912来执行操作1104。
110.在操作1106中，在接触元件上形成导电层。导电层包含彼此分离的第一导电部分 及第二导电部分。每一晶体管的多晶硅段通过接触元件的第一接触元件与第一导电部分 电隔离，且通过接触元件的第二接触元件电连接到第二导电部分。例如，形成包含导电 线420.11及420.12的导电层420，其中导电线420.11通过接触元件422.11电连接到多 晶硅栅极段410.g1，而导电线420.12通过接触元件422.12与多晶硅栅极段410.g1电隔 离。
111.在操作1108中，通过导电层使晶体管的第一p沟道晶体管及第一n沟道晶体管互 连以形成反相器。例如，互连结构403经形成以通过导电层420使晶体管结构spu0及 spd0互连以形成反相器。
112.在操作1110中，通过导电层使晶体管的第二p沟道晶体管及第二n沟道晶体管互 连以形成第一传输门。第二p沟道晶体管及第二n沟道晶体管的相应多晶硅段分别电连 接到反相器的输入及输出。例如，互连结构403经布置以通过导电层420使晶体管结构 sta0及sta1互连以形成传输门。多晶硅栅极段410.g3及410.g4分别电连接到多晶硅 栅极段410.g1/410.g2及扩散区域410.d1/410.d2。
113.在操作1112中，通过导电层使晶体管的第三p沟道晶体管及第三n沟道晶体管互 连以形成第二传输门。第三p沟道晶体管及第三n沟道晶体管的相应多晶硅段分别电连 接到反相器的输出及输入。例如，互连结构403经布置以通过导电层420使晶体管结构 stb0及stb1互连以形成传输门。多晶硅栅极段410.g5及410.g6分别电连接到扩散区 域410.d1/410.d2及多晶硅栅极段410.g1/410.g2。
114.通过使用假接点及通用门设计，具有不同逻辑功能的半导体装置中的电路单元可实 施为具有相同通用布局设计的多个伪装电路以借此有效保护设计知识财产。
115.本文中所描述的一些实施例可包含一种多路复用器单元。所述多路复用器单元包含 半导体衬底、导电层、多对晶体管及互连结构。所述导电层形成于所述半导体衬底上方。 所述晶体管对形成于所述半导体衬底上。每一对晶体管包含p沟道晶体管及n沟道晶体 管。所述p沟道晶体管及所述n沟道晶体管中的每一者的栅极结构、第一源极/漏极结构 及第二源极/漏极结构电连接到所述导电层。所述栅极结构包含导电段、第一接触元件及 第二接触元件。所述导电段形成于所述半导体衬底上且跨所述半导体衬底的有源区域延 伸。所述第一源极/漏极结构及所述第二源极/漏极结构形成于所述有源区域上且定位于 所述导电段的对置侧处。所述导电层的第一导电部分及第二导电部分分别交越所述导电 段的第一部分及第二部分。所述第一接触元件及所述第二接触元件分别形成于所述导电 段的所述第一部分及所述第二部分上。所述第一接触元件经布置以将所述导电段电连接 到所述第一导电部分。所述第二接触元件经布置以电隔离所述导电段与所述第二导电部 分。所述互连结构定位于每一对晶体管之间且电连接到所述导电层。所述晶体管对包含 第一对晶体管、第二对晶体管及第三对晶体管。所述互连结构经布置以将所述第一对晶 体管的每一栅极结构、所述第二对晶体管的每一第一源极/漏极结构及所述第三对晶体管 的每一第一源极/漏极结构分别电连接到所述多路复用器单元的选择端子、第一输入端子 及第二输入端
子。
116.本文中所描述的一些实施例可包含一种半导体装置。所述半导体装置包含导电层、 晶体管结构及互连结构。所述导电层形成于半导体衬底上方。所述晶体管结构形成于半 导体衬底的第一区域上。所述晶体管结构包含多晶硅栅极段、第一接触元件及第二接触 元件。所述导电层的第一导电线及第二导电线分别交越所述多晶硅栅极段的第一部分及 第二部分。所述第一接触元件形成于所述多晶硅栅极段的所述第一部分上且与所述第一 导电线接触。所述第二接触元件形成于所述多晶硅栅极段的所述第二部分上且与所述第 二导电线接触。所述互连结构形成于不同于所述一区域的所述半导体衬底的第二区域上。 所述互连结构包含第三导电线、第四导电线、多个第五导电线、多个第三接触元件及多 个第四接触元件。所述第三导电线及所述第四导电线分别耦合到所述第一导电线及所述 第二导电线。所述第三导电线及所述第四导电线中的每一者沿第一方向延伸。所述第五 导电线形成于不同于所述第三导电线及所述第四导电线中的每一者的层级处。每一第五 导电线沿不同于所述第一方向的第二方向延伸。所述第三接触元件分别形成于所述第五 导电线交越的所述第三导电线的不同部分上。所述第三接触元件中的一者经布置以将所 述第三导电线电连接到所述第五导电线。所述第四接触元件分别形成于所述第五导电线 交越的所述第四导电线的不同部分上。所述第四接触元件中的一者经布置以电隔离所述 第四导电线与所述第五导电线。
117.本文中所描述的一些实施例可包含一种用于形成多路复用器单元的方法。所述方法 包含：在半导体衬底上形成多个晶体管的多个多晶硅段，所述晶体管包括定位于所述半 导体衬底的上部分上的多个p沟道晶体管及定位于所述半导体衬底的下部分上的多个n 沟道晶体管，每一多晶硅段跨所述半导体衬底的有源区域延伸以界定第一源极/漏极区域 及第二源极/漏极区域；在每一晶体管的所述多晶硅段、所述第一源极/漏极区域及所述 第二源极/漏极区域上形成多个接触元件；在所述接触元件上形成导电层，所述导电层包 括彼此分离的第一导电部分及第二导电部分，其中所述多晶硅段通过所述接触元件的第 一接触元件与所述第一导电部分电隔离且通过所述接触元件的第二接触元件电连接到 所述第二导电部分；通过所述导电层使所述晶体管的第一p沟道晶体管及第一n沟道晶 体管互连以形成反相器；通过所述导电层使所述晶体管的第二p沟道晶体管及第二n沟 道晶体管互连以形成第一传输门，其中所述第二p沟道晶体管及所述第二n沟道晶体管 的所述相应多晶硅段分别电连接到所述反相器的输入及输出；通过所述导电层使所述晶 体管的第三p沟道晶体管及第三n沟道晶体管互连以形成第二传输门，其中所述第三p 沟道晶体管及所述第三n沟道晶体管的所述相应多晶硅段分别电连接到所述反相器的所 述输出及所述输入。
118.上文已概述若干实施例的特征，使得所属领域的技术人员可较佳理解本发明的方面。 所属领域的技术人员应了解，其可易于将本揭示用作设计或修改其它过程及结构的基础 以实施相同于本文中所引入的实施例的目的及/或实现相同于本文中所引入的实施例的 优点。所属领域的技术人员还应意识到，这些等效建构不应背离本发明的精神及范围， 且其可在不背离本发明的精神及范围的情况下对本文作出各种改变、替代及更改。
119.符号说明
120.100:半导体结构
121.101:半导体衬底
122.101.1:n阱区域
123.102.1到102.4:晶体管结构
124.103.1:互连结构
125.103.2:互连结构
126.110:晶体管层
127.120:导电层
128.120.1到120.12:导电部分
129.122.1到122.12:接触元件
130.122.3a:导电段
131.122.3b:非导电段
132.122.4a:导电段
133.122.4b:非导电段
134.122.7a:导电段
135.122.7b:非导电段
136.122.9a:导电段
137.122.9b:非导电段
138.130:导电层
139.130.1到130.3:导电部分
140.132.1到132.3:接触元件
141.132.3a:导电段
142.132.3b:非导电段
143.140:导电层
144.140.1:导电部分
145.140.2:导电部分
146.142.1:接触元件
147.142.1a:导电段
148.142.1b:非导电段
149.142.2:接触元件
150.200:多路复用器单元
151.400:半导体装置
152.401:半导体衬底
153.403:互连结构
154.404:电介质层
155.410.d1:扩散区域
156.410.d2:扩散区域
157.410.d3:扩散区域
158.410.d4:扩散区域
159.410.d5:扩散区域
160.410.d6:扩散区域
161.410.d7:扩散区域
162.410.d8:扩散区域
163.410.g1:多晶硅栅极段
164.410.g2:多晶硅栅极段
165.410.g3:多晶硅栅极段
166.410.g4:多晶硅栅极段
167.410.g5:多晶硅栅极段
168.410.g6:多晶硅栅极段
169.410.g7:多晶硅栅极段
170.410.g8:多晶硅栅极段
171.410.gd:栅极电介质
172.410.s1:扩散区域
173.410.s2:扩散区域
174.410.s3:扩散区域
175.410.s4:扩散区域
176.410.s5:扩散区域
177.410.s6:扩散区域
178.410.s7:扩散区域
179.410.s8:扩散区域
180.410.x1:有源区域
181.410.x2:有源区域
182.410.x3:有源区域
183.410.x4:有源区域
184.410.x5:有源区域
185.410.x6:有源区域
186.410.x7:有源区域
187.410.x8:有源区域
188.412.10到412.16:部分
189.420:导电层
190.420.1:导电部分
191.420.2:导电部分
192.420.11到420.14:导电线
193.420.21到420.24:导电线
194.420.31到420.35:导电线
195.420.41到420.45:导电线
196.420.51到420.56:导电线
197.420.61到420.66:导电线
198.420.71到420.74:导电线
199.420.81到420.84:导电线
200.422.11到422.16:接触元件
201.422.12a:导电段
202.422.12b:非导电段
203.422.14a:导电段
204.422.14b:非导电段
205.422.21到422.26:接触元件
206.422.31到422.36:接触元件
207.422.41到422.46:接触元件
208.422.51到422.56:接触元件
209.422.61到422.66:接触元件
210.422.71到422.76:接触元件
211.422.81到422.86:接触元件
212.430.1到430.12:导电线
213.432.1到432.22:接触元件
214.440.1到440.3:导电线
215.442.1到442.33:接触元件
216.500:多路复用器单元
217.700:半导体装置
218.703:互连结构
219.800:半导体装置
220.803:互连结构
221.804.1到804.k:电路单元
222.806.1到806.k:电路单元
223.850.1到850.n:导电线
224.860.1到860.m:导电线
225.900:方法
226.902:操作
227.904:操作
228.906:操作
229.908:操作
230.910:操作
231.912:操作
232.1006:凹槽
233.1008:凹槽
234.1100:方法
235.1102:操作
236.1104:操作
237.1106:操作
238.1108:操作
239.1110:操作
240.1112:操作
241.gd1:栅极电介质
242.gd2:栅极电介质
243.gd3:栅极电介质
244.gd4:栅极电介质
245.in0:输入端子
246.in1:输入端子
247.ot:连接端子
248.out:输出端子
249.outx:输出端子
250.pd0:晶体管
251.pd1:晶体管
252.pg1:多晶硅栅极段
253.pg2:多晶硅栅极段
254.pg3:多晶硅栅极段
255.pg4:多晶硅栅极段
256.pu0:晶体管
257.pu1:晶体管
258.s:选择端子
259.sb:连接端子
260.sd11:源极/漏极区域
261.sd12:源极/漏极区域
262.sd21:源极/漏极区域
263.sd22:源极/漏极区域
264.sd31:源极/漏极区域
265.sd32:源极/漏极区域
266.sd41:源极/漏极区域
267.sd42:源极/漏极区域
268.spd0:晶体管结构
269.spd1:晶体管结构
270.spu0:晶体管结构
271.spu1:晶体管结构
272.sta0:晶体管结构
273.sta1:晶体管结构
274.stb0:晶体管结构
275.stb1:晶体管结构
276.ta0:晶体管
277.ta1:晶体管
278.tb0:晶体管
279.tb1:晶体管
280.vdd:供应电压
281.vss:供应电压。