III-V构造集成在IV族基材上的制作方法

iii
‑
v构造集成在iv族基材上
技术领域
1.本发明涉及iii
‑
v半导体领域。更具体地，本发明涉及将iii
‑
v构造一体式集成在iv族基材上的方法。


背景技术：

2.iii
‑
v材料(例如，gaas、ingaas或inp)通常呈现出比si更高的电子迁移率和饱和速率。与si相比，该材料还可以在高频下提供更高的功率。因此，该材料被广泛用于射频应用中。当以非常高的频率(ghz或更高)为目标时，无法有效使用si器件。如今，使用iii
‑
v材料的器件构建在小尺寸iii
‑
v晶片上。但是，与si晶片相比，该晶片非常昂贵。因此，存在寻找在硅基材上一体式集成iii
‑
v器件的方法的兴趣。
3.然而，由于iii
‑
v材料与硅基材之间的晶格失配，所以这是困难的，因为这会导致所生长的iii
‑
v材料出现缺陷。
4.使用选择性区域生长，可以通过多种方法使iii
‑
v材料沉积在硅基材上。这些方法通过将iii
‑
v材料与si之间的大晶格失配所产生的缺陷限制在iii
‑
v材料的下部部分，来确保无穿透位错(threading dislocation)的材料位于构建iii
‑
v器件的结构顶部。
5.这些方法之一是利用纳米脊。
6.纳米脊是半导体结构，其底部具有第一宽度，顶部具有第二宽度，第二宽度大于第一宽度。第一部分在介电沟槽中生长，当继续生长到介电沟槽外时形成第二部分。第二部分基底的宽度随着其远离第一部分和第二部分之间的界面而扩大，从而形成了漏斗形的基底。该基底的顶部上是第二部分的上部，该上部可以具有恒定的宽度和平坦顶部表面，该宽度等于第二部分基底上表面的宽度。kuner等人已经描述了该结构(应用物理学快报(applied physics letters)，109,091101(2016))。
7.由于底部部分生长于狭窄沟槽中，因此其得益于长宽比俘获(aspect ratio trapping)，并且其顶部表面缺陷少或没有缺陷。因此，顶部部分也是缺陷少或没有缺陷的。
8.除了缺陷以外，构成iii
‑
v结构的层的背景掺杂水平也很重要。例如，在晶体管通道下面的层中的背景掺杂水平会导致不期望的泄漏路径。
9.因此，在本领域中仍然需要其中背景掺杂水平非常低的改进的方法和器件。


技术实现要素：

10.本发明的一个目的是提供用于将iii
‑
v结构集成在si基材上的良好设备或方法。
11.上述目的是通过本发明所述的方法和器件实现的。
12.在第一方面中，本发明涉及在iv族基材上形成iii
‑
v族半导体构造的方法，所述方法包括：
13.a.在外延生长腔室中提供组件，所述组件包括单晶iv族基材和其上的第一介电层，所述第一介电层包括底部暴露于iv族基材的沟槽，
14.b.在沟槽中开始生长第一iii
‑
v结构，由此在沟槽内形成第一iii
‑
v结构的底部部
分，
15.c.在位于底部部分的顶部的沟槽外继续生长，由此形成第一iii
‑
v结构的顶部部分，
16.d.在第一iii
‑
v结构的顶部部分上外延生长第二iii
‑
v牺牲结构，相对于第一iii
‑
v结构所述第二iii
‑
v牺牲结构在液体蚀刻介质中是能被选择性蚀刻的，
17.e.在第二iii
‑
v牺牲结构上外延生长第三iii
‑
v结构，所述第三iii
‑
v结构包括：
18.i.在第二iii
‑
v牺牲结构(6)上的底部iii
‑
v层，其中，相对于底部层，所述第二iii
‑
v牺牲结构在液体蚀刻介质中对是能被选择性蚀刻的，
19.ii.顶部iii
‑
v层，
20.f.使第三iii
‑
v结构的第一部分与第三iii
‑
v结构的第二部分物理断开，以及
21.g.使第二iii
‑
v牺牲结构与液体蚀刻介质接触，由此相对于第一iii
‑
v结构和底部层对第二iii
‑
v牺牲结构进行选择性蚀刻，从而形成腔室。
22.第二方面中，本发明涉及一种iii
‑
v半导体构造，其包括：
23.a.包括单晶iv族基材和其上的第一介电层的组件，所述第一介电层包括底部暴露于iv族基材的沟槽，
24.b.第一iii
‑
v结构，其包括在沟槽内的底部部分和在底部部分顶部上、沟槽之外的顶部部分，
25.c.在第一iii
‑
v结构的顶部部分上的腔室或介电结构，
26.d.在腔室或介电结构上的第三iii
‑
v结构，所述第三iii
‑
v结构包括在腔室或介电结构上的底部iii
‑
v层和顶部iii
‑
v层，所述顶部iii
‑
v层包括与第二部分物理断开的第一部分。
27.第一方面的实施方式的优点在于，其允许将iii
‑
v器件集成在iv族基材上。
28.第一方面的实施方式的优点在于，其允许在iv族基材上形成用于rf应用的器件。
29.第一方面的实施方式的优点在于，其允许在iv族基材上形成用于rf应用的器件。
30.第一方面的实施方式的优点在于，其允许在iv族基材上形成呈现高电子迁移率和饱和速率的器件。
31.第一方面的实施方式的优点在于，其允许在iv族基材上形成在高频下可以提供高功率的器件。
32.第一方面的实施方式的优点在于，其允许以低成本形成iii
‑
v器件。
33.第一方面的实施方式的优点在于，其允许在iv族基材上形成具有低缺陷率的iii
‑
v器件。
34.第一方面的实施方式的优点在于，其允许在iv族基材上形成iii
‑
v晶体管器件，其中，在晶体管通道下面的层中的背景掺杂水平非常低。
35.第一方面的实施方式的优点在于，其允许形成与基材具有低寄生电容耦合的iii
‑
v构造和器件。
36.因此，在本领域中仍然需要其中背景掺杂水平非常低的改进的方法和器件。
37.本发明特定和优选的方面在所附独立和从属权利要求中阐述。可以将从属权利要求中的特征与独立权利要求中的特征以及其它从属权利要求中的特征进行适当组合，而并不仅限于权利要求书中明确所述的情况。
38.虽然本领域中一直存在对装置的改进、改变和发展，但本发明的概念被认为代表了充分新和新颖的改进，包括偏离现有实践，导致提供了该性质的更有效、更稳定和更可靠的装置。
39.本发明的上述和其它特性、特征和优点会在下文具体实施方式中结合附图变得显而易见，其通过实例说明本发明的原理。本说明书仅为了举例，而不是限制本发明的范围。下文引用的参考图是指附图。
附图说明
40.图1
‑
4和7
‑
8是根据本发明一个实施方式的方法中的中间体的垂直截面示意图。
41.图5是图4所示的中间体结构的透视示意图。
42.图6是图4和图7之间获得的中间体结构的透视示意图。
43.图9和10示意性显示了根据本发明一些实施方式的hemt的布局策略。
44.在不同的图中，相同的附图标记表示相同或类似的元件。
具体实施方式
45.将根据具体实施方式并参照某些附图对本发明进行描述，但本发明并不受此限制，仅由权利要求书限定。描述的附图仅是说明性的且是非限制性的。在附图中，一些元件的尺寸可能被夸大且未按比例尺绘制以用于说明目的。所述尺寸和相对尺寸不与本发明实践的实际减小相对应。
46.此外，在说明书和权利要求书中的术语第一、第二、第三等用来区别类似的元件，而不一定是用来描述时间、空间、等级顺序或任何其它方式的顺序。应理解，如此使用的术语在合适情况下可互换使用，本发明所述的实施方式能够按照本文所述或所示的顺序以外的其它顺序进行操作。
47.此外，在说明书和权利要求书中，术语顶部、底部、之上、之下等用于描述目的，而不一定用于描述相对位置。应理解，如此使用的术语在合适情况下可互换使用，本发明所述的实施方式能够按照本文所述或所示的取向以外的其它取向进行操作。
48.应注意，权利要求中使用的术语“包含”不应解释为被限制为其后列出的部分，其不排除其它元件或步骤。因此，其应被理解为指出所述特征、整体、步骤或组分或组件的存在，但这并不排除一种或多种其它特征、整体、步骤或组分或组件或其组合的存在或添加。因此，术语“包括”覆盖了仅存在所述特征的情况以及存在这些特征以及一种或多种其它特征的情况。因此，根据本发明的词“包括”还包括不存在其他部件的一个实施方式。因此，表述“包括部件a和b的装置”的范围不应被理解为限制所述装置仅由组件a和b构成。其表示对于本发明，所述装置的仅仅相关组件为a和b。
49.说明书中提及的“一个实施方式”或“一种实施方式”是指实施方式描述的相关具体特征、结构或特性包括在本发明的至少一个实施方式中。因此，在说明书中各处出现的短语“在一个实施方式中”或“在一种实施方式中”不一定全部指同一个实施方式，但可以全部都指同一个实施方式。此外，具体特征、结构或特性可以任何合适方式在一个或多个实施方式中组合，这对于本领域普通技术人员而言是显而易见的。
50.类似地，应理解，在本发明的示例性实施方式的描述中，本发明的不同特征有时在
单一实施方式、附图或其说明中集合在一起，这是为了简化公开内容并帮助理解本发明的一个或多个不同方面。然而，本公开内容中的方法不应被理解为反映以下意图：请求保护的本发明需要比各权利要求中明确描述的具有更多的特征。相反，如同所附权利要求所反映的那样，发明方面包括的特征可能会少于前述公开的一个单一实施方式的全部特征。因此，详细说明前面的权利要求书将被明确地纳入该详细说明，并且各权利要求本身表示本发明的一个独立实施方式。
51.此外，当本文所述的一些实施方式包括一些但不包括其它实施方式中所包括的其它特征时，不同实施方式的特征的组合应意在包括在本发明范围内，并且形成不同的实施方式，这应被本领域技术人员所理解。例如，在所附的权利要求中，所请求保护的任何实施方式可以任何组合形式使用。
52.此外，本文中描述了某些实施方式作为通过计算机系统的处理器或通过实施功能的其它方式实施的方法、或方法元素的组合。因此，具有用于实施该方法或方法元素所需指令的处理器形成了用于实施该方法或方法元素的装置。此外，本文中描述的设备实施方式的元件是用于执行功能的装置的示例，所述功能通过用于实施本发明目的元件进行。
53.本文的描述中阐述了众多的具体细节。然而应理解，本发明的实施方式可不用这些具体细节进行实施。在其它情况中，为了不混淆对该说明书的理解，没有详细显示出众所周知的方法、步骤和技术。
54.提供以下术语，仅仅是为了有助于理解本发明。
55.如本文所用，除非另外说明，否则当术语“iii
‑
v”应用于材料时，其是指由至少一种iii族(iupac中13族)元素和至少一种v族(iupac中15族)元素构成的材料。这包括二元化合物，也包括更高级的化合物，例如三元化合物。
56.现在通过对本发明若干实施方式的详细描述来描述本发明。很明显，根据本领域技术人员的知识可以构造本发明的其它实施方式，而不背离本发明的真实技术启示，本发明仅受所附权利要求书的限制。
57.参考晶体管。这些晶体管是具有第一主电极(例如漏极)、第二主电极(例如源极)以及用于控制第一主电极和第二主电极之间电荷流动的控制电极(例如栅极)的三端子器件。
58.在第一方面中，本发明涉及一种形成iii
‑
v族半导体构造的方法。
59.该构造通常包括多个不同的iii
‑
v族半导体层。其通常是iii
‑
v半导体器件，或者是半导体器件构造中的中间体。
60.iv族基材通常是si或ge基材(例如，晶片)，但是最通常是si基材。
61.图1显示了单晶iv族基材(1)(例如si)，其中，鳍已经借助硬掩模(3)进行图案化，并且覆盖有介电层(例如sio2)，所述介电层的顶部表面与硬掩模(3)的顶部表面共面。然后，图1的结构可以经受硬掩模(3)去除，并且相对于介电层(3)选择性地对单晶iv族基材(1)进行蚀刻，以形成步骤a中所提供的组件的沟槽。例如，如果基材(1)是si基材(1)，则该蚀刻可以用氢氧化四甲基铵(tmah)进行。这具有形成v形沟槽底部的优点。
62.图2显示了在步骤a至e之后，实施方式中所获得的构造的示例。
63.第一方面的方法的步骤a包括：在外延生长腔室中提供组件，所述组件包括单晶iv族基材(1)和其上的第一介电层(2)，所述第一介电层包括底部暴露于iv族基材(1)的沟槽。
64.为了形成该构造，将组件设置在可以控制生长条件的外延生长腔室中。例如，可以使用金属有机气相外延(movpe)腔室。
65.在单晶iv族基材(1)上的第一介电层(2)优选是氧化物层。优选地，其是构成基材(1)的iv族材料的氧化物的层。例如，如果基材(1)是si基材(1)，第一介电层(2)优选是氧化硅层，并且组件包含si基材(1)和其上的氧化硅层。
66.例如，第一介电层(2)的厚度可以为200nm至500nm，例如250nm至450nm。
67.第一介电层(2)包括沟槽。
68.组件可以通过浅沟槽隔离工艺形成，由此在介电层中获得一个或多个沟槽。缺陷被捕获在沟槽中。因此，沟槽宽度优选小于沟槽深度。例如，沟槽宽度为存在沟槽的介电层的厚度的1/6至1/2。例如，如果介电层厚度为300nm，则沟槽宽度可以为50nm至150nm。
69.优选地，长宽比(沟槽深度相对于沟槽宽度)大于1.43。这是有利的，因为其允许捕获所有由失配引起的缺陷。通过介电层制备沟槽，这意味着可以通过沟槽与iv族基材(1)直接进行物理接触来制备。在本发明的一些实施方式中，电介质沟槽可以具有v形iv族底部。这是有利的，因为其避免了iii/v层中的反相紊乱(anti
‑
phase disorder)。然而，本发明不限于此。例如，底部也可以是平坦的。
70.本发明实施方式的优点在于，由iii
‑
v族材料和iv族基材(1)之间的晶格失配引起的应变诱发缺陷(strain
‑
induced defect)被捕获在靠近iii
‑
v族至iv族界面的沟槽的侧壁处。因此，第一iii
‑
v结构的过生长顶部的缺陷密度显著降低，这对于器件集成是非常有利的。
71.方法的步骤b包括：在沟槽中开始生长第一iii
‑
v结构，由此在沟槽内形成第一iii
‑
v结构的底部部分(4)，
72.在一些实施方式中，为了在沟槽中开始生长第一iii
‑
v结构，可以将构成第一iii
‑
v结构的iii
‑
v材料的iii族元素和v族元素的前体引入腔室中。
73.第一方面的各iii
‑
v结构(尤其是第一、第二和第三iii
‑
v结构(7,7’,7”,8))的组成以及构成第三iii
‑
v结构(7,7’,7”,8)的各层的组成为：其包含50原子％的v族原子和50原子％的iii族原子。
74.在一些实施方式中，第一iii
‑
v结构可以包含in
x
ga1‑
x
as
z
e1‑
z
，其中0≤x≤1，0≤z≤1，并且e选自p、sb和n。
75.在一些实施方式中，0.5≤z≤1。在优选实施方式中，z可以等于1。
76.在一些实施方式中，第一iii
‑
v结构可以包含in
x
ga1‑
x
as，其中，x为0到1。从gaas到inas的整个范围都是合适的。
77.在一些实施方式中，0.51≤x≤0.55，并且z＝1。当第三iii
‑
v结构(7,7’,7”,8)的顶部iii
‑
v层是inp时，这是特别合适的，因为其能够使第一结构的晶格常数与inp的晶格常数良好匹配。在该情况下，优选0.52≤x≤0.54，并且z＝1，更优选x＝0.53，并且z＝1。
78.优选地，以这样的方式选择第一iii
‑
v结构的材料：该材料在未应变(即松弛)时的晶格常数与在未应变(即松弛)时第三iii
‑
v结构(7,7’,7”,8)的顶部iii
‑
v层材料的晶格之间的失配最大为1％，优选最大为0.5％。
79.优选地，以这样的方式选择第一iii
‑
v结构的材料：该材料在未应变(即松弛)时的晶格常数与第三iii
‑
v结构(7,7’,7”,8)的顶部iii
‑
v层材料和其间所有层的材料的晶格之
间的失配最大为1％，优选最大为0.5％。
80.用于形成第一方面的各iii
‑
v结构(尤其是第一、第二和第三iii
‑
v结构(7,7’,7”,8))以及形成第三iii
‑
v结构(7,7’,7”,8)各层的前体的示例为：三烷基镓，例如三乙基镓(tega)和三甲基镓(tmga)；三烷基铟(例如三甲基铟(tmin))，烷基胂(例如叔丁基胂(tba))，胂气(ash3)，三烷基锑(例如三乙基锑(tesb)或三甲基锑(tmsb))，三烷基铝(例如三甲基铝(tmal))，叔烷基膦(例如叔丁基膦(tbp))，磷化氢(ph3)，和二烷基肼(例如1,1
‑
二甲基肼)。
81.例如，当第一iii
‑
v结构可以包含in
x
ga1‑
x
as(其中，x为0到1)时，可以使用以下前体组合：
82.‑
tmga,tmin,tbas；
83.‑
tmga,tmin,ash3；
84.‑
tega,tmin,tbas；和
85.‑
tega,tmin,ash3。
86.所施加的摩尔通量可以例如在以下值之间的范围内：
87.例如，tmga的摩尔通量(mol
‑
flux)可以为1.0e
‑
5至2.0e
‑
4[摩尔/分钟]，或更优选1.5e
‑
5至1e
‑
4[摩尔/分钟]，或者，例如，tega的摩尔通量可以为0.2e
‑
5至2.0e
‑
4[摩尔/分钟]，或更优选1.0e
‑
5至1e
‑
4[摩尔/分钟]。
[0088]
例如，tmin的摩尔通量可以为1.9e
‑
5至1.9e
‑
4[摩尔/分钟]，或更优选3.8e
‑
5至1.5e
‑
4[摩尔/分钟]。
[0089]
可以根据ga in摩尔/分钟的通量来调节tba的通量，以满足特定的tbas/(tmga tmin)或tbas/(tega tmin)比率。该比率优选为5至200，或者甚至更优选10至80。
[0090]
可以根据ga in摩尔/分钟的通量来调节ash3的通量，以满足特定的ash3/(tmga tmin)或ash3/(tega tmin)比率。该比率优选为50至1000，或者甚至更优选50至500。
[0091]
在一些实施方式中，步骤b可以分两阶段进行。在第一阶段中，可在iv族表面上实现第一iii
‑
v结构材料的晶种层成核，而在第二阶段中，可以对剩余沟槽进行填充，由此完成第一iii
‑
v结构的底部部分(4)。在一些实施方式中，晶种层和剩余沟槽的填充在不同生长条件下进行。晶种层的厚度范围可以为5nm至30nm。
[0092]
在一些实施方式中，晶种层(在iv族表面上iii
‑
v成核)可以例如在300℃至450℃进行。
[0093]
在一些实施方式中，填充剩余沟槽可以例如在350℃至700℃、优选350℃至500℃进行。
[0094]
通常，步骤b可以在300℃至500℃的温度下进行。步骤c通常在至少等于用于开始生长的步骤b中所用温度的温度下进行。
[0095]
晶种层是有利的，因为其为下一层提供了iv族(例如si)基材(1)的良好润湿性，并且与填充层一起补偿了iv族基材(1)(si)和第一iii
‑
v结构(例如，in
x
ga1‑
x
as)之间的晶格失配，而且其不会影响第一iii
‑
v结构顶部部分的形状。
[0096]
在步骤c中，沟槽中开始的生长继续至位于底部部分(4)顶部的沟槽外，由此形成第一iii
‑
v结构的顶部部分(5)。
[0097]
在一些实施方式中，腔室中的温度可以设定为步骤c期间比步骤b期间高至少50
℃。
[0098]
在一些实施方式中，当第一iii
‑
v结构的顶部部分(5)生长到沟槽外时，腔室中的温度可以设定为400℃或更高。
[0099]
在一些实施方式中，当第一iii
‑
v结构的顶部部分(5)生长到沟槽外时，可以将至少一种表面活性剂添加到腔室中。优选地，如果穿透位错仍存在于正在生长的iii
‑
v结构的顶部表面上，则不添加表面活性剂。通常，仅在正在生长的iii
‑
v结构的顶部表面不含穿透位错后，添加表面活性剂。这通常是步骤c期间的情况。所以优选地，在第一iii
‑
v结构生长到沟槽外时添加表面活性剂。在本发明的一些实施方式中，当第一iii
‑
v结构的生长前沿仍在沟槽内时，也可以在步骤b中添加表面活性剂。添加表面活性剂的最佳时刻是当第一iii
‑
v结构完全松弛并且所有穿透位错都被捕获在沟槽侧壁时。在一些实施方式中，这可以发生在步骤b期间的沟槽内。取决于沟槽深度，第一iii
‑
v结构完全松弛的时刻可以是填充层仍在沟槽内的时候。对于更深的沟槽，iii
‑
v层完全松弛且无穿透位错的点将在沟槽内的更深处。
[0100]
表面活性剂改变了表面能，从而改变参与第一iii
‑
v结构生长过程的原子的迁移长度。表面活性剂改变了晶体表面的性质，并因此改变了生长特性。本发明一些实施方式的优点在于，通过使用表面活性剂，可以在比不使用表面活性剂情况下更高的温度下获得具有平坦(001)表面的第一iii
‑
v结构。因此，可以在高生长温度下形成漏斗形或盒形的第一iii
‑
v结构。温度可以为例如高于400℃，例如高于500℃。温度可以为例如高于525℃。且可以是例如500℃至700℃的温度或优选525℃至625℃的温度。通过提高温度，不仅可以改善沟槽的弛豫程度，还可以改善表面上原子和分子的迁移率。不囿于理论，推测在步骤c中添加表面活性剂使已经纳入第一iii
‑
v族结构中的iii
‑
族和v
‑
族原子的迁移率降低。
[0101]
在本发明的实施方式中，至少一种表面活性剂可以选自由如下物质组成的表面活性剂列表：镓前体(例如三烷基镓，如三乙基镓(tega)和三甲基镓(tmga))，铟前体(例如三烷基铟，例如三甲基铟(tmin))，砷前体(例如烷基胂，例如叔丁基胂(tbas)或胂气(ash3))，锑前体(例如三烷基锑，如三乙基锑(tesb)或三甲基锑(tmsb))，铋前体(例如三苯基铋或三甲基铋)，碲前体(例如二乙基碲)，锌前体(例如二甲基锌或二乙基锌)，镁前体(例如二茂镁)，锰前体(例如双环戊二烯基锰)，锡前体(例如氯化锡)，氯化氢，四溴化碳，氯气，溴氯甲烷(例如ccl3br，ccl2br2和cclbr3)和四氯化碳。表面活性剂可以不包含步骤b中已用于生长第一iii
‑
v结构的iii族或v族元素。表面活性剂优选包含与步骤b中已用于生长第一iii
‑
v结构的iii族或v族元素不同的iii族或v族元素。
[0102]
在一些实施方式中，当第一iii
‑
v结构包含in
x
ga1‑
x
as，其中，x为0到1时，表面活性剂可以是sb前体，例如三烷基锑(例如，tesb或tmsb)。在该情况下，例如，对于tesb或tmsb，例如，摩尔通量的范围可以为1.0e
‑
5至6.5e
‑
4、优选3.3e
‑
5至3.2e
‑
4[摩尔/分钟]。
[0103]
在一些实施方式中，可以调节表面活性剂的量，使得将低于1e19cm
‑3且优选低于1e20cm
‑3的浓度掺入第一iii
‑
v结构的顶部部分。优选地，第一iii
‑
v结构中并未掺入表面活性剂。这是有利的，因为其允许表面活性剂改变生长特性，而不会显著改变iii
‑
v结构的化学性质。
[0104]
在一些实施方式中，第一iii
‑
v结构暴露于表面活性剂的时间可以进行调整，以使得没有表面活性剂被掺入第一iii
‑
v结构中。这是有利的，因为其允许表面活性剂改变生长
特性，而不会改变iii
‑
v结构的化学性质。
[0105]
优选在步骤c结束时获得的第一iii
‑
v结构具有平坦(001)表面。尽管在低生长温度下可以生长具有平坦(001)表面的第一iii
‑
v结构，但是由于低温生长，这容易产生具有粗糙顶部(001)表面的不均匀结构。这对器件集成是不利的。因此，有利的是，通过添加表面活性剂可以提高生长温度，同时仍然形成平坦(001)表面。
[0106]
在一些实施方式中，在步骤b和c期间生长多个第一iii
‑
v结构，并且步骤d至g在所述多个第一iii
‑
v结构的每一个上进行。
[0107]
在一些实施方式中，形成的多个第一iii
‑
v结构全部具有相同形状和尺寸。换言之，其可以是一致的。通常，多个中的iii
‑
v结构的顶部表面是共面的。因此，本发明实施方式的优点在于，其使得能够在用于器件集成的具有平坦(001)表面的si基材(1)上异质外延集成共面和均匀的iii
‑
v结构。
[0108]
在优选实施方式中，iii
‑
v族半导体构造使用金属有机气相外延(movpe)进行生长。然而，还可以使用氢化物气相外延或分子束外延来实施本发明。
[0109]
在氢化物气相外延中，hcl与iii族金属反应，以产生气态氯化物，该氯化物会进入沉积腔室。对于v族，其使用氢化物与h2作为载气。
[0110]
mbe主要使用固态金属来源(例如ga和as)，但其他类型来源也是可能的。这是一种超高真空蒸发技术，因此不需要载气。
[0111]
在一些实施方式中，腔室(例如，movpe腔室)中用来引入前体的载气可以是例如n2或h2。优选选项是h2。
[0112]
在一些实施方式中，腔室(例如，movpe腔室)中的压力范围可以为例如5托(torr)至450托，更优选10托至150托。
[0113]
在一些实施方式中，步骤b至e中的任意步骤期间，总载气流量范围可以为10升/分钟至30升/分钟，更优选地在15升/分钟至25升/分钟。
[0114]
在一些实施方式中，第一iii
‑
v结构可以是纳米脊。
[0115]
尽管已经以hemt的形成对本发明进行说明，但是该方法的实施方式可以用于形成其他类型的器件，例如硅光子器件、模拟rf器件、成像器等。
[0116]
在步骤d中，在第一iii
‑
v结构的顶部部分(5)上生长第二iii
‑
v牺牲结构(6)。在液体蚀刻介质中，相对于第一iii
‑
v结构对第二iii
‑
v牺牲结构(6)进行选择性蚀刻。
[0117]
第二iii
‑
v牺牲结构(6)通常由松弛(即，未应变)晶格参数与第一iii
‑
v结构的松弛(即，未应变)晶格参数相差
±
1％、优选
±
0.5％的材料制成。
[0118]
优选地，第二iii
‑
v牺牲结构(6)与第一iii
‑
v结构晶格匹配。在第一iii
‑
v结构由in
x
ga1‑
x
as(其中，0.51≤x≤0.55、优选0.52≤x≤0.54、并且更优选x＝0.53)制成的实施方式中，第二iii
‑
v牺牲结构可以是inp。这是有利的，因为inp可以相对于in
x
ga1‑
x
as(其中，0.51≤x≤0.55)进行选择性蚀刻，而且因为inp与in
x
ga1‑
x
as(其中，x＝0.53)晶格匹配。
[0119]
用于形成inp的前体的示例是tmin和tbp或ph3。
[0120]
例如，tmin的通量范围可以为1.9e
‑
5至1.9e
‑
4[摩尔/分钟]，或更优选2.9e
‑
5至1.6e
‑
4[摩尔/分钟]。可以调节tbp的通量，以满足特定tbp/tmin比率。该比率优选为5至400，或者甚至更优选10至200。
[0121]
可以调节ph3的通量，以满足特定ph3/tmin比率。该比率优选为50至1000，或者甚至
更优选50至600。
[0122]
例如，inp可以在400℃至700℃、优选475℃至625℃的温度下进行生长。
[0123]
对液体蚀刻介质进行选择，以使得其可以蚀刻第二iii
‑
v结构(6)而不会蚀刻第一iii
‑
v结构或第三iii
‑
v结构(7,7’,7”,8)的底部iii
‑
v层(7)。
[0124]
例如，为了相对于ingaas对inp进行选择性蚀刻，可以使用浓hcl。
[0125]
在步骤e中，在第二iii
‑
v牺牲结构(6)上外延生长第三iii
‑
v结构(7,7',7”,8)，所述第三iii
‑
v结构(7,7',7”,8)包括：
[0126]
i.在第二iii
‑
v牺牲结构(6)上的底部iii
‑
v层(7)，其中，在液体蚀刻介质中相对于底部层对第二iii
‑
v牺牲结构(6)进行选择性蚀刻；以及
[0127]
ii.顶部iii
‑
v层。
[0128]
底部iii
‑
v层(7)通常由松弛(即，未应变)晶格参数与第二iii
‑
v牺牲结构(6)的松弛(即，未应变)晶格参数相差
±
1％、优选
±
0.5％的材料制成。
[0129]
在一些实施方式中，底部iii
‑
v层(7)可以包含in
y
al1‑
y
as，其中，y为0.51到0.53，优选y为0.52。在其它实施方式中，底部iii
‑
v层(7)可以包含in
w
ga1‑
w
as，其中，w为0.52到0.54，优选w为0.53。当牺牲层是inp时，底部iii
‑
v层(7)是in
y
al1‑
y
as或in
w
ga1‑
w
as的这些实施方式是特别有利的，因为这些材料的晶格常数接近或甚至匹配inp的及晶格常数。此外，可以用液体蚀刻介质相对于这些层选择性去除inp。
[0130]
在一些实施方式中，构成第一iii
‑
v结构的材料、构成第二iii
‑
v牺牲结构(6)的材料以及组成第三iii
‑
v结构(7,7’,7”,8)的层的材料的晶格常数彼此相差
±
1％，优选
±
0.5％。优选地，构成第一iii
‑
v结构的材料、构成第二iii
‑
v牺牲结构(6)的材料以及组成第三iii
‑
v结构(7,7’,7”,8)的层的材料全部都是彼此晶格匹配。
[0131]
在一些实施方式中，顶部iii
‑
v层可以包含inp。这是特别有利的，因为inp具有与在1ghz或更高频率下运行的超高频器件应用兼容的电子迁移率和饱和速率。
[0132]
在一些实施方式中，第三iii
‑
v结构(7,7’,7”,8)可以包括底部第一in
y
al1‑
y
as层、底部第一in
y
al1‑
y
as层上的in
w
ga1‑
w
as层、在in
w
ga1‑
w
as层上方和上面的第二in
y
al1‑
y
as层(由此in
w
ga1‑
w
as层夹在两层in
y
al1‑
y
as层之间)、和在第二in
y
al1‑
y
as层上的顶部inp层，其中，y为0.51至0.53，并且优选y为0.52，并且w为0.52至0.54，并且优选w为0.53。这些实施方式特别合适用于形成hemt。in
y
al1‑
y
as的能带隙高于in
w
ga1‑
w
as。将in
w
ga1‑
w
as层夹在in
y
al1‑
y
as层之间用in
w
ga1‑
w
as层形成量子阱。结果，in
w
ga1‑
w
as层用作可携带大部分载流子的高迁移率通道层。
[0133]
在一些实施方式中，可以在顶部和/或底部in
y
al1‑
y
as层中进行δ掺杂。这是有利的，因为在形成量子阱时，由掺杂剂提供的载流子落入通道in
w
ga1‑
w
as层，形成可用于载流子传导的2d电子气。因为通道保持未掺杂，其可以为载流子提供非常高的迁移率。
[0134]
图3显示了步骤f11后，根据本发明的实施方式的构造的示例。
[0135]
在步骤f中，使第三iii
‑
v结构(7,7’,7”,8)的顶部层(8)的第一部分(8')与其第二部分(8')物理断开。换言之，通过在顶部层(8)的第一部分(8)和其第二部分(8”)之间产生间隙，可以使第三iii
‑
v结构(7,7’,7”,8)的顶部层(8)不连续。为此，通常，整个第三iii
‑
v结构(7,7’,7”,8)的第一部分可以与其第二部分物理断开。
[0136]
在一些实施方式中，步骤f可以包括如下步骤：
[0137]
f1.在组件的暴露表面上和顶部iii
‑
v层(8)形成钝化层(10)；
[0138]
f2.使钝化的第三iii
‑
v结构(7,7’,7”,8)嵌入第二介电层(9)，以使第二介电层(9)与钝化层(10)的顶部表面共面，
[0139]
f3.通过使用介电层作为掩模蚀刻掉钝化层(10)的顶部部分来暴露顶部iii
‑
v层(8)的顶部部分，
[0140]
f4.用第三介电层(12)覆盖顶部iii
‑
v层(8)的暴露的顶部部分和第二介电层(9)的暴露部分，
[0141]
f5.在顶部iii
‑
v层(8)的第一部分(8')上形成掩模元件(例如，光致抗蚀剂)，
[0142]
f6.通过使用掩模元件作为掩模对第三介电层(12)进行蚀刻，直到部分顶部iii
‑
v层(8)和部分钝化层(10)暴露，以及
[0143]
f7.通过使用掩模元件、钝化层(10)和第三介电层(12)作为掩模对第三iii
‑
v结构(7,7’,7”,8)进行蚀刻，由此使顶部层(8)的第一部分(8’)与其第二部分(8”)物理断开。在步骤f7结束时，存在沟槽(11)，其使第一部分(8’)与第二部分(8”)断开。
[0144]
在该阶段，第三iii
‑
v结构(7,7’,7”,8)的第一部分(8')通常与其第二部分(8')物理断开。
[0145]
旨在准备步骤f'的其它步骤可以是：
[0146]
f8.去除掩模元件，
[0147]
f9.在步骤f后获得的构造上共形地形成第二钝化层(13)，
[0148]
f10.在所述第二钝化层(13)上形成另一介电层，
[0149]
f11.使g2中所获得结构的顶表面平面化(例如通过化学机械平面化)，直到暴露出所述第二钝化层(13)的顶部表面，
[0150]
f12.进一步进行平面化，直到顶部iii
‑
v层(8)的第一部分(8’)暴露。
[0151]
在一些实施方式中，iii
‑
v半导体构造可以是场效应晶体管(例如，hemt)，并且，该方法可以包括在步骤f和步骤g之间或在步骤g之后进行的步骤f'：使第三iii
‑
v结构(7,7’,7”,8)的第一部分(8’)暴露，并在其上形成源极(20)、漏极(21)和栅极堆叠体(14,16)。栅极堆叠体通常包括栅极电介质(14)和栅极金属(16)。通常在栅极堆叠体任一侧上存在间隔物(15)。
[0152]
图4和图5显示了步骤f’之后和步骤g之前，根据本发明的实施方式的构造的示例。
[0153]
在一些实施方式中，步骤f’可以包括如下步骤：
[0154]
f’1.在顶部iii
‑
v层的第一部分上形成伪栅极(dummy gate)，
[0155]
f’2.在伪栅极的侧壁上形成间隔物，
[0156]
f’3.在顶部层的第一部分上、在伪栅极的一侧上生长源极(20)，并且在伪栅极的另一侧上生长漏极(21)，
[0157]
f’4.用金属栅极代替伪栅极，以及
[0158]
f’5.形成与源极(20)、漏极(21)和金属栅极的接触部(17)。
[0159]
步骤f’通常在步骤f之后和步骤g之前进行。
[0160]
仅在步骤h之后进行步骤f'时，优选在步骤g之后进行步骤f’(参见下文)。实际上，当通过首先用介电材料(24)填充腔室(23)来改善结构的机械稳定性时，形成源极(20)/漏极(21)和栅极是有利的。
[0161]
在一些实施方式中，栅极可以具有t形。
[0162]
在图4和图5中，使用另外的钝化层(18)和另外的介电层(19)，其用于使顶部栅极图案化并获得“t形”。
[0163]
在步骤g中，第二iii
‑
v牺牲结构(6)与液体蚀刻介质接触，由此相对于第一iii
‑
v结构和底部层对第二iii
‑
v牺牲结构(6)进行选择性蚀刻，由此形成腔室(23)。
[0164]
在一些实施方式中，步骤g可以包括以下步骤：
[0165]
g1.使第二iii
‑
v牺牲结构(6)暴露，以及
[0166]
g2.使第二iii
‑
v牺牲结构(6)与液体蚀刻介质接触，由此相对于第一iii
‑
v结构和底部层对第二iii
‑
v牺牲结构(6)进行选择性蚀刻，由此形成腔室(23)。
[0167]
由步骤g1得到的结构的示例可以在图6中找到。
[0168]
由步骤g2得到的结构的示例可以在图7中找到。
[0169]
在一些实施方式中，该方法还可以包括在步骤g之后的步骤h：用介电材料(24)填充腔室(23)。这是有利的，因为其改进了器件的机械稳定性。
[0170]
由步骤h得到的结构的示例可以在图8中找到。
[0171]
图9和图10显示出：在通过该方法形成多个晶体管(例如hemt)的情况下，两种不同的布局策略能够进入第二iii
‑
v牺牲结构(6)，以使其与液体蚀刻介质接触。存在许多其他可能的层。通常，进入第二iii
‑
v牺牲结构(6)的入口形成于晶体管外，例如，存在于晶体管之间的区域中。在这些附图中，标识了暴露第二iii
‑
v牺牲结构(6)的入口点(22)和栅极。
[0172]
第二方面中，本发明涉及一种iii
‑
v半导体构造，其包括：
[0173]
a.包括单晶iv族基材(1)和其上的第一介电层(2)的组件，第一介电层(2)包括底部暴露于iv族基材(1)的沟槽，
[0174]
b.第一iii
‑
v结构，其包括在沟槽内的底部部分(4)和在底部部分(4)顶部上、沟槽之外的顶部部分(5)，
[0175]
c.在第一iii
‑
v结构的顶部部分(5)上的腔室(23)或介电结构，
[0176]
d.在腔室(23)或介电结构上的第三iii
‑
viii
‑
v结构(7,7',7”,8)，所述第三iii
‑
v结构(7,7',7”,8)包括在腔室(23)或介电结构上的底部iii
‑
v层(7)和顶部iii
‑
v层，所述顶部iii
‑
v层包括与第二部分(8”)物理断开的第一部分(8’)。
[0177]
在一些实施方式中，顶部部分(5)可以比底部部分(4)更宽。
[0178]
在一些实施方式中，iii
‑
v半导体构造可以通过第一方面的任意实施方式获得。
[0179]
同样在第一方面中描述的第二方面的任意特征也可以进行相应的描述。
[0180]
应理解，虽然针对本发明的装置已讨论了优选的实施方式、具体的构造和配置以及材料，但可以各种形式和细节做出各种改变或改进而不偏离本发明的范围。对本发明范围内的所述方法可以增加或减少步骤。