自校准的低噪声工作周期校正电路及其方法与流程

1.本公开包含与2020年5月18日所申请的正在审查中的美国专利申请号16/876,165相关的技术主题，该专利申请案的说明书并入本公开。本发明涉及一种工作周期校正技术，尤其涉及一种有效地减少闪烁噪声(flicker)和电源噪声的工作周期校正电路及其方法。


背景技术：

2.许多现代电子电路需要精确的时钟才能正常运行。时钟是一种电压信号，并在低准位与高准位之间周期性地来回切换。电压信号保持在高准位的时间百分比称为工作周期。许多电路需要特定的时钟工作周期以提供最佳的性能。例如，在同时使用时钟的上升缘及下降缘的多相时钟系统中，通常需要50％的工作周期。然而，时钟的实际工作周期可能会偏离期望值。工作周期校正电路通常用于使时钟具有大约其所需的工作周期。
3.如正在申请中的相关美国专利申请案16/876,165所述，需要的是一种能有效地降低闪烁噪声及电源或接地的噪声的工作周期校正电路。


技术实现要素：

4.在一实施例中，提供一种电路。电路包含：一核心电路配置为根据一控制信号来接收一输入时钟及输出一输出时钟，核心电路包含配置为将控制信号编码为多个控制字的一编码器以及分别由控制字来控制并以一级联拓扑配置的多个工作周期校正缓冲器；一工作周期检测电路配置为根据比较输出时钟的一工作周期及一目标值来输出一逻辑信号；以及一控制器配置为根据逻辑信号来输出控制信号。其中：控制字的总和相同于控制信号的值；每个工作周期校正缓冲器分别由对应的控制字中的其中之一来控制，每个工作周期校正缓冲器包含级联的一第一反相缓冲器及一第二反相缓冲器，第一反相缓冲器包含一第一p型金属氧化半导体晶体管、一第一p型可调谐电阻、一第一n型金属氧化半导体晶体管及一第一n型可调谐电阻，第二反相缓冲器包含一第二p型金属氧化半导体晶体管、一第二p型可调谐电阻、一第二n型金属氧化半导体晶体管及一第二n型可调谐电阻；以及对应的每个控制字的值增加致使第一p型可调谐电阻与第一n型可调谐电阻之间的电阻差增加，及致使第二n型可调谐电阻与第二p型可调谐电阻之间的电阻差增加。
5.在一实施例中，提供一种方法。方法包含：根据以一核心电路的一控制信号来转换一输入时钟为一输出时钟，其中核心电路包含配置为将控制信号编码为多个控制字的一编码器以及分别由控制字来控制并以一级联拓扑配置的多个工作周期校正缓冲器；以一工作周期检测电路来根据比较输出时钟的一工作周期及一目标值来输出一逻辑信号；以及根据逻辑信号更新控制信号。其中：控制字的总和相同于该控制信号的值；每个工作周期校正缓冲器分别由对应的控制字中的其中之一来控制，工作周期校正缓冲器包含级联的一第一反相缓冲器及一第二反相缓冲器，第一反相缓冲器包含一第一p型金属氧化半导体晶体管、一第一p型可调谐电阻、一第一n型金属氧化半导体晶体管及一第一n型可调谐电阻，第二反相缓冲器包含一第二p型金属氧化半导体晶体管、一第二p型可调谐电阻、一第二n型金属氧化
半导体晶体管及一第二n型可调谐电阻；以及对应的每个控制字的值增加致使第一p型可调谐电阻与第一n型可调谐电阻之间的电阻差增加，及致使第二n型可调谐电阻与第二p型可调谐电阻之间的电阻差增加。
附图说明
6.图1示出根据本发明一实施例中的自校准的工作周期校正电路的示意图。
7.图2示出工作周期校正缓冲器的示意图。
8.图3示出工作周期检测电路的示意图。
9.符号说明
10.100：自校准的工作周期校正电路
11.110：核心电路
12.111至114：工作周期校正缓冲器
13.v
i
：输入引脚
14.v
o
：输出引脚
15.c：控制引脚
16.119：编码器
17.120：工作周期检测电路
18.130：控制器
19.k
i
：输入时钟
20.k
o
：输出时钟
21.c0,c1,c2,c3：数位字(digital word，数字字)
22.v1,v2,v3：中间时钟
23.e
dc
：逻辑信号
24.c
ctl
：控制信号
25.200：工作周期校正缓冲器
26.inv1：第一反相缓冲器
27.pu1：第一上拉电路
28.mp1：第一p型金属氧化半导体晶体管
29.rp1：第一p型可调谐电阻
30.pd1：第一下拉电路
31.rn1：第一n型可调谐电阻
32.mn1：第一n型金属氧化半导体晶体管
33.inv2：第二反相缓冲器
34.pu2：第二上拉电路
35.mp2：第二p型金属氧化半导体晶体管
36.rp2：第二p型可调谐电阻
37.pd2：第二下拉电路
38.rn2：第二n型可调谐电阻
39.mn2：第二n型金属氧化半导体晶体管
40.v
dd
：电源节点
41.v
ss
：接地节点
42.k1：第一时钟
43.k2：第二时钟
44.210：编码器
45.c
x
：控制字
46.w1,w2,w3,w4：数位字
47.300：工作周期检测电路
48.310：低通滤波器
49.311：电阻
50.312：电容
51.v
a
：平均电压
52.320：电阻分压器
53.321：电阻
54.322：电阻
55.v
t
：目标电压
56.330：比较器
具体实施方式
57.本发明为针对工作周期校正。尽管说明书描述了多个示范实施例，这些实施例被认为是实现本发明的较佳方式，但是应当理解的是本发明可以以多种方式实现，并不限于以下描述的特定示范例或是实现这些示范例的任何特征的特定方式。在其他情况下，未示出或描述众所周知的细节，以避免使本发明的各方面不清楚。
58.本领域中技术人员可以理解本公开中使用的与微电子技术有关的用语及基础概念，例如“电压”、“电流”、“信号”、“电源”、“接地”、“互补式金属氧化半导体”、“n型金属氧化半导体”、“p型金属氧化半导体”、“电阻器”、“电阻”及“开关”。像这样的用语是在微电子学的背景下使用的，相关的概念对于本领域中技术人员来说是显而易见的，因此于此不再做详细解释。
59.对于p型金属氧化半导体晶体管及n型金属氧化半导体晶体管而言，本领域中技术人员可以识别电阻的符号及金属氧化半导体晶体管的符号，并且可以识别“源极”、“栅极”及“漏极”。本领域中技术人员可以阅读包含p型金属氧化半导体晶体管及n型金属氧化半导体晶体管的电路的示意图，并且不需要对于示意图中的一晶体管或一电阻如何与另一晶体管或另一电阻连接作冗赘的描述。本领域中技术人员可以理解伏特、微米、纳米及欧姆。
60.本公开以工程意义上的方式进行公开。例如，关于两个变数“x”及“y”，当描述x相同于y时，即代表x大致相同于y。例如，x和y之间的差值为小于特定的工程容差。当描述x为零时，即代表x大致为零。例如，x小于特定的工程容差。当描述x实质上小于y时，即代表相对于y而言x可以忽略不计。例如，x与y之间的比率小于工程容差，因此与y相比x可以忽略不计。
61.在整个本公开中，“v
dd”表示为一电源节点，“v
ss”表示为一接地节点。需注意的是，
接地节点为电压准位实质上为零的节点，电源节点为电压准位实质上稳定且大于零的节点。在本公开中，依靠本领域中技术人员的显而易见的背景技术，有时“v
dd”表示为在电源节点v
dd
的电压准位，“v
ss”有时表示为在接地节点v
ss
的电压准位。例如，显而易见的，当描述电源节点v
dd
为1.05伏特时，意指在电源节点v
dd
的电压准位为1.05伏特。
62.在本公开中，信号为一可随时间变化的可变准位的电压，或是可以随时间变化的数值。当信号是电压时，则称为电压信号，且信号在某一时点的准位即代表信号在该时点的状态。当信号为数值时，则称为数值信号，且信号在某一时点的数值即代表信号在该时点的状态。
63.逻辑信号为具有两种状态的电压信号：低状态及高状态。低状态也称为“0”状态。高状态也称为“1”状态。关于逻辑信号q，当描述逻辑信号q为“高”或“低”，即意指逻辑信号q为处于高状态；或是逻辑信号q为处于低状态。同样的，当描述逻辑信号q为1或0时，即意指逻辑信号q为处于高状态；或是逻辑信号q为处于低状态。
64.当逻辑信号从低切换到高时，会经历从低到高的转换。当逻辑信号从高到低时，会经历从高到低的转换。
65.当使用金属氧化半导体晶体管来实现一开关时，会由一控制信号来控制，且控制信号为施加于金属氧化半导体晶体管的栅极上的逻辑信号。当控制信号为高时，由n型金属氧化半导体晶体管实现的开关为处于“导通状态”。当控制信号为低时，由n型金属氧化半导体晶体管实现的开关为处于“截止状态”。当控制信号为低时，由p型金属氧化半导体晶体管实现的开关为处于“导通状态”。当控制信号为高时，由p型金属氧化半导体晶体管实现的开关为处于“截止状态”。金属氧化半导体晶体管在处于“导通状态”时具有被称为“导通电阻”的电阻，并在处于“截止状态”时具有被称为“截止电阻”的电阻。金属氧化半导体晶体管的截止电阻实质上大于金属氧化半导体晶体管的导通电阻。
66.若第一逻辑信号和第二逻辑信号总是处于相反的状态，则第一逻辑信号被称为第二逻辑信号的逻辑反转。即，当第一逻辑信号为低时，第二逻辑信号为高；当第一逻辑信号为高时，第二逻辑信号为低。当第一逻辑信号被称为是第二逻辑信号的反转时，第一逻辑信号和第二逻辑信号被称为是彼此互补的。
67.数位字为一整数值的一数值信号，并可以是由多个逻辑信号的集合根据特定的编码方式来实现。当第一数位字及第二数位字皆被限制在0至最大值之间，且第一数位字及第二数位字的总和相同于最大值时，则第一数位字及第二数位字被称为是彼此互补的。
68.电路是由晶体管、电阻及/或其他电子装置以特定的方式互相连接的集合，以实现特定的功能。
69.反相缓冲器配置为接收第一逻辑信号及输出第二逻辑信号。其中第二逻辑信号为第一逻辑信号的逻辑反转。反相缓冲器包含一上拉电路及一下拉电路。第一逻辑信号的高至低转换触发上拉电路将第二逻辑信号上拉至电源节点的电压准位，导致第二逻辑信号发生低至高转换。第一逻辑信号的低至高转换触发下拉电路将第二逻辑信号下拉至接地接点的电压准位，导致第二逻辑信号发生高至低转换。上拉电路的电阻称为上拉电阻。下拉电路的电阻称为下拉电阻。第二逻辑信号完成从低至高的转换所需的时间取决于上拉电阻。第二逻辑信号完成从高至低的转换所需的时间取决于下拉电阻。
70.图1为本发明根据一实施例的自校准的工作周期校正电路100的示意图。自校准的
工作周期校正电路100接收一输入时钟k
i
及输出一输出时钟k
o
，使输出时钟k
o
的工作周期大约相同于目标值d
t
，而无论输入时钟k
i
的工作周期为如何。自校准的工作周期校正电路100包含一核心电路110、一工作周期检测电路120以及一控制器130。核心电路110配置为根据一控制信号c
ctl
来接收输入时钟k
i
及输出输出时钟k
o
。工作周期检测电路120配置为根据比较输出时钟k
o
的工作周期与目标值d
t
来接收输出时钟k
o
及输出一逻辑信号e
dc
。控制器130配置为接收逻辑信号e
dc
并输出控制信号c
ctl
。
71.控制信号c
ctl
为数值信号。核心电路110执行一工作周期校正程序，以使输出时钟k
o
的工作周期与输入时钟k
i
的工作周期相差一由控制信号c
ctl
决定的量，且控制信号c
ctl
的值越大会导致输出时钟k
o
的工作周期越大。
72.为了方便说明，于后将输入时钟k
i
简化为k
i
表示、输出时钟k
o
简化为k
o
表示、逻辑信号e
dc
简化为e
dc
表示以及控制信号c
ctl
简化为c
ctl
表示。
73.工作周期检测电路120根据以下式子(式1)输出逻辑信号e
dc
：
[0074][0075]
于此，d0代表输出时钟k
o
的工作周期。
[0076]
在一实施例中，控制信号c
ctl
为整数值，且控制器130根据式2来周期性的更新控制信号c
ctl
的值。
[0077][0078]
于此，表示为更新前控制信号c
ctl
的旧值，而表示为更新后控制信号c
ctl
的新值。
[0079]
核心电路110包含一编码器119以及多个工作周期校正缓冲器。编码器119配置为将控制信号c
ctl
编码为多个数位字。多个工作周期校正缓冲器以一级联拓扑(cascade topology)配置，并分别由所述多个控制字(control words)来控制。举例来说，但并不以此为限，四个工作周期校正缓冲器111、112、113及114为分别由四个数位字c0、c1、c2及c3来控制。四个工作周期校正缓冲器111、112、113及114皆由同一电路来实例化。其中，同一电路为具有标示为“v
i”的输入引脚、标示为“v
o”的输出引脚以及标示为“c”的控制引脚的电路。在核心电路110中，具有三个中间时钟v1、v2及v3。在核心电路110中的每个工作周期校正缓冲器根据通过控制引脚c接收的控制字，来通过输入引脚v
i
接收一输入及通过输出引脚v
o
输出一输出。具体来说，工作周期校正缓冲器111(工作周期校正缓冲器112、113及114)根据通过控制引脚c接收的数位字c0(c1、c2及c3)的控制，来通过其输入引脚v
i
接收输入时钟k
i
(中间时钟v1、v2及v3)并通过其输出引脚v
o
输出中间时钟v1(中间时钟v2、v3及输出时钟k
o
)。四个数位字c0、c1、c2及c3中的每一个都是介于0至c
max
(包含0和c
max
)的整数值，其中c
max
为大于0的偶数。每个工作周期校正缓冲器执行一工作周期校正，以使通过其输入引脚v
i
接收的第一时钟与通过其输出引脚v
o
输出的第二时钟之间具有工作周期上的差异，且该差异的差异量为通过其控制引脚c接收的控制字来控制。其中控制字的值越大会导致第二时钟的工作周
期越大。
[0080]
在一实施例中，控制信号c
ctl
根据以下方式(式3)被编码为四个数位字c0、c1、c2及c3：
[0081][0082]
对于i＝0,1,2,3，c
max
＝6的示范例的编码表如下所示：
[0083]
c
ctl
0,1,2,3,4,5,67,8,9,10,11,1213,14,15,16,17,1819,20,21,22,23,24c00,1,2,3,4,5,6666c101,2,3,4,5,666c2001,2,3,4,5,66c30001,2,3,4,5,6
[0084]
由上述可见控制信号c
ctl
相同于数位字c0、c1、c2及c3的总和，且当控制信号c
ctl
增加时，每个数位字c0、c1、c2及c3保持不变或是增加。
[0085]
图2示出工作周期校正缓冲器200的示意图，其中工作周期校正缓冲器200可实例化以实现工作周期校正缓冲器111、112、113及114。工作周期校正缓冲器200根据通过控制引脚c接收的控制字c
x
，来通过输入引脚c
i
接收一第一时钟k1及通过输出引脚v
o
输出一第二时钟k2。工作周期校正缓冲器200包含一第一反相缓冲器inv1及一第二反相缓冲器inv2。第一(第二)反相缓冲器inv1(inv2)包含一第一(第二)p型金属氧化半导体晶体管mp1(mp2)、经由第一(第三)数位字w1(w3)控制的一第一(第二)p型可调谐电阻rp1(rp2)、一第一(第二)n型金属氧化半导体晶体管mn1(mn2)及经由第二(第四)数位字w2(w4)控制的一第一(第二)n型可调谐电阻rn1(rn2)。第一(第二)p型金属氧化半导体晶体管mp1(mp2)及第一(第二)p型可调谐电阻rp1(rp2)形成一第一(第二)上拉电路pu1(pu2)；第一(第二)n型金属氧化半导体晶体管mn1(mn2)及第一(第二)n型可调谐电阻rn1(rn2)形成一第一(第二)下拉电路pd1(pd2)。工作周期校正缓冲器200还包含一编码器210配置为将控制字c
x
编码为四个数位字w1、w2、w3及w4。第一p型金属氧化半导体晶体管mp1、第二p型金属氧化半导体晶体管mp2、第一n型金属氧化半导体晶体管mn1及第二n型金属氧化半导体晶体管mn2皆具有相同的导通电阻。第一p型可调谐电阻rp1与第二p型可调谐电阻rp2为相同的电路，但被个别控制，第一n型可调谐电阻rn1与第二n型可调谐电阻rn2为相同的电路，但被个别控制。除了编码器210之外，工作周期校正缓冲器200已在正在申请中的相关美国专利申请案16/876,165作说明，于此无需再详细说明。需要说明的为编码器210。
[0086]
四个数位字w1、w2、w3及w4皆为范围在0至w
max
之间的整数值(包含0及w
max
)，其中w
max
为c
max
/2。在一实施例中，编码器210实现以下所示的编码示例：
[0087][0088]
[0089]
w3＝w
max
‑
w2……………………………………
(式6)
[0090]
w4＝w
max
‑
w1……………………………………
(式7)
[0091]
c
max
＝6及因此w
max
＝3的示范例的编码表如下所示：
[0092][0093][0094]
式6可以表示为数位字w3与数位字w2彼此互补(complementary)。同样的，式7可以表示为数位字w4与数位字w1彼此互补。
[0095]
如正在申请中的相关美国专利申请案16/876,165所作的说明，当数位字w1(w3)为0时，第一(第二)p型可调谐电阻rp1(rp2)的阻值为0，且在数位字w1(w3)增加时，第一(第二)p型可调谐电阻rp1(rp2)的阻值增加；当数位字w2(w4)为其最大值w
max
(例如示例所示的w
max
为3)时，第一(第二)n型可调谐电阻rn1(rn2)的阻值为0，且在数位字w2(w4)降低时，第一(第二)p型可调谐电阻rp1(rp2)的阻值增加。当控制字c
x
增加时，经由数位字w1控制的第一p型可调谐电阻rp1的阻值及经由数位字w4控制的第二n型可调谐电阻rn2的阻值为保持不变或是增加，而经由数位字w2控制的第一n型可调谐电阻rn1的阻值及经由数位字w3控制的第二p型可调谐电阻rp2的阻值为降低或是保持不变。因此，当控制字c
x
增加时，第一上拉电路pu1的上拉电阻及第一下拉电路pd1的下拉电阻之间的差异总是增加，第二下拉电路pd2的下拉电阻及第二上拉电路pu2的上拉电阻之间的差异总是增加。因此，如正在申请中的相关美国专利申请案16/876,165所作的说明，当控制字c
x
增加时，第二时钟k2的工作周期将增加。
[0096]
当控制信号c
ctl
增加时，每个数位字c0、c1、c2及c3为保持不变或是增加，致使工作周期校正缓冲器111、112、113及114的工作周期校正为保持不变或是增加。因此，当控制信号c
ctl
增加时，输出时钟k
o
的工作周期总是增加。
[0097]
p型可调谐电阻(例如图2所示的第一p型可调谐电阻rp1及第二p型可调谐电阻rp2)包含配置为形成一传导路径的串联连接的多个电阻以及分别经由多个逻辑信号控制的多个p型金属氧化半导体晶体管，并配置为使传导路径的部分短路(short)。其中逻辑信号分别实现控制p型可调谐电阻的数位字(例如图2所示的数位字w1及数位字w3)。因此，p型可调谐电阻的阻值可以根据数位字来调谐。
[0098]
n型可调谐电阻(例如图2所示的第一n型可调谐电阻rn1及第二n型可调谐电阻rn2)包含配置为形成一传导路径的串联连接的多个电阻以及分别经由多个逻辑信号控制的多个n型金属氧化半导体晶体管，并配置为使传导路径的部分短路。其中逻辑信号分别实现控制n型可调谐电阻的数位字(例如图2所示的数位字w2及数位字w4)。因此，n型可调谐电阻的阻值可以根据数位字来调谐。
[0099]
p型可调谐电阻及n型可调谐电阻的各种实施例已在正在申请中的相关美国专利
申请案16/876,165中详细描述及公开，因此于此不再重复赘述。
[0100]
图3示出可以用于实现工作周期检测电路120的工作周期检测电路300的示意图。工作周期检测电路300包含一低通滤波器310、一电阻分压器320及一比较器330。低通滤波器310包含电阻311及电容312。电阻分压器320包含电阻321及电阻322。低通滤波器310接收输出时钟k
o
及输出一平均电压v
a
，平均电压v
a
代表输出时钟k
o
的一工作周期。例如若输出时钟k
o
的工作周期为40％，平均电压v
a
将为大约0.4
·
电源节点v
dd
。需注意的是，接地节点v
ss
为0伏特。电阻分压器320输出呈现目标值d
t
的一目标电压v
t
，目标电压v
t
为输出时钟k
o
的工作周期的目标值。分别以r
321
及r
322
来表示电阻321及电阻322的阻值。r
321
为根据式8来被选择。
[0101][0102]
目标电压v
t
为根据式9来建立。
[0103][0104]
比较器330将平均电压v
a
与目标电压v
t
进行比较，并输出逻辑信号e
dc
，以表示平均电压v
a
是否高于目标电压v
t
。当平均电压v
a
高(低)于目标电压v
t
时，逻辑信号e
dc
为1(0)，并表示输出时钟k
o
的工作周期为大(小)于目标值d
t
。当输出时钟k
o
的工作周期为大(小)于目标值d
t
，则逻辑信号e
dc
为1(0)，控制器130降低(增加)控制信号c
ctl
的值，致使输出时钟k
o
的工作周期降低(增加)。因此，输出时钟k
o
的工作周期以闭回路的方式校准为约相同于目标值d
t
。
[0105]
本领域的技术人员将很容易观察到，在保留本公开的教导的同时，可以对装置和方法进行许多修改及变化。因此，上述公开不应被解释为仅由所附权利请求的界限来界定。