用于存储器装置的多组件单元架构的制作方法

用于存储器装置的多组件单元架构
1.交叉引用
2.本专利申请案主张托尔托雷利(tortorelli)在2019年4月16日申请的标题为“用于存储器装置的多组件单元架构(multi
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component cell architectures for a memory device)”的第16/385,636号美国专利申请案的优先权，所述美国专利申请案转让给本受让人且明确地以全文引用的方式并入本文中。


背景技术：

3.下文大体上涉及包含至少一个存储器装置的系统，且更具体来说，涉及用于存储器装置的多组件单元架构。
4.存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等的各种电子装置中。通过对存储器装置的不同状态进行编程来存储信息。举例来说，二进制装置最经常存储两个状态中的一个，经常由逻辑1或逻辑0表示。在其它装置中，可存储两个以上状态。为了存取所存储的信息，装置的组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，装置的组件可写入或编程存储器装置中的状态。
5.存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、静态ram(sram)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻性ram(rram)、快闪存储器、相变存储器(pcm)、自选存储器等。存储器装置可以是易失性或非易失性的。非易失性存储器单元可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。除非通过外部电源周期性地刷新，否则易失性存储器单元可能随时间推移而丢失其所存储状态。
6.改进存储器装置可包含增大存储器单元密度、增大读取/写入速度、提高可靠性、增强数据保持、降低功率消耗或降低制造成本，以及其它量度。举例来说，改进存储器装置可包含提高读取或写入裕度(窗口)，这在一些情况下可与提高的可靠性有关。可希望降低对所存储逻辑状态随时间降级或损坏的敏感度，这在一些情况下可与改进的数据保持和其它改进有关。
附图说明
7.图1说明根据本文所公开的实例的支持多组件单元架构的实例存储器装置。
8.图2说明根据本文所公开的实例的支持多组件单元架构的存储器阵列的实例。
9.图3a、3b、4a和4b说明根据本文所公开的实例的存储器单元堆叠的实例以及说明支持多组件单元架构的存储器单元的读取窗口的对应图表。
10.图5示出根据本文所公开的实例的支持用于存储器装置的多组件单元架构的存储器装置的框图。
11.图6和7示出说明根据本文所公开的实例的支持用于存储器阵列的多组件单元架构的一或多种方法的流程图。
具体实施方式
12.自选存储器单元架构可存储例如硫族化物材料的材料中的逻辑状态(例如，基于材料的物理特性)，其中所存储的逻辑状态可至少部分地基于在写入操作期间跨所述材料施加的电压的极性(例如，电压脉冲)。用于写入操作的电压的极性可引起所述材料具有可对应于存储器单元所存储的逻辑状态的特定表现或特性，例如特定阈值电压或电阻。举例来说，后一读取操作可检测所述表现或特性，且因此可检测前一写入电压的极性，且因此可确定存储器单元所存储的逻辑状态。
13.举例来说，其中所施加电压具有第一极性的写入操作可引起材料具有相对高阈值电压，而其中所施加电压具有第二极性的写入操作可引起材料具有相对低阈值电压。在此类实例中，稍后的读取操作可包含跨存储器单元施加另一电压(读取电压)，且响应于读取电压穿过存储器单元的电流的存在或不存在可用于确定(例如，区分)存储器单元是以一个电压极性还是另一电压极性写入，进而提供写入到存储器单元的逻辑状态的指示(例如，每个逻辑状态可对应于材料的不同阈值电压)。
14.存储器单元的阈值电压差(例如，当以具有第一极性的电压脉冲写入存储器单元时的阈值电压与当以具有第二极性的电压脉冲写入存储器单元时的阈值电压之间的差)取决于存储器单元所存储的逻辑状态，所述阈值电压差可对应于存储器单元的读取窗口。大(增加)的读取窗口(例如，与逻辑状态
‘0’
相关联的阈值电压对比与逻辑状态
‘1’
相关联的阈值电压之间的大差)通常可为合乎需要的。静态(稳定)读取窗口也可为合乎需要的(例如，存储器单元105的阈值电压不随时间显著改变，使得读取窗口的边界和中点不会移位或漂移)。用于存储器单元的较大读取窗口可通过增加与每个逻辑状态相关联的阈值电压之间的差来提高存储器装置的可靠性，且因此提高准确读取操作的可能性和简易性。另外，更静态读取窗口(例如，具有较少漂移的读取窗口)可使得使用所确定的参考电压随时间更可靠(例如，可避免、延迟或缓解对随后确定或调整用于读取操作的参考电压的需要)，这可简化或增强读取操作的可靠性，以及其它益处。
15.如本文中所使用，存储器单元内的自选存储器材料层可被称为自选存储器组件，且自选存储器组件可为存储器单元提供存储功能性和选择功能性两者。存储功能性可对应于存储逻辑状态或有助于存储逻辑状态的能力。选择功能性可对应于如下能力：(i)当存储器单元是用于存取(例如，写入或读取)操作的目标(所选)存储器单元时，允许电压放置在所述存储器单元上或允许电流穿过所述存储器单元，以及(ii)当所述存储器单元并非用于存取操作的目标存储器单元(是非目标或未被选的存储器单元)时，防止电压放置在所述存储器单元上或防止电流穿过所述存储器单元。
16.在一些情况下，增加自选存储器材料层的厚度可增加用于材料的读取窗口(阈值电压的离距)，但也可增加材料的绝对阈值电压，且因此增加用于包含所述材料的存储器单元的读取或写入操作中使用的电压中的至少一些的量值。在用于存储器单元的读取或写入操作中使用大电压可归因于电力消耗、电路复杂性或其它缺陷而为不合需要的。另外，在一些情况下，与单层自选存储器材料的厚度增加相关联的读取窗口增加相对于绝对阈值电压增加可为小的，且因此与操作电压增加相关联的损失可超过与读取窗口增加相关联的益处。
17.根据本公开的实例，装置可包含存储器单元，其各自包含多个自选存储器材料层
(例如，其中每层自选存储器材料的存储器单元通过碳电极分隔开)以便增加用于存储器单元的读取窗口的大小。包含在存储器单元中的自选存储器材料层的个别阈值电压可“堆叠”(求和)，使得存储器单元的读取窗口对应于个别层的相应读取窗口的总和。另外，因为层的绝对阈值电压与层的读取窗口相比可更快速地按比例缩放，所以存储器单元内的个别自选存储器材料层可相对薄。因此，可在与存储器单元相关联的阈值电压和操作电压的绝对量值不增加(或至少增加较少)的情况下达成用于存储器单元的较大读取窗口。
18.因此，举例来说，具有两个自选存储器材料层的存储器装置的读取窗口的大小可为仅具有一个材料层的存储器单元的读取窗口的大小的大致两倍。另外，具有三个自选存储器材料层的存储器装置的读取窗口的大小可为仅具有一个材料层的存储器单元的读取窗口的大小的大致三倍。也就是说，具有n个自选存储器材料层的存储器装置的读取窗口的大小可为仅具有一个材料层的存储器单元的读取窗口的大小的大致n倍。在一些情况下，存储器单元内的一或多个自选存储器材料层可经配置(例如，与存储器单元内的至少一个其它自选存储器材料层相比具有不同材料，具有不同化学计量，或使用不同形成技术或参数形成)以减少存储器单元泄漏，其中泄漏通常可指归因于随时间漂移的材料的阈值电压引起的所存储逻辑状态的退化(降级)。这类材料层可增加读取窗口的大小，同时还减少存储器单元的泄漏。泄漏减少可允许存储器阵列大小增加或提供其它益处，这可进一步允许存储器阵列的拼片大小增加或在其它方面是有利的。
19.一开始在参考图1和2所描述的存储器装置和存储器阵列的上下文中描述本公开的特征。随后在参考图3和4所描述的存储器单元堆叠和对应读取窗口的上下文中描述本公开的特征。本公开的这些和其它特征由涉及如参考图5
‑
7所描述的用于存储器装置的多组件单元架构的设备图和流程图进一步说明且参考所述设备图和流程图进行描述。
20.图1说明根据本文所公开的实例的支持用于存储器装置的多组件单元架构的实例存储器装置100。存储器装置100还可称作电子存储器设备。图1是存储器装置100的各种组件和特征的说明性表示。因而，应了解，展示存储器装置100的组件和特征以说明功能相互关系，且未必是存储器装置100内的实际物理位置。在图1的说明性实例中，存储器装置100包含三维(3d)存储器阵列102。3d存储器阵列102包含可为可编程的以存储不同状态的存储器单元105。在一些实例中，每一存储器单元105可为可编程的以存储两种逻辑状态，标示为逻辑0和逻辑1。在一些实例中，存储器单元105可被配置成存储多于两个逻辑状态中的一个。虽然图1中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为相似的，以便增加所描绘特征的可见性和清晰度。
21.3d存储器阵列102可包含彼此上下形成的两个或更多个二维(2d)存储器阵列。这相比于2d阵列可增加可放置或形成于单个裸片或衬底上的存储器单元的数量，这又可减少制造成本，或增加存储器装置的性能，或这两者。存储器阵列102可包含存储器单元105的两个层级且可因此视为3d存储器阵列；然而，层级的数目不限于两个，且在一些情况下，可比两个多一个或多个。每一层级可对准或定位成使得存储器单元105可跨每一层级彼此对准(准确对准、重叠或大致对准)，从而形成存储器单元堆叠145。在一些情况下，存储器单元堆叠145可包含彼此上下铺叠且同时共享存取线的多个存储器单元105。在一些情况下，存储器单元105可被配置成各自存储一个位的数据。
22.在一些实例中，存储器单元105可为自选择存储器单元。自选存储器单元105可包
含各自充当存储元件且充当单元选择器(选择)元件的具有材料(例如，硫族化物材料)的一或多个组件，由此消除对单独单元选择器电路(并不有助于存储的选择器电路)的需求。此类元件可称作存储和选择器组件(或元件)，或称作自选存储器组件(或元件)。相比之下，其它类型的存储器单元(例如dram或pcm单元)可各自包含单独(专用)单元选择器元件，例如三端选择器元件(例如，晶体管)，以在选择存储器单元时不会引起存储任何逻辑状态。举例来说，这些单独选择器元件可制造在dram或pcm存储器单元下方。
23.在各种实例中，存储器单元105可包含各自包含自选存储器材料的多个组件，且因此可包含多个自选存储器组件。所述材料可具有表示(例如，对应于)不同逻辑状态的一或多个变量和可配置特性，这可包含不同电阻、不同阈值电压或其它。举例来说，材料可采用不同形式，不同原子或离子配置或分布，或者基于在写入操作期间跨材料(例如，作为脉冲)放置(施加)的电压极性(例如，电场定向)，且这类材料可在写入操作期间取决于电压极性而具有不同电阻或阈值特性。在一个实例中，在具有正电压极性的写入操作之后的材料状态可具有相对低电阻或阈值电压，而在具有负电压极性的写入操作之后的材料状态可具有相对高电阻或阈值电压。
24.(例如，与第一逻辑状态相关联)的相对低阈值电压和(例如，与第二逻辑状态相关联)的相对高阈值电压之间的差可对应于用于存储器单元105的读取窗口(预算、裕度)。在一些情况下，被写入的存储器单元105的所观察电阻或阈值电压(且因此读取窗口)可在基于写入电压的极性同时还至少部分地基于用于读取操作电压的极性。举例来说，存储器单元105的所观察电阻或阈值电压可取决于在读取操作期间使用的读取脉冲与在前一写入操作中的写入脉冲相比是具有相同极性还是具有不同(相反)极性。
25.存储器阵列102可包含用于每一叠组的标记为wl_1到wl_m的多个字线110，以及标记为bl_1到bl_n的多个位线115，其中m和n取决于阵列大小。在一些实例中，存储器单元105的每一行连接到字线110，且存储器单元105的每一列连接到位线115。在一些情况下，字线110和位线115可称为存取线，因为其可准许存取存储器单元105。在一些实例中，位线115也可为已知数字线115。对存取线、字线和位线或其类似物的引用可互换，且不影响理解或操作。激活或选择字线110或位线115可包含将电压施加到相应线。字线110和位线115可由如金属(例如，铜(cu)、铝(al)、金(au)、钨(w)、钛(ti))、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物等)的导电材料制成。
26.在一些情况下，字线110和位线115可大体上彼此垂直且可产生存储器单元的阵列。如图1中所示，存储器单元堆叠145中的两个存储器单元105可共享例如数字线115等共同导电线。也就是说，位线115可与上部存储器单元105的底部电极和下部存储器单元105的顶部电极电子通信。其它配置可为可能的，例如第三层可与下部层共享存取线110。一般来说，一个存储器单元105可位于例如字线110和位线115等两个导电线的相交点处。这一相交点可称作存储器单元105的地址。目标存储器单元105可以是定位于通电字线110与位线115的相交点处的存储器单元105；也就是说，字线110和位线115可通电以便在其相交点处读取或写入存储器单元105。与同一字线110或位线115电子通信(例如，连接)的其它存储器单元105可以被称作非目标存储器单元105。
27.电极可耦合到存储器单元105和字线110或位线115。术语电极可以指电导体，并在一些情况下，可用作到存储器单元105的电触点。电极可包含提供存储器装置100的元件或
组件之间的导电路径的迹线、电线、导电线、导电层等。在一些实例中，存储器单元105可包含彼此分隔开并且通过电极与存取线110、115分隔开的多个自选存储器组件。如前文所述，对于自选存储器单元105，单个组件(例如，存储器单元105内的硫族化物材料的区段或层)可用作存储元件(例如，以存储或有助于存储器单元105的状态的存储)且用作选择器元件(例如，以选择或有助于存储器单元105的选择)。
28.第一电极的一侧可耦合到字线110，且第一电极的另一侧耦合到第一自选存储器组件。另外，第二电极的一侧可耦合到位线115，并且第二电极的另一侧可耦合到第二自选存储器组件。第三电极可处于第一自选存储器组件和第二自选存储器组件之间。第一电极、第二电极和第三电极可为相同材料(例如，碳)或具有各种(不同)材料。在一些情况下，电极可以是不同于存取线的材料。在一些实例中，电极可将包含于自选存储器组件中的材料(例如，硫族化物材料)与字线110、与位线115且与彼此屏蔽以防止所述材料与字线110、位线115或另一自选存储器组件之间的化学相互作用。在一些情况下，包含自选硫族化物材料(例如，针对总计n个此类组件)和一或多个额外电极(例如，针对总计n 1个电极)的一或多个额外组件可包含在存储器单元105中。
29.可通过激活或选择对应字线110和位线115，在存储器单元105上执行例如读取和写入的操作。可通过行解码器120和列解码器130控制对存储器单元105的存取。举例来说，行解码器120可从存储器控制器140接收行地址，且基于所接收的行地址激活适当的字线110。这一过程可称作对一行或字线地址进行解码。类似地，列解码器130可从存储器控制器140接收列地址并激活适当位线115。这一过程可称作对一列或位线地址进行解码。举例来说，行解码器120和/或列解码器130可以是使用解码器电路实施的解码器的实例。在一些情况下，行解码器120和/或列解码器130可包含电荷泵电路，所述电荷泵电路经配置以增加(分别)施加到字线110或位线115的电压。
30.存储器控制器140可通过各种组件来控制存储器单元105的操作(例如，读取、写入、重新写入、刷新、放电)，所述各种组件例如行解码器120、列解码器130和感测组件125。在一些情况下，行解码器120、列解码器130和感测组件125中的一或多个可与存储器控制器140并置。存储器控制器140可生成行和列地址信号以激活所要的字线110和位线115。存储器控制器140还可生成且控制在存储器装置100的操作期间使用的各种电压或电流。
31.可通过加偏压于对应字线110和位线115(例如，经由存储器控制器140、行解码器120和/或列解码器130)来设置或写入或刷新存储器单元105内的自选存储器组件。换句话说，可通过存储器单元105的多个自选存储器组件基于写入电压(例如，经由单元存取信号，经由单元写入信号或写入脉冲)共同存储逻辑状态。行解码器120和列解码器130可例如经由输入/输出组件135接受将写入到存储器单元105的数据。在一些实例中，行解码器120、列解码器130或感测组件125的一或多个方面可支持读取或写入操作。可以至少部分地基于跨存储器单元105放置的写入电压(脉冲)的极性的单个逻辑状态共同(例如，全部同步地)写入存储器单元105的多个自选存储器组件，在一些实例中，这可伴随着写入电流(例如，至少部分地基于写入电压)或存储器单元的其它加热。单一逻辑状态可对应于阈值电压，所述阈值电压是个别自选存储器组件的相应阈值电压的组合。
32.存储器控制器140可被配置成执行可编程存储器单元105的写入操作。举例来说，存储器控制器140可被配置成在写入操作期间，将一或多个脉冲施加到存储器单元105。在
一些实例中，存储器单元105可经编程以通过施加具有(例如，正)第一极性的写入脉冲来存储第一逻辑状态并且通过施加具有第二(例如，负)极性的写入脉冲来存储第二逻辑状态。
33.接着可通过跨存储器单元105施加电压来读取存储器单元105以感测所述单元的状态。在读取操作期间发现的阈值电压可基于写入脉冲的极性并且还至少部分地基于读取脉冲的极性。举例来说，对于具有第一极性的读取脉冲，在读取操作期间检测到的阈值电压对于写入脉冲具有第一极性的情况对比写入脉冲具有第二极性的情况来说可为不同的，且两个阈值电压之间的差可对应于具有第一极性的读取脉冲的读取窗口。而且，对于具有第二极性的读取脉冲，在读取操作期间检测到的阈值电压对于写入脉冲具有第一极性的情况对比写入脉冲具有第二极性的情况来说也可为不同的，且两个阈值电压之间的差可对应于具有第二极性的读取脉冲的读取窗口。另外，在读取操作期间发现的绝对阈值电压可基于写入脉冲和读取脉冲是具有相同极性还是具有不同极性，且因此读取窗口可取决于读取脉冲是具有第一极性还是具有第二极性而略微变化(裕度下的绝对电压和其间的离距两者略微变化)。应理解，第一极性(例如，存储器单元105的字线110与存储器单元105的位线115相比处于较高电压)和第二极性(例如，存储器单元105的字线110与存储器单元105的位线115相比处于较低电压)中分别被视为正性和负性的是哪一个的行为是任意的。
34.当存取存储器单元105(例如，与存储器控制器140、行解码器120和/或列解码器130协作)以确定存储器单元105所存储的逻辑状态时，可通过感测组件125读取(例如，感测)存储器单元105。举例来说，感测组件125可被配置成响应于读取操作而感测穿过存储器单元105的电流或电荷，或由使存储器单元105与感测组件125或其它中间组件(例如，处于存储器单元105和感测组件125之间的信号形成组件)耦合产生的电压。举例来说，可(使用对应字线110和位线115)将电压施加至存储器单元105且所得电流的存在可取决于所施加电压和存储器单元105的阈值电压。在一些情况下，可施加多于一个电压。另外，如果所施加电压不引起电流流动，那么可施加其它电压直到感测组件125检测到电流。在一些情况下，电压的量值可斜升直到检测到电流流动为止。在其它情况下，可依序施加确定的电压直到检测到电流为止。同样地，电流可施加到存储器单元105，并且用以产生电流的电压的量值可取决于存储器单元105的电阻或阈值电压。
35.感测组件125可通过确定存储器单元105的阈值电压来确定存储器单元105所存储的逻辑状态。举例来说，感测组件125可确定引起电流流动的电压以确定存储器单元105的阈值电压。感测组件125可将引起电流流动的电压与参考电压(例如，分界读取电压v
dm
)进行比较。感测组件125可基于引起电流流动的电压是高于还是低于参考电压来确定存储器单元105所存储的逻辑状态。在另一实例中，感测组件125可将确定的电压施加到存储器单元105。感测组件125可基于电流是否穿过处于所确定的电压的存储器单元105来确定存储器单元105所存储的逻辑状态。
36.读取窗口(例如，读取窗口预算、读取裕度或存储器窗口)可对应于存储器单元105的阈值电压之间的差，所述阈值电压之间的差可对应于存储器单元105可存储的相应逻辑状态。可能需要具有大读取窗口(例如，与逻辑状态
‘0’
相关联的阈值电压对比与逻辑状态
‘1’
相关联的之间的大差)以及更静态读取窗口(例如，存储器单元105的不随时间显著改变(漂移)的阈值电压)。存储器单元的较大读取窗口可通过增加与每个逻辑状态相关联的阈值电压之间的差来提高存储器装置的可靠性。另外，更静态读取窗口(例如，具有较少漂移
的读取窗口)可使确定的电压(例如，确定的所施加电压、参考电压)随时间更可靠或更有用。
37.在一些情况下，存储器单元105中的每一个的较大读取窗口可提高存储器装置100的可靠性。因此，存储器装置100可在外部存储器控制器(例如，主机装置)上变得较不可靠或完全不可靠，因此通过例如错误校正码(ecc)、刷新循环、降级监测等各种机制提高存储器装置100的可靠性。可基于较大读取窗口简化(例如，可在影响总体性能的情况下利用不那么强大的实施方案)或在一些情况下，消除(使其不必要)此类机制。举例来说，存储器装置100可在存储器装置100处实施快速ecc，这可降低存储器装置100处的位错误率，且归因于较大读取窗口提供的可靠性益处，存储器装置100处的ecc(裸片上ecc)可简化或在主机装置处不使用额外ecc的情况下就可为足够的。
38.每一存储器单元105可包含多个自选存储器材料层(组件)(例如，其中每一层通过碳电极分隔开)，这在与具有单自选存储器材料层(组件)的存储器单元105相比时可增加读取窗口的大小。在一些情况下，存储器单元的读取窗口可对应于或以其它方式基于每一自选存储器材料层的读取窗口的总和。这可至少部分地归因于每一自选存储器材料层处的界面效应。举例来说，具有两个自选存储器材料层的存储器装置的读取窗口大小可为仅具有一个自选存储器材料层的存储器单元的读取窗口的大小的大致两倍。在一些情况下，自选存储器材料层中的一或多个可与存储器单元泄漏降低相关联(被配置成提供存储器单元的降低的泄漏)(例如，与其它自选存储器材料层中的一或多个相比可具有不同材料或化学计量或以不同方式形成)。此处，这类自选存储器材料层可增加读取窗口的大小，同时还减少存储器单元的泄漏。泄漏减少可允许存储器阵列大小增加，这可允许存储器阵列的拼片大小增加。
39.感测组件125可将指示(例如，至少部分地基于)由存储器单元105存储的逻辑状态的输出信号提供到一或多个组件(例如，列解码器130、输入/输出组件135、存储器控制器140)。在一些实例中，检测到的逻辑状态可提供到主机装置(例如，使用存储器装置100以用于数据存储的装置、在嵌入应用中与存储器装置100耦合的处理器)，其中此类信令可直接从输入/输出组件135或经由存储器控制器140提供。
40.感测组件125可包含用以检测和放大信号差异(其可称为锁存)的各种晶体管或放大器。存储器单元105的检测到的逻辑状态可作为输出135通过列解码器130输出。在一些情况下，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可与列解码器130或行解码器120连接或电子连通。所属领域的普通技术人员将了解，感测组件可在没有丢失其功能目的的情况下与列解码器或行解码器相关联。
41.在一些存储器架构中，存取存储器单元105可降级或破坏一或多个存储器单元105所存储的逻辑状态，且可执行重写或刷新操作以将原始逻辑状态传回到存储器单元105。在包含用于逻辑存储的材料部分的架构中，举例来说，感测操作可致使存储器单元105的原子配置或分布改变，进而改变存储器单元105的电阻或阈值特性。因此，在一些实例中，可在存取操作之后重写存储于存储器单元105中的逻辑状态。
42.在一些实例中，读取存储器单元105可以是非破坏性的。也就是说，在读取存储器单元105之后，存储器单元105的逻辑状态可能不需要被重写。举例来说，在包含用于逻辑存储的材料部分的架构中，感测存储器单元105可能不破坏逻辑状态并且因此，存储器单元
105可能不需要在存取之后被重写。然而，在一些实例中，在不存在或存在其它存取操作的情况下，可能需要或可能不需要刷新存储器单元105的逻辑状态。举例来说，可通过施加适当写入或刷新脉冲或偏压按周期性间隔刷新存储器单元105所存储的逻辑状态以便维持所存储的逻辑状态。刷新存储器单元105可减少或消除读取干扰错误或逻辑状态损坏。
43.图2说明根据本文所公开的实例的支持用于存储器装置的多组件单元架构的3d存储器阵列200的实例。存储器阵列200可为参考图1所描述的存储器阵列102的部分的实例。存储器阵列200可包含定位在衬底204上方的存储器单元的第一阵列或平台205和定位在第一阵列或平台205上方的存储器单元的第二阵列或平台210。虽然存储器阵列200的实例包含两个叠组205、210，但应理解，一个叠组(例如，2d存储器阵列)或超过两个叠组也是可能的。
44.存储器阵列200还可包含字线110
‑
a和字线110
‑
b以及位线115
‑
a，其可为如参考图1所描述的字线110和位线115的实例。第一叠组205和第二叠组210的存储器单元各自可包括一或多个自选择存储器单元。虽然图2中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为相似的，以便增加所描绘特征的可见性和清晰度。
45.第一叠组205的存储器单元可包含第一电极225
‑
a、第一自选存储器材料220
‑
a、第二电极225
‑
b、第二自选存储器材料220
‑
b和第三电极225
‑
c。另外，第二叠组210的存储器单元可包含第一电极225
‑
d、第一自选存储器材料220
‑
c、第二电极225
‑
e、第二自选存储器材料220
‑
d和第三电极225
‑
f。在一些实例中，第一叠组205和第二叠组210的存储器单元可具有共同导电线，使得每一叠组205和210的对应存储器单元可共享参考图1所描述的位线115或字线110。举例来说，第二叠组210的第一电极225
‑
d和第一叠组205的第三电极225
‑
c可耦合到位线115
‑
a，使得竖直相邻的存储器单元共享位线115
‑
a。
46.在一些实例中，自选存储器材料220可为例如硫族化物或其它合金，包含硒(se)、碲(te)、砷(as)、锑(sb)、碳(c)、锗(ge)、硅(si)或铟(in)，或其各种组合。在一些实施例中，主要具有硒(se)、砷(as)和锗(ge)的硫族化物材料可称作sag合金。在一些实例中，sag合金还可包含硅(si)且此类硫族化物材料可称为sisag合金。在一些其它实例中，sag合金也可含有铟(in)，且在一些情况下，此类硫族化物材料可称作insag合金。在一些实例中，硫族化物可包含各自呈原子或分子形式的额外元素，如氢(h)、氧(o)、氮(n)、氯(cl)或氟(f)。
47.在一些情况下，在自选择存储器单元中使用的自选存储器材料220可基于合金(例如上文所列的合金)，且可操作以便在存储器单元的正常操作期间(例如，归因于硫族化物材料的组成物和/或归因于被配置成将自选存储器材料220维持在单相(例如非晶形或玻璃相)中的操作电压和电流)不经历相位变化。举例来说，自选存储器材料220可包含抑制硫族化物材料的结晶且因此可维持在非晶形状态中的化学元素，例如砷。此处，存储器单元(例如，包含自选存储器材料220和电极225)支持的逻辑状态集中的一些或全部可与自选存储器材料220的(例如，在自选存储器材料220处于非晶状态中时由自选存储器材料220所存储的)非晶状态相关联。举例来说，逻辑状态
‘0’
和逻辑状态
‘1’
两者可与自选存储器材料220的(例如，在自选存储器材料220处于非晶状态中时由自选存储器材料220所存储的)非晶状态相关联。
48.在存储器单元(例如，包含电极225
‑
a、自选存储器材料220
‑
a和电极225
‑
b)的编程
(写入)操作期间，用于编程(写入)的极性可影响(确定、设置、编程)自选存储器材料220的特定表现或特性，例如自选存储器材料220的阈值电压。自选存储器材料220的阈值电压差(例如，自选存储器材料220当存储逻辑状态
‘0’
时对比当存储逻辑状态
‘1’
时的阈值电压之间的差)取决于自选存储器材料220所存储的逻辑状态，所述阈值电压差可对应于自选存储器材料220的读取窗口。
49.在一些情况下，自选存储器材料220的厚度可影响读取窗口的大小。举例来说，较厚自选存储器材料220可对应于较大读取窗口。然而，与厚度增加相关联的读取窗口大小的增加可相对小，而相关联的编程电压增加可更显著(例如，在与读取窗口大小增加相比时)。在一些情况下，自选存储器材料220的厚度增加可致使自选存储器材料220的各个阈值电压的绝对量值增加，这可引起需要使用编程电压或读取电压增加，或这两者。在一些情况下，较高阈值电压与自选存储器材料220的较低阈值电压相比可以较高速率随时间漂移(例如，增加)，这可致使读取窗口的大小和中值电压随时间漂移(例如，增加)。此类绝对阈值和操作(读取、写入)电压的增加与此类漂移一起可损害存储器装置的性能，原因是此类现象可增加存储器装置随时间的电力消耗并且还可引起需要更的复杂电路系统、更稳健(电压容限)电路系统，或这两者。
50.在一些情况下，并非增加具有单元的单层自选存储器材料的厚度，而是存储器单元可替代地包含多于一个层的自选存储器材料220。举例来说，单个存储器单元可包含三个电极225
‑
a、225
‑
b和225
‑
c以及两个自选存储器材料220
‑
a和220
‑
b层(组件)。读取窗口大小可基于包含额外的单独自选存储器材料220层(例如，在与将单个自选存储器材料220层的厚度增加到等于多个层的组合厚度相比时)而显著增加，且下限阈值电压和上限阈值电压的绝对值的增加相对较少。在一些情况下，包含自选存储器材料220
‑
a和220
‑
b的存储器单元的读取窗口可分别地基于每个自选存储器材料220
‑
a和220
‑
b的读取窗口。举例来说，包含自选存储器材料220
‑
a和220
‑
b的存储器单元的读取窗口可约等于自选存储器材料220
‑
a和220
‑
b的个别读取窗口的总和。
51.在一些情况下，存储器单元可包含相对薄的自选存储器材料220层。相较于单个厚层，多个相对薄的自选存储器材料220层可增加读取窗口，同时还展现较低绝对阈值电压和较少漂移(例如，阈值电压/编程电压随时间的增加)。也就是说，包含多个自选存储器材料220层的存储器单元的阈值电压和/或编程电压可增加，但阈值电压和/或编程电压可随时间较少向上漂移(例如，在与相同厚度的硫族化物材料的单个层相比时)。
52.在一些情况下，存储器阵列200的架构可称为交叉点架构，其中存储器单元形成于字线与位线之间的拓扑交叉点处，如图2中所说明。此交叉点架构可相比于其它存储器架构以较低的生产成本提供相对高密度的数据存储。举例来说，交叉点架构可具有具有减小的面积并因而与其它架构相比具有增大的存储器单元密度的存储器单元。举例来说，所述架构与具有6f2存储器单元区域的其它架构(例如具有三端选择器元件的那些架构)相比，可具有4f2存储器单元区域，其中f是最小特征大小。举例来说，dram可使用晶体管，其为三端子装置，作为每一存储器单元的选择器元件，且与交叉点架构相比可具有较大的存储器单元区域。替代地，dram存储器单元可包含存储器单元下方的单元选择器元件。
53.虽然图2的实例展示两个存储器叠组，但其它配置是可能的。在一些实例中，存储器单元的单个存储器叠组可构造在衬底204上方，这可被称作二维存储器。在一些实例中，
存储器单元的两个或更多个平台可以类似方式在三维交叉点架构中配置。
54.图3a说明根据本文所公开的实例的支持用于存储器装置的多组件单元架构的存储器单元堆叠300
‑
a的实例。存储器单元堆叠300
‑
a可包含参考图1和2描述的一或多个组件等等。举例来说，存储器单元堆叠可包含存取线310和315，其可分别为参考图1和2所描述的字线110和位线115的实例；存储器单元305，其可为参考图1描述的存储器单元105的实例；电极325，其可为参考图2所描述的电极225的实例；和存储器组件320，其可为自选存储器组件的实例且因此可包含参考图2所描述的自选存储器材料220。存储器单元堆叠300
‑
a可为(例如，如参考图2所论述的)交叉点阵列的一部分，使得存储器单元堆叠300
‑
a可定位于另一存储器单元堆叠上方和/或下方。
55.存储器单元305可为其中存储器组件320中的每一个可被配置成同时用作存储元件和单元选择器元件两者的自选单元。存储器可包含两个存储器组件320，其可各自为或包含硫族化物材料(例如，参考图2所描述)。在一些情况下，存储器组件320中的每一个可以是或包含相同硫族化物材料(例如，sag合金)。在一些其它情况下，存储器组件320中的一或多个可以是或包含不同硫族化物材料。举例来说，存储器组件320
‑
a可以是或包含sag合金，而存储器组件320
‑
b可以是或包含si
‑
sag合金或in
‑
sag合金。在存储器组件320
‑
a可包含被配置成使读取窗口的大小达到最大的硫族化物材料时，存储器组件320
‑
b可包含被配置成减少存储器单元305的泄漏的不同硫族化物材料(例如，不同材料、不同化学计量、使用不同技术或参数形成，或其任何组合)。在一些情况下，减少存储器单元305的泄漏可使得存储器裸片(例如，包含存储器单元305和/或类似于存储器单元305的存储器单元)的大小能够增加。此处，存储器组件320和电极325的宽度示出为大体相同。然而，在一些情况下，存储器组件320中的一个可比另一个更宽(例如，存储器单元305可为锥形且因此在顶部比在底部具有更大或更小横截面积)。另外，电极325中的一或多个可比其它电极更宽。
56.两个存储器组件320
‑
a和320
‑
b中的每一个可共同存储单个逻辑状态。也就是说，基于不同电压施加到位线310和315而施加到存储器单元305的编程脉冲可编程存储器单元305以存储一个二进制逻辑状态。编程脉冲的极性(例如，基于位线310和字线315中的哪一个的电压高于另一个的电压)可确定存储器组件320
‑
a展现的后一阈值电压以及存储器组件320
‑
b展现的后一阈值电压。举例来说，基于编程脉冲的极性，存储器组件320中的每一个可具有更大或更小的相应阈值电压。举例来说，当编程脉冲具有正极性时(例如，当在编程操作期间，位线310的电压高于字线315的电压时)，存储器单元305中的每个存储器组件320的阈值电压与当编程脉冲具有负极性时相比可更大或更小(例如，致使字线315的电压高于位线310的电压)。存储器单元305的高于某一值的阈值电压(例如，存储器组件320
‑
a的阈值电压和存储器组件320
‑
b的阈值电压的总和)可表示逻辑
‘1’
状态，而存储器单元305的低于所述值的阈值电压可表示逻辑
‘0’
状态，或反过来亦可。
57.当编程脉冲具有第一极性(且因此将第一逻辑状态写入到存储器单元305)时，编程脉冲可致使两个存储器组件320均具有下限阈值电压，同时将这两个存储器组件320维持在非晶状态。在一些情况下(例如，在存储器组件320
‑
a和320
‑
b包含相同硫族化物材料的情况下)，存储器组件320可具有相同(或大体相同)的下限阈值电压。存储器单元305的下限阈值电压可基于存储器组件320中的每一个的下限阈值电压。举例来说，存储器单元305的下限阈值电压可为存储器组件320
‑
a和320
‑
b的下限阈值电压的总和(或接近其总和)。
58.另外或替代地，当编程脉冲具有第二极性(且因此将第二逻辑状态写入到存储器单元305)时，编程脉冲可致使两个存储器组件320均具有上限阈值电压，同时将这个两个存储器组件320维持在非晶状态。在一些情况下(例如，在存储器组件320
‑
a和320
‑
b包含相同硫族化物材料的情况下)，存储器组件320可具有相同(或大体相同)的上限阈值电压。存储器单元305的上限阈值电压可基于存储器组件320中的每一个的上限阈值电压。举例来说，存储器单元305的上限阈值电压可为存储器组件320
‑
a和320
‑
b的上限阈值电压的总和(或接近其总和)。
59.接着可通过跨存储器单元305施加电压来读取存储器单元305以感测所述单元的状态。在读取操作期间发现的阈值电压可基于最新编程(写入)脉冲的极性和(例如，较小程度上基于)读取脉冲的极性。举例来说，可基于与参考电压的比较，通过确定存储器单元305的阈值电压来读取存储器单元305。在一些情况下，参考电压可为静态，且因此可为不随时间进行校准或调整的分界或读取电压。存储器单元305的所确定的阈值电压可基于存储器组件320
‑
a和320
‑
b的相应(个别)阈值电压(例如，存储器组件320的阈值电压的总和)。
60.当存储器单元305存储逻辑状态
‘0’
时对比存储逻辑状态
‘1’
时的阈值电压之间的差可为读取窗口(读取预算、读取裕度、存储器窗口)。举例来说，当存储器单元305存储逻辑状态
‘0’
时，存储器单元305可具有下限阈值电压(例如，基于存储器组件320
‑
a和320
‑
b的下限阈值电压的组合)。另外，当存储器单元305存储逻辑状态
‘1’
时，存储器单元305可具有上限阈值电压(例如，基于存储器组件320
‑
a和320
‑
b的上限阈值电压的组合)。读取窗口可对应于存储器单元305的下限阈值电压和存储器单元305的上限阈值电压之间的差。
61.图3b说明图表300
‑
b的实例，其说明根据本文所公开的实例的使用多组件单元架构的存储器装置的读取窗口。举例来说，读取窗口335
‑
a和335
‑
b可对应于与存储器单元堆叠300
‑
a相关联的读取窗口。图表300
‑
b可描绘沿着说明不同读取窗口的统计分布的线的中值读取窗口335
‑
a和335
‑
b。
62.读取窗口335
‑
a可表示一个存储器组件320(例如，一个层的自选存储器材料，例如自选硫族化物材料)的中值读取窗口。指示读取窗口335
‑
a的实线说明读取窗口335
‑
a的统计分布。读取窗口可具有对应于上限阈值电压330
‑
a和下限阈值电压340
‑
a之间的差的大小。举例来说，且使用编号仅出于说明清晰起见并不作为限制性实例，存储器组件320可具有具二(2)伏特的下限阈值电压340
‑
a和三(3)伏特的上限阈值电压330
‑
a的读取窗口。因此，读取窗口335
‑
a可横跨一(1)伏特。
63.读取窗口335
‑
b可表示包含两个存储器组件320的存储器单元(例如，存储器单元305)的读取窗口。通过将(例如，通过电极325
‑
b分隔开的)两个存储器组件320分层，存储器单元305的读取窗口可从读取窗口335
‑
a改变(增加)到读取窗口335
‑
b。读取窗口可具有对应于上限阈值电压330
‑
b(其可等于或大致等于上限阈值电压330
‑
a的两倍)和下限阈值电压340
‑
b(其可等于或大致等于下限阈值电压340
‑
a的两倍)之间的差的大小。举例来说，且同样地使用编号仅出于说明清晰起见并不作为限制性实例，存储器单元305可包含两个存储器组件并且可具有具四(4)伏特的下限阈值电压340
‑
b和六(6)伏特的上限阈值电压的读取窗口。因此，读取窗口335
‑
b可横跨二(2)伏特。
64.读取窗口大小的增加可对应于编程电压的对应增加，但在一些情况下，编程电压的对应增加可小于对应于具有足够厚度以便达成相似读取窗口的单层自选存储器材料的
增加。另外，窗口大小增加可能不显著地增加或以其它方式影响编程电压的漂移速率(随时间的改变速率)和/或存储器单元的阈值电压(例如，在与是存储器组件320中的每一个的两倍厚的单个存储器组件的编程电压和/或阈值电压的漂移相比时)。
65.图4a说明根据本文所公开的实例的支持用于存储器装置的多组件单元架构的存储器单元堆叠400
‑
a的实例。存储器单元堆叠400
‑
a可包含参考图1到3描述的一或多个组件等等。举例来说，存储器单元堆叠可包含存取线410和415，其可分别为参考图1和2所描述的字线110和位线115和参考图3所描述的存取线310和315的实例；存储器单元405，其可为参考图1和图3描述的存储器单元105和305的实例；电极425，其可为参考图2和3所描述的电极225和325的实例；和存储器组件420，其可为自选存储器组件的实例且因此可包含例如参考图2所描述的自选存储器材料220的自选存储器材料，且也可为参考图3所描述的存储器组件320的实例。存储器单元堆叠400
‑
a可为(例如，如参考图2所论述的)交叉点阵列的一部分，使得存储器单元堆叠400
‑
a可定位于另一存储器单元堆叠上方和/或下方。
66.存储器单元405可为其中存储器组件420中的每一个可被配置成同时用作存储元件和单元选择器元件两者的自选单元。存储器可包含三个存储器组件420，其可各自为或包含硫族化物材料(例如，参考图2所描述)。存储器单元405可类似于存储器单元305但具有第三存储器组件420
‑
c。额外存储器组件420可进一步增加读取窗口的大小。在一些情况下，存储器组件420中的每一个可以是或包含相同硫族化物材料(例如，sag合金)。在一些其它情况下，存储器组件420中的一或多个可以是或包含不同硫族化物材料。举例来说，存储器组件420
‑
a和420
‑
b可以是或包含sag合金，而存储器组件420
‑
c可以是或包含si
‑
sag合金或in
‑
sag合金。在存储器组件420
‑
a和420
‑
b可包含被配置成使读取窗口的大小达到最大的硫族化物材料时，存储器组件420
‑
c可包含被配置成减少存储器单元405的泄漏的不同硫族化物材料。在一些情况下，减少存储器单元405的泄漏可使得存储器裸片(例如，包含存储器单元405和/或类似于存储器单元405的存储器单元)的大小能够增加。此处，存储器组件420和电极425的宽度示出为大体相同。然而，在一些情况下，存储器组件420中的一个可比另一个更宽(例如，存储器单元405可为锥形且因此在顶部比在底部具有更大或更小横截面积)。另外，电极425中的一或多个可比其它电极更宽。
67.三个存储器组件420
‑
a、420
‑
b和420
‑
c中的每一个可共同存储单个逻辑状态。也就是说，基于不同电压施加到位线410和415而施加到存储器单元405的编程脉冲可编程存储器单元405以存储一个二进制逻辑状态。编程脉冲的极性(例如，基于位线410和字线415中的哪一个的电压高于另一个的电压)可确定存储器组件420
‑
a和420
‑
b展现的相应阈值电压。举例来说，基于编程脉冲的极性，存储器组件420中的每一个可具有更大或更小的相应阈值电压。举例来说，当编程脉冲具有正极性时(例如，当在编程操作期间，位线410的电压高于字线415的电压时)，存储器单元405中的每个存储器组件420的阈值电压与当编程脉冲具有负极性时相比可更大或更小(例如，致使字线415的电压高于位线410的电压)。取决于存储器单元405的极性，所得阈值电压可表示逻辑
‘1’
或逻辑
‘0’
状态。
68.当编程脉冲具有第一极性(且因此将第一逻辑状态写入到存储器单元405)时，编程脉冲可致使全部存储器组件420均具有下限阈值电压，同时将这存储器组件420中的每一个维持在非晶状态。在一些情况下(例如，在存储器组件420包含相同硫族化物材料的情况下)，存储器组件420可具有相同(或大体相同)的下限阈值电压。存储器单元405的下限阈值
电压可基于存储器组件420中的每一个的下限阈值电压。举例来说，存储器单元405的下限阈值电压可为存储器组件420
‑
a、420
‑
b和420
‑
c的下限阈值电压的总和(或接近其总和)。
69.另外或替代地，当编程脉冲具有第二极性(且因此将第二逻辑状态写入到存储器单元405)时，编程脉冲可致使全部存储器组件420均具有上限阈值电压，同时将存储器组件中的每一个维持在非晶状态。在一些情况下(例如，在存储器组件420含相同硫族化物材料的情况下)，存储器组件420可具有相同(或大体相同)的上限阈值电压。存储器单元405的上限阈值电压可基于存储器组件420中的每一个的上限阈值电压。举例来说，存储器单元405的上限阈值电压可为存储器组件420
‑
a、420
‑
b和420
‑
c的上限阈值电压的总和(或接近其总和)。
70.接着可通过跨存储器单元405施加电压来读取存储器单元405以感测所述单元的状态。在读取操作期间发现的阈值电压可基于最新编程(写入)脉冲的极性和(例如，较小程度上基于)读取脉冲的极性。举例来说，可基于与参考电压的比较，通过确定存储器单元405的阈值电压来读取存储器单元405，所述参考电压可为静态电压(例如，不随时间进行校准的分界或读取电压)。存储器单元405的所确定的阈值电压可基于存储器组件420
‑
a、420
‑
b和420
‑
c的相应(个别)阈值电压(例如，存储器组件420的阈值电压的总和)。
71.当存储器单元405存储逻辑状态
‘0’
时对比存储逻辑状态
‘1’
时的阈值电压之间的差可为读取窗口(读取预算、读取裕度、存储器窗口)。举例来说，当存储器单元405存储逻辑状态
‘0’
时，存储器单元405可具有下限阈值电压(例如，基于存储器组件420
‑
a、420
‑
b和420
‑
c的下限阈值电压的组合)。另外，当存储器单元405存储逻辑状态
‘1’
时，存储器单元405可具有上限阈值电压(例如，基于存储器组件420
‑
a和420
‑
b的上限阈值电压的组合)。读取窗口可对应于存储器单元405的下限阈值电压和存储器单元405的上限阈值电压之间的差。
72.图4b说明图表400
‑
b的实例，其说明根据本文所公开的实例的使用多组件单元架构的存储器装置的读取窗口。举例来说，读取窗口445
‑
a和445
‑
b可对应于与存储器单元堆叠400
‑
a相关联的读取窗口。图表400
‑
b可描绘沿着说明不同读取窗口的统计分布的线的中值读取窗口445
‑
a和445
‑
b。
73.读取窗口445
‑
a可表示一个存储器组件420(例如，一个层的自选存储器材料，例如自选硫族化物材料)的中值读取窗口。指示读取窗口445
‑
a的实线说明读取窗口445
‑
a的统计分布。读取窗口可具有对应于上限阈值电压430
‑
a和下限阈值电压440
‑
a之间的差的大小。举例来说，且使用编号仅出于说明清晰起见并不作为限制性实例，存储器组件420可具有具1.5伏特的下限阈值电压440
‑
a和2.5伏特的上限阈值电压430
‑
a的读取窗口。因此，读取窗口445
‑
a可横跨一(1)伏特。
74.读取窗口445
‑
b可表示包含三个存储器组件420的存储器单元(例如，存储器单元405)的读取窗口。通过将(例如，通过电极425
‑
b分隔开的)三个存储器组件420分层，存储器单元405的读取窗口可从读取窗口445
‑
a改变到读取窗口445
‑
b。读取窗口可具有对应于上限阈值电压430
‑
b(其可等于或大致等于上限阈值电压430
‑
a的三倍)和下限阈值电压440
‑
b(其可等于或大致等于下限阈值电压440
‑
a的三倍)之间的差的大小。举例来说，且同样地使用编号仅出于说明清晰起见并不作为限制性实例，存储器单元405可包含三个存储器组件并且可具有具4.5伏特的下限阈值电压440
‑
b和7.5伏特的上限阈值电压的读取窗口。因此，
读取窗口445
‑
b可横跨三(3)伏特。
75.读取窗口大小的增加可对应于编程电压的对应增加，但在一些情况下，编程电压的对应增加可小于对应于具有足够厚度以便达成相似读取窗口的单层自选存储器材料的增加。另外，窗口大小增加可能不显著地增加或以其它方式影响编程电压的漂移速率和/或存储器单元的阈值电压(例如，在与具有是存储器组件420中的每一个的三倍厚的单个存储器组件的存储器单元的编程电压和/或阈值电压的漂移相比时)。
76.虽然存储器单元堆叠300
‑
a和存储器单元堆叠400
‑
a的实例分别包含两个自选存储器组件320和三个自选存储器组件420，但应理解，存储器单元(且因此存储器单元堆叠)可包含任何数目个自选存储器组件(例如，自选存储器材料层)。一般来说，具有n个自选存储器组件(例如，n层自选存储器材料)的存储器单元可具有等于个别自选存储器组件的下限阈值电压、上限阈值电压和存储器窗口的相应总和的下限阈值电压、上限阈值电压和读取窗口(例如，每个自选存储器组件的下限阈值下限阈值、上限阈值电压和存储器窗口的n倍，前提下限阈值下限阈值、上限阈值电压和存储器窗口是所述对于每个自选存储器组件是相同的)。
77.图5示出根据本文所公开的实例的支持用于存储器装置的多组件单元架构的存储器装置505的框图500。存储器装置505可为参考图1所描述的存储器装置的实例并且可包含参考图2到4所描述的存储器阵列、存储器堆叠和存储器单元。存储器装置505可包含编程组件510、读取组件515和逻辑状态管理器520。这些模块中的每一个可彼此直接或间接(例如，经由一或多个总线)通信。
78.编程组件510可跨包含自选存储器组件集的存储器单元施加编程(写入)电压(脉冲)，所述自选存储器组件集被配置成基于编程电压的极性共同存储逻辑状态集中的一个逻辑状态，所述集中的每个逻辑状态对应于存储器单元的阈值电压。
79.在一些实例中，编程组件510可将自选存储器组件集中的每一个同时编程为具有相应阈值电压，所述相应阈值电压共同对应于一个逻辑状态。
80.在一些情况下，存储器单元的阈值电压包含阈值电压集的总和，所述集中的每个阈值电压对应于所述集中的相应自选存储器组件。
81.在一些情况下，存储器单元当编程电压具有第一极性时具有第一阈值电压并且当编程电压具有第二极性时具有第二阈值电压，所述第一阈值电压和第二阈值电压分别对应于逻辑状态集中的第一逻辑状态和逻辑状态集中的第二逻辑状态。
82.读取组件515可在施加编程电压之后跨存储器单元施加读取电压。
83.在一些实例中，读取组件515可将第一电压施加到与所述集中的第一自选存储器组件耦合的第一存取线。
84.在一些实例中，在将第一电压施加到第一存取线的同时将第二电压施加到与所述集中的第二自选存储器组件耦合的第二存取线，其中第一电压和第二电压之间的差包含读取电压。
85.在一些情况下，读取电压具有第一阈值电压和第二阈值电压之间的量值。
86.逻辑状态管理器520可基于施加读取电压来确定一个逻辑状态。
87.在一些实例中，逻辑状态管理器520可确定在施加读取电压时穿过存储器单元的电流量，其中穿过存储器单元的电流量是基于存储器单元的阈值电压。
88.在一些情况下，自选存储器组件集共同存储的一个逻辑状态表示一个位的信息。
89.图6示出说明根据本文所公开的实例的支持用于存储器装置的多组件单元架构的一或多种方法600的流程图。方法600的操作可由如本文所描述的存储器装置或其组件实施。举例来说，方法600的操作可由如参考图5所描述的存储器装置执行。在一些实例中，存储器装置可执行指令集以控制存储器装置的功能元件以执行所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述的功能的例子。
90.在605处，存储器装置可跨包含自选存储器组件集的存储器单元施加编程电压，所述自选存储器组件集被配置成基于编程电压的极性而共同存储逻辑状态集中的一个逻辑状态，所述集中的每个逻辑状态对应于存储器单元的阈值电压。可根据本文中所描述的方法执行605的操作。在一些实例中，可由参考图5所描述的编程组件执行605的操作。
91.在610处，存储器装置可在施加编程电压之后跨存储器单元施加读取电压。可根据本文中所描述的方法执行610的操作。在一些实例中，可由参考图5所描述的读取组件执行610的操作。
92.在615处，存储器装置可基于施加读取电压来确定一个逻辑状态。可根据本文中所描述的方法执行615的操作。在一些实例中，可由参考图5所描述的逻辑状态管理器执行615的操作。
93.在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法600。所述设备可包含用于以下操作的特征、电路系统、装置或指令(例如，非暂时性计算机可读媒体存储的可由处理器执行的指令)：跨包含自选存储器组件集的存储器单元施加编程电压，所述自选存储器组件集被配置成基于编程电压的极性而共同存储逻辑状态集中的一个逻辑状态，所述集中的每个逻辑状态对应于存储器单元的阈值电压；在施加编程电压之后跨存储器单元施加读取电压；和基于施加读取电压来确定一个逻辑状态。
94.在本文所描述的的方法600和设备的一些情况下，施加编程电压可包含用于以下操作的操作、特征、装置或指令：将自选存储器组件集中的每一个同时编程为具有相应阈值电压，所述相应阈值电压共同对应于一个逻辑状态。
95.在本文所描述的方法600和设备的一些情况下，施加读取电压可包含用于以下操作的操作、特征、装置或指令：将第一电压施加到与所述集中的第一自选存储器组件耦合的第一存取线；和在将第一电压施加到第一存取线的同时将第二电压施加到与所述集中的第二自选存储器组件耦合的第二存取线，其中所述第一电压和所述第二电压之间的差包含读取电压。
96.在本文所描述的方法600和设备的一些实例中，存储器单元的阈值电压包含(例如，等于)阈值电压集的总和，所述集中的每个阈值电压对应于所述集中的相应自选存储器组件。
97.在本文所描述的方法600和设备的一些实例中，存储器单元可当编程电压可具有第一极性时具有第一阈值电压并且当编程电压具有第二极性时具有第二阈值电压，所述第一阈值电压和所述第二阈值电压分别对应于逻辑状态集中的第一逻辑状态和逻辑状态集中的第二逻辑状态。
98.在本文所描述的方法600和设备的一些实例中，读取电压可具有第一阈值电压和第二阈值电压之间的量值。
99.在本文所描述的方法600和设备的一些实例中，确定逻辑状态集中的一个可包含用于以下操作的操作、特征、装置或指令：确定在施加读取电压时穿过存储器单元的电流量，其中穿过存储器单元的电流量可基于存储器单元的阈值电压。
100.在本文所描述的方法600和设备的一些情况下，可由自选存储器组件集共同存储的一个逻辑状态表示一个位的信息。
101.图7示出说明根据本文所公开的实例的支持用于存储器装置的多组件单元架构的一或多种方法700的流程图。方法700的操作可由如本文所描述的存储器装置或其组件实施。举例来说，可由如参考图5所描述的存储器装置执行方法700的操作。在一些实例中，存储器装置可执行指令集以控制存储器装置的功能元件以执行所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述的功能。
102.在705处，存储器装置可跨包含自选存储器组件集的存储器单元施加编程电压，所述自选存储器组件集被配置成基于编程电压的极性而共同存储逻辑状态集中的一个逻辑状态，所述集中的每个逻辑状态对应于存储器单元的阈值电压。存储器装置可通过将自选存储器组件集中的每一个同时编程为具有相应阈值电压来施加编程电压，所述相应阈值电压共同对应于一个逻辑状态。可根据本文中所描述的方法执行705的操作。在一些实例中，可由参考图5所描述的编程组件执行705的操作。
103.在710处，存储器装置可在施加编程电压之后跨存储器单元施加读取电压。可根据本文中所描述的方法执行710的操作。在一些实例中，可由参考图5所描述的读取组件执行710的操作。
104.在715处，存储器装置可基于施加读取电压来确定一个逻辑状态。可根据本文中所描述的方法执行715的操作。在一些实例中，可由参考图5所描述的逻辑状态管理器执行715的操作。
105.应注意，上文所描述的方法描述了可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可以组合来自方法中的两个或更多个的部分。
106.在一些实例中，具有多组件单元架构的设备可使用通用或专用硬件执行本文所描述的功能。所述设备可包含第一存取线、第二存取线和与第一存取线和第二存取线耦合的存储器单元。存储器单元可包含自选存储器组件集，其被配置成基于在第一存取线和第二存取线之间施加的编程电压的极性而共同存储逻辑状态集中的一个逻辑状态。
107.在一些情况下，所述集中的第一自选存储器组件可被配置成当编程电压具有第一极性时具有第一阈值电压并且当编程电压具有第二极性时具有第二阈值电压，且所述集中的第二自选存储器组件可被配置成当编程电压具有第一极性时具有第三阈值电压并且当编程电压具有第二极性时具有第四阈值电压。
108.在一些实例中，逻辑状态集的第一逻辑状态可基于第一阈值电压和第三阈值电压的组合，且逻辑状态集的第二逻辑状态可基于第二阈值电压和第四阈值电压的组合。
109.所述设备的一些例子可包含所述集中的第三自选存储器组件，其被配置成当编程电压具有第一极性时具有第五阈值电压并且当编程电压具有第二极性时具有第六阈值电压。逻辑状态集中的第一逻辑状态可基于第一阈值电压、第三阈值电压和第五阈值电压的组合，且逻辑状态集中的第二逻辑状态可基于第二阈值电压、第四阈值电压和第六阈值电
压的组合。
110.在一些实例中，所述集中的第一自选存储器组件可被配置成在处于非晶状态时具有第一阈值电压和第二阈值电压，且所述集中的第二自选存储器组件可被配置成在处于非晶状态时具有第三阈值电压和第四阈值电压。
111.在一些情况下，第三阈值电压可等于第一阈值电压，且第四阈值电压可等于第二阈值电压。
112.在一些实例中，自选存储器组件集可被配置成一起经编程以共同存储一个逻辑状态。在一些情况下，自选存储器组件集共同存储的一个逻辑状态可表示一个位的信息。
113.在一些实例中，存储器单元可另外包含安置于所述集中的第一自选存储器组件与所述集中的第二自选存储器组件之间的电极。在一些情况下，存储器单元可另外包含安置于第一存取线与第一自选存储器组件之间的第二电极，以及安置于第二自选存储器组件与第二存取线之间的第三电极。
114.在一些实例中，自选存储器组件集可各自包含相同硫族化物材料。在一些其它实例中，所述集中的第一自选存储器组件包含第一硫族化物材料，且所述集中的第二自选存储器组件包含不同于第一硫族化物材料的第二硫族化物材料。
115.具有多组件单元架构的另一设备可使用通用或专用硬件执行本文所描述的功能。所述设备可包含存储器单元、与存储器单元耦合的第一存取线和与存储器单元耦合的第二存取线。存储器单元可包含第一硫族化物组件和第二硫族化物组件，所述硫族化物硫族化物组件被配置成基于在第一存取线所述第二存取线之间施加的电压的极性而具有第一阈值电压，所述第二硫族化物组件被配置成基于所施加电压的极性而具有第二阈值电压。存储器单元可被配置成基于第一阈值电压和第二阈值电压的总和存储逻辑状态。
116.在一些实例中，第一阈值电压可被配置成当所施加电压可具有第一极性时可具有第一量值并且当所施加电压可具有第二极性时可具有第二量值。此处，第二阈值电压可被配置成当所施加电压具有第一极性时具有第三量值并且当所施加电压具有第二极性时具有第四量值。
117.在一些情况下，第一硫族化物组件和第二硫族化物组件两者均可被配置成基于所施加电压选择存储器单元。
118.在一些情况下，存储器单元可另外包含被配置成基于所施加电压的极性而具有第三阈值电压的第三硫族化物组件，其中存储器单元所存储的逻辑状态可基于第一阈值电压、第二阈值电压和第三阈值电压的总和。
119.在一些实例中，存储器单元可另外包含安置于第一存取线与第一硫族化物组件之间第一电极、安置于第一硫族化物组件与第二硫族化物组件之间的第二电极，以及安置于第二硫族化物组件与第二存取线之间的第三电极。
120.可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信令说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号的总线，其中总线可具有各种位宽度。
121.术语“电子连通”、“导电接触”、“连接”和“耦合”可以指组件之间支持电子在组件
之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么组件被视为彼此电子通信(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或导电接触或连接或耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含如开关、晶体管或其它组件的中间组件的间接导电路径。在一些情况下，可例如使用如开关或晶体管的一或多个中间组件将所连接组件之间的信号流动中断一段时间。
122.术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传达，在闭路关系中，信号能够通过导电路径在组件之间传达。当例如控制器等组件将其它组件耦合在一起时，组件起始允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。
123.本文中使用的术语“层”是指几何结构的分层或薄片。每一层可具有三个维度(例如，高度、宽度和深度)并且可覆盖表面的至少一部分。举例来说，层可以是两个维度大于第三维度的三维结构，例如薄膜。层可以包含不同元件、组件和/或材料。在一些情况下，一个层可由两个或两个以上子层组成。在附图中的一些中，出于说明的目的描绘三维层的二维。
124.如本文所用，术语“大体上”意指经修饰特征(例如由术语大体上修饰的动词或形容词)不必是绝对的但要足够接近以便获得特征的优点。
125.如本文中所使用，术语“电极”可指电导体，且在一些情况下，可用作到存储器单元或存储器阵列的其它组件的电触点。电极可包含迹线、导线、导电线、导电层等，其提供存储器阵列的元件或组件之间的导电路径。
126.本文中论述的装置，包含存储器阵列，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些状况下，衬底为半导体晶片。在其它状况下，衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
127.本文中所论述的开关组件或晶体管可表示场效应晶体管(fet)，并且包括包含源极、漏极和栅极的三端装置。所述端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂(例如，简并)半导体区。源极与漏极可通过经轻掺杂半导体区或沟道分离。如果沟道是n型(例如，大部分载流子为信号)，那么fet可以被称作n型fet。如果沟道是p型的(即，大部分载流子为空穴)，那么fet可被称为p型fet。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型fet或p型fet可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“断开”或“解除激活”。
128.本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。详细描述包含具体细节，以提供对所描述技术的理解。然而，可在没有这些具体细节的情况下实践这些技术。在一些情况下，以框图形式示出熟知结
构和装置，以免混淆所描述实例的概念。
129.在附图中，类似组件或特征可以具有相同的参考标记。另外，可通过在参考标记之后跟着短划线及在类似组件当中进行区分的第二标记来区分相同类型的各种组件。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一者，与第二参考标记无关。
130.可使用通用处理器、数字信号处理器(dsp)、asic、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文所描述的功能的任何组合来实施或执行结合本公开描述的各种说明性块和模块。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合(例如，dsp与微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器，或任何其它此配置)。
131.本文中所描述的功能可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果以由处理器执行的软件来实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体予以传输。其它实例和实施在本公开和所附权利要求书的范围内。举例来说，归因于软件的性质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或任何这些的组合实施。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。
132.并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如后加
“……
中的至少一个”或
“……
中的一或多个”的短语的项目的列表)中所使用的“或”指示包含性列表，使得(例如)a、b或c中的至少一个的列表意指a或b或c或ab或ac或bc或abc(即，a和b和c)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件a”的示范性步骤可基于条件a和条件b两者。换句话说，如本文所用，短语“基于”应同样地解释为短语“至少部分地基于”。
133.提供本文中的描述使得所属领域的技术人员能够进行或使用本公开。所属领域技术人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本公开不限于本文所述的实例和设计，而是被赋予与本文所公开的原理和新颖特征一致的最宽范围。