半导体装置以及该半导体装置的制造方法与流程

1.本公开的各种实施方式涉及半导体装置和制造该半导体装置的方法，更具体地，涉及一种三维半导体装置和制造该三维半导体装置的方法。


背景技术：

2.半导体装置包括由金属氧化物半导体(mos)场效应晶体管(fet)组成的集成电路。半导体装置的尺寸和设计的小型化也伴随着mos fet的小型化。
3.mos fet的小型化可能导致短沟道效应，因此半导体装置的操作特性可能劣化。因此，正在研究用于形成在克服由于半导体装置的高集成度引起的限制的同时具有更好性能的半导体装置的各种方法。
4.此外，集成电路力求操作可靠性和低功耗。因此，也正在研究在小空间中具有更高可靠性和更低功耗的装置。


技术实现要素：

5.根据本公开的实施方式，一种制造半导体装置的方法包括以下步骤：形成第一层叠物；形成穿过第一层叠物的牺牲结构和第一接触件；在第一层叠物上形成第二层叠物；穿过第二层叠物形成第一孔以暴露牺牲结构；通过去除牺牲结构来穿过第一层叠物形成第二孔；在第一孔和第二孔中形成沟道结构；以及形成穿过第二层叠物并且联接到第一接触件的第二接触件。
6.另外根据本公开的实施方式，一种制造半导体装置的方法包括以下步骤：形成基板；在基板上形成绝缘结构；在绝缘结构上形成源极结构和第一绝缘层；形成穿过所述源极结构的第一接触件和穿过第一绝缘层的第二接触件；在源极结构和第一绝缘层上形成第一层叠物；形成穿过第一层叠物并且联接到第二接触件的第三接触件；在第一层叠物上形成第二层叠物；以及形成穿过第二层叠物并且联接到第三接触件的第四接触件。
7.此外根据本公开的实施方式，一种制造半导体装置的方法包括以下步骤：形成基板；在基板上形成绝缘结构；在绝缘结构上形成源极结构和第一绝缘层；穿过源极结构形成第一接触件；在源极结构和第一绝缘层上形成第一层叠物；穿过第一层叠物和第一绝缘层形成第二接触件；在第一层叠物上形成第二层叠物；以及形成穿过第二层叠物并且联接到第二接触件的第三接触件。
8.另外，根据本公开的实施方式，一种半导体装置包括：绝缘结构；在绝缘结构上的源极结构和第一绝缘层；穿过源极结构的第一接触件；穿过第一绝缘层的第二接触件；设置在源极结构和第一绝缘层上的第一层叠物；穿过第一层叠物并且联接到第二接触件的第三接触件；设置在第一层叠物上的第二层叠物；穿过第二层叠物并且联接到第三接触件的第四接触件；以及穿过第一层叠物和第二层叠物的沟道结构。
附图说明
9.图1a是示出根据本公开的实施方式的半导体装置的截面图。
10.图1b是图1a的区域a的放大图。
11.图1c是图1a的区域b的放大图。
12.图2a、图2b、图2c、图2d、图2e、图2f、图2g、图2h和图2i是示出图1a至图1c的半导体装置的制造方法的截面图。
13.图3是示出根据本公开的实施方式的半导体装置的截面图。
14.图4a、图4b、图4c和图4d是示出图3的半导体装置的制造方法的截面图。
15.图5是示出根据本公开的实施方式的存储器系统的配置的框图。
16.图6是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
17.本说明书或申请中介绍的本公开的实施方式中的具体结构或功能描述仅用于描述本公开的实施方式。该描述不应被解释为限于说明书或申请中描述的实施方式。
18.本公开的各种实施方式涉及一种半导体装置和制造该半导体装置的方法，其能够改进操作可靠性。
19.图1a是示出根据本公开的实施方式的半导体装置的截面图。图1b是图1a的区域a的放大图。图1c是图1a的区域b的放大图。
20.参照图1a至图1c，根据此实施方式的半导体装置可包括单元区域cer和连接区域cor。单元区域cer和连接区域cor可以是在平面上分离的区域。
21.根据此实施方式的半导体装置可包括基板100。基板100可具有沿着由第一方向d1和第二方向d2限定的平面延伸的板的形状。第一方向d1和第二方向d2可彼此交叉。例如，第一方向d1和第二方向d2可彼此垂直。基板100可从单元区域cer延伸到连接区域cor。例如，基板100可在第一方向d1上延伸。
22.第一杂质区域ir1可设置在基板100中。第一杂质区域ir1可设置在单元区域cer中。可通过将杂质掺杂到基板100上来形成第一杂质区域ir1。
23.外围晶体管tr可设置在基板100上。外围晶体管tr可设置在连接区域cor中。外围晶体管tr可以是形成半导体装置的外围电路的晶体管之一。
24.外围晶体管tr可包括第二杂质区域ir2、栅极绝缘层gi和栅电极gm。第二杂质区域ir2可设置在基板100中。可通过将杂质掺杂到基板100上来形成第二杂质区域ir2。外围晶体管tr的沟道可形成在第二杂质区域ir2之间。栅电极gm可与基板100间隔开，并且栅极绝缘层gi插置在它们之间。栅电极gm可包括导电材料，并且栅极绝缘层gi可包括绝缘材料。
25.元件分离层st可设置在基板100中。元件分离层st可设置在连接区域cor中。元件分离层st可将形成外围电路的晶体管彼此电分离。元件分离层st可包括绝缘材料。
26.绝缘结构is可设置在基板100上。绝缘结构is可包括在第三方向d3上依次层叠的多个层。第三方向d3可与第一方向d1和第二方向d2交叉。例如，第三方向d3可垂直于第一方向d1和第二方向d2二者。绝缘结构is可包括在第三方向d3上依次层叠的第一层la1、第二层la2和第三层la3。
27.第一层la1可覆盖外围晶体管tr。第一层la1可覆盖第一杂质区域ir1。第一层la1
可包括绝缘材料。例如，第一层la1可包括氧化物。
28.第一下接触件uct1可设置在第一层la1中。第一下接触件uct1可设置在单元区域cer中。第一下接触件uct1可联接到第一杂质区域ir1。第一下接触件uct1的下表面可与第一杂质区域ir1的上表面接触。第一下接触件uct1可在第三方向d3上延伸。第一下接触件uct1可包括导电材料。例如，第一下接触件uct1可包括铝、铜或钨。
29.第一导线co1可设置在第一层la1中。第一导线co1可设置在单元区域cer中。第一导线co1可联接到第一下接触件uct1。第一导线co1的下表面可联接到第一下接触件uct1的上表面。第一导线co1可包括导电材料。例如，第一导线co1可包括铝、铜或钨。
30.第二下接触件uct2可设置在第一层la1中。第二下接触件uct2可设置在连接区域cor中。在实施方式中，如图中所示，第二下接触件uct2可联接到外围晶体管tr的第二杂质区域ir2。第二下接触件uct2的下表面可与第二杂质区域ir2的上表面接触。在实施方式中，尽管图中未示出，第二下接触件uct2可联接到外围晶体管tr的栅电极gm。第二下接触件uct2可在第三方向d3上延伸。第二下接触件uct2可包括导电材料。例如，第二下接触件uct2可包括铝、铜或钨。
31.第二导线co2可设置在第一层la1中。第二导线co2可设置在连接区域cor中。第二导线co2可联接到第二下接触件uct2。第二导线co2的下表面可联接到第二下接触件uct2的上表面。第二导线co2可包括导电材料。例如，第二导线co2可包括铝、铜或钨。
32.第一下接触件uct1和第二下接触件uct2可设置在相同的水平上。换言之，第一下接触件uct1的上表面的水平可等于第二下接触件uct2的上表面的水平。第一下接触件uct1的下表面的水平可等于第二下接触件uct2的下表面的水平。第一导线co1和第二导线co2可设置在相同的水平上。换言之，第一导线co1的上表面的水平可等于第二导线co2的上表面的水平。第一导线co1的下表面的水平可等于第二导线co2的下表面的水平。
33.第二层la2可设置在第一层la1上。第二层la2可覆盖第一导线co1和第二导线co2。第二层la2可包括与第一层la1的绝缘材料不同的绝缘材料。例如，第二层la2可包括氮化物。
34.第三层la3可设置在第二层la2上。第三层la3可包括与第二层la2的绝缘材料不同的绝缘材料。例如，第三层la3可包括氧化物。
35.源极结构sos可设置在绝缘结构is上。源极结构sos可设置在单元区域cer中。源极结构sos可具有沿着由第一方向d1和第二方向d2限定的平面延伸的板的形状。源极结构sos可用作联接到存储器单元的源极线。
36.源极结构sos可包括在第三方向d3上依次层叠的第一源极层sol1、第二源极层sol2和第三源极层sol3。第二源极层sol2可设置在第一源极层sol1和第三源极层sol3之间。第一源极层sol1、第二源极层sol2和第三源极层sol3可形成为在它们之间具有边界。另选地，第一源极层sol1、第二源极层sol2和第三源极层sol3可包括相同的材料，以使得它们可连续地形成而在它们之间没有边界。第一源极层sol1、第二源极层sol2和第三源极层sol3中的每一个可包括导电材料。例如，第一源极层sol1、第二源极层sol2和第三源极层sol3中的每一个可包括掺杂多晶硅。
37.源极结构sos可与第一导线co1间隔开。例如，源极结构sos可在第三方向d3上与第一导线co1间隔开。绝缘结构is的第二层la2和第三层la3可设置在源极结构sos和第一导线
co1之间。
38.第一绝缘层110可设置在绝缘结构is上。第一绝缘层110可设置在连接区域cor中。第一绝缘层110可位于与源极结构sos相同的水平上。第一绝缘层110和绝缘结构is的第三层la3可形成为在它们之间具有边界。另选地，第一绝缘层110和绝缘结构is的第三层la3可包括相同的材料以连续地形成而在它们之间没有边界。第一绝缘层110可包括绝缘材料。例如，第一绝缘层110可包括氧化物。
39.第二绝缘层120可被设置为覆盖源极结构sos和第一绝缘层110。第二绝缘层120可覆盖源极结构sos的上表面和第一绝缘层110的上表面。第二绝缘层120可包括绝缘材料。例如，第二绝缘层120可包括氧化物。
40.第一接触件ct1可被设置为穿过绝缘结构is的第二层la2和第三层la3、源极结构sos和第二绝缘层120。例如，第一接触件ct1可在第三方向d3上延伸。
41.第一接触件ct1可电联接到第一导线co1。第一接触件ct1的下表面可与第一导线co1的上表面接触。第一接触件ct1可电联接到源极结构sos。第一接触件ct1可穿过绝缘结构is的第二层la2和第三层la3以将源极结构sos和第一导线co1彼此电联接。第一接触件ct1的上表面的水平可高于源极结构sos的上表面的水平。源极结构sos可与第一接触件ct1的侧壁接触。源极结构sos可包围第一接触件ct1。
42.随着水平降低，第一接触件ct1的宽度可减小。随着接近第一导线co1，第一接触件ct1的宽度可减小。例如，随着接近第一导线co1，第一接触件ct1在第一方向d1上的宽度可减小。第一接触件ct1可包括导电材料。例如，第一接触件ct1可包括铝、铜或钨。
43.源极结构sos可通过第一接触件ct1、第一导线co1和第一下接触件uct1电联接到基板100中的第一杂质区域ir1。累积在源极结构sos中的电荷可沿着第一接触件ct1、第一导线co1和第一下接触件uct1释放到基板100的第一杂质区域ir1，并且可减轻或防止源极结构sos的电弧。
44.第二接触件ct2可被设置为穿过绝缘结构is的第二层la2和第三层la3、第一绝缘层110和第二绝缘层120。例如，第二接触件ct2可在第三方向d3上延伸。第二接触件ct2可电联接到第二导线co2。第二接触件ct2的下表面可与第二导线co2的上表面接触。第一绝缘层110可与第二接触件ct2的侧壁接触。第一绝缘层110可包围第二接触件ct2。随着水平降低，第二接触件ct2的宽度可减小。随着接近第二导线co2，第二接触件ct2的宽度可减小。例如，随着接近第二导线co2，第二接触件ct2在第一方向d1上的宽度可减小。第二接触件ct2可包括导电材料。例如，第二接触件ct2可包括铝、铜或钨。
45.第二接触件ct2的高度可与第一接触件ct1的高度相同。换言之，从第二接触件ct2的上表面到下表面的最短距离可与从第一接触件ct1的上表面到下表面的最短距离相同。设置第二接触件ct2的水平可与设置第一接触件ct1的水平相同。换言之，第二接触件ct2的上表面的水平可等于第一接触件ct1的上表面的水平。第二接触件ct2的下表面的水平可等于第一接触件ct1的下表面的水平。
46.第一层叠物sta1可设置在第二绝缘层120上。第一层叠物sta1可覆盖第一接触件ct1、第二接触件ct2和第二绝缘层120。第一层叠物sta1可包括第一层叠物部分tp1和第二层叠物部分tp2。第一层叠物部分tp1可以是第一层叠物sta1的设置在单元区域cer中的部分。第一层叠物部分tp1可覆盖第一接触件ct1。第二层叠物部分tp2可以是第一层叠物sta1
的设置在连接区域cor中的部分。第二层叠物部分tp2可覆盖第二接触件ct2。
47.第一层叠物部分tp1可包括多个导电图案cp和多个绝缘图案ip。第一层叠物部分tp1的导电图案cp和绝缘图案ip可在第三方向d3上交替地层叠。第一层叠物部分tp1的绝缘图案ip可包括绝缘材料。例如，第一层叠物部分tp1的绝缘图案ip可包括氧化物。第一层叠物部分tp1的导电图案cp可包括导电层。导电层可包括导电材料。例如，导电层可包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种。导电层可用作联接到存储器单元的字线或者联接到选择晶体管的选择线。第一层叠物部分tp1的导电图案cp还可包括包围导电层的屏障层。例如，屏障层可包括氮化钛和氮化钽中的至少一种。
48.第二层叠物部分tp2可包括多个牺牲图案sp和多个绝缘图案ip。第二层叠物部分tp2的牺牲图案sp和绝缘图案ip可在第三方向d3上交替地层叠。第二层叠物部分tp2的绝缘图案ip可包括绝缘材料。第二层叠物部分tp2的绝缘图案ip和第一层叠物部分tp1的绝缘图案ip可设置在相同的水平上。第二层叠物部分tp2的绝缘图案ip和第一层叠物部分tp1的绝缘图案ip可连续地形成而没有任何边界。
49.第二层叠物部分tp2的牺牲图案sp可包括与绝缘图案ip的材料不同的材料。例如，第二层叠物部分tp2的牺牲图案sp可包括氮化物。第二层叠物部分tp2的牺牲图案sp和第一层叠物部分tp1的导电图案cp可设置在相同的水平上。
50.第二层叠物sta2可设置在第一层叠物sta1上。第二层叠物sta2可覆盖第一层叠物sta1。第二层叠物sta2可包括第三层叠物部分tp3和第四层叠物部分tp4。第三层叠物部分tp3可以是第二层叠物sta2的设置在单元区域cer中的部分。第三层叠物部分tp3可覆盖第一层叠物部分tp1。第四层叠物部分tp4可以是第二层叠物sta2的设置在连接区域cor中的部分。第四层叠物部分tp4可覆盖第二层叠物部分tp2。第四层叠物部分tp4可覆盖第三接触件ct3(将稍后描述)。
51.第三层叠物部分tp3可包括多个导电图案cp和多个绝缘图案ip。第三层叠物部分tp3的导电图案cp和绝缘图案ip可与第一层叠物部分tp1的导电图案cp和绝缘图案ip类似。
52.第四层叠物部分tp4可包括多个牺牲图案sp和多个绝缘图案ip。第四层叠物部分tp4的牺牲图案sp和绝缘图案ip可与第二层叠物部分tp2的牺牲图案sp和绝缘图案ip类似。
53.第一层叠物sta1与第二层叠物sta2之间的边界的水平可被定义为第一水平lv1。第一层叠物部分tp1与第三层叠物部分tp3之间的边界的水平可与第一水平lv1相同。第二层叠物部分tp2与第四层叠物部分tp4之间的边界的水平可与第一水平lv1相同。
54.第一水平lv1可与第一层叠物部分tp1的最上绝缘图案ipu1的上表面iput1的水平相同。第一水平lv1可与第三层叠物部分tp3的最下导电图案cpl的下表面cplb的水平相同。第一水平lv1可与第二层叠物部分tp2的最上绝缘图案ipu2的上表面iput2的水平相同。第一水平lv1可与第四层叠物部分tp4的最下牺牲图案spl的下表面splb的水平相同。
55.沟道结构cs可被设置为穿过第二绝缘层120、第一层叠物sta1和第二层叠物sta2。例如，沟道结构cs可在第三方向d3上延伸。沟道结构cs可穿过第一层叠物部分tp1和第三层叠物部分tp3。沟道结构cs可穿过导电图案cp和绝缘图案ip。导电图案cp和绝缘图案ip可包围沟道结构cs。沟道结构cs的最下部可位于源极结构sos中。沟道结构cs的最下部可位于源极结构sos的第一源极层sol1中。
56.沟道结构cs可包括填充层fi、沟道层cl和封盖层cap。填充层fi可穿过第二绝缘层
120、第一层叠物sta1和第二层叠物sta2。沟道层cl可包围填充层fi。沟道层cl可与填充层fi的侧壁和下表面接触。填充层fi可设置在沟道层cl中。沟道层cl可与源极结构sos接触。沟道层cl可与源极结构sos的第二源极层sol2接触。封盖层cap可设置在填充层fi上。封盖层cap可由沟道层cl包围。
57.填充层fi可包括绝缘材料。例如，填充层fi可包括氧化物。沟道层cl可包括半导体材料。例如，沟道层cl可包括多晶硅。封盖层cap可包括导电材料。例如，封盖层cap可包括多晶硅。
58.第一存储器层ml1和第二存储器层ml2可被设置为包围沟道结构cs。第一存储器层ml1可包围沟道结构cs的中部和上部。第二存储器层ml2可包围沟道结构cs的最下部。第一存储器层ml1可穿过第一层叠物sta1和第二层叠物sta2。第一存储器层ml1可穿过第一层叠物部分tp1和第三层叠物部分tp3。
59.第一存储器层ml1和第二存储器层ml2可彼此间隔开。源极结构sos的第二源极层sol2的一部分可设置在第一存储器层ml1和第二存储器层ml2之间。源极结构sos的第二源极层sol2的该部分可与沟道层cl接触。第二存储器层ml2可设置在源极结构sos的第一源极层sol1中。
60.第一存储器层ml1可包括包围沟道层cl的隧道绝缘层tl、包围隧道绝缘层tl的数据存储层dl以及包围数据存储层dl的阻挡层bkl。隧道绝缘层tl可包括使得电荷隧穿成为可能的材料。例如，隧道绝缘层tl可包括氧化物。例如，数据存储层dl可包括可捕获电荷的氮化物。包括在数据存储层dl中的材料可根据数据存储方法而不同地改变，而不限于氮化物。例如，数据存储层dl可包括硅、相变材料或纳米点。阻挡层bkl可包括可阻挡电荷的移动的材料。例如，阻挡层bkl可包括氧化物。
61.类似于第一存储器层ml1，第二存储器层ml2可包括隧道绝缘层tl、数据存储层dl和阻挡层bkl。
62.第一存储器层ml1可包括第一存储器部分ml1a、第二存储器部分ml1b和第三存储器部分ml1c。第一存储器部分ml1a可穿过第二层叠物sta2。第一存储器部分ml1a可穿过第三层叠物部分tp3。第二存储器部分ml1b可穿过第一层叠物sta1。第二存储器部分ml1b可穿过第一层叠物部分tp1。第三存储器部分ml1c可将第一存储器部分ml1a和第二存储器部分ml1b彼此联接。第三存储器部分ml1c可联接到第一存储器部分ml1a的最下部和第二存储器部分ml1b的最上部。
63.第三存储器部分ml1c的上表面ml1ct可与第二层叠物sta2的下表面接触。第三存储器部分ml1c的上表面ml1ct可与第二层叠物sta2的第三层叠物部分tp3的最下导电图案cpl的下表面cplb接触。第三存储器部分ml1c的与第二层叠物sta2的第三层叠物部分tp3的最下导电图案cpl的下表面cplb接触的上表面ml1ct可以是阻挡层bkl的表面的一部分。第三存储器部分ml1c的上表面ml1ct的水平可与第一水平lv1相同。
64.第三接触件ct3可被设置为穿过第一层叠物sta1。例如，第三接触件ct3可在第三方向d3上延伸。第三接触件ct3可穿过第二层叠物部分tp2。第三接触件ct3可穿过第一层叠物sta1的第二层叠物部分tp2的牺牲图案sp和绝缘图案ip。牺牲图案sp和绝缘图案ip可包围第三接触件ct3。第三接触件ct3可电联接到第二接触件ct2。第二接触件ct2可将第三接触件ct3和第二导线co2彼此联接。第三接触件ct3的下表面可与第二接触件ct2的上表面接
触。第二接触件ct2的上表面的宽度可大于第三接触件ct3的下表面的宽度。例如，第二接触件ct2的上表面在第一方向d1上的宽度可大于第三接触件ct3的下表面在第一方向d1上的宽度。
65.随着水平降低，第三接触件ct3的宽度可减小。随着接近第二接触件ct2，第三接触件ct3的宽度可减小。例如，随着接近第二接触件ct2，第三接触件ct3在第一方向d1上的宽度可减小。第三接触件ct3可包括导电材料。例如，第三接触件ct3可包括铝、铜或钨。
66.第四接触件ct4可被设置为穿过第二层叠物sta2。例如，第四接触件ct4可在第三方向d3上延伸。第四接触件ct4可穿过第四层叠物部分tp4。第四接触件ct4可穿过第二层叠物sta2的第四层叠物部分tp4的牺牲图案sp和绝缘图案ip。第二层叠物sta2的第四层叠物部分tp4的牺牲图案sp和绝缘图案ip可包围第四接触件ct4。第四接触件ct4可电联接到第三接触件ct3。第三接触件ct3可将第四接触件ct4和第二接触件ct2彼此联接。第四接触件ct4的下表面ct4b可与第三接触件ct3的上表面ct3t接触。第三接触件ct3的上表面ct3t的宽度可大于第四接触件ct4的下表面ct4b的宽度。例如，第三接触件ct3的上表面ct3t在第一方向d1上的宽度可大于第四接触件ct4的下表面ct4b在第一方向d1上的宽度。
67.随着水平降低，第四接触件ct4的宽度可减小。随着接近第三接触件ct3，第四接触件ct4的宽度可减小。例如，随着接近第三接触件ct3，第四接触件ct4在第一方向d1上的宽度可减小。第四接触件ct4可包括导电材料。例如，第四接触件ct4可包括铝、铜或钨。
68.第三接触件ct3与第四接触件ct4之间的边界的水平可与第一水平lv1相同。第三接触件ct3的上表面ct3t的水平和第四接触件ct4的下表面ct4b的水平可与第一水平lv1相同。第三接触件ct3的上表面ct3t的一部分可与第二层叠物sta2的下表面接触。第三接触件ct3的上表面ct3t的一部分可与第二层叠物sta2的第四层叠物部分tp4的最下牺牲图案spl的下表面splb接触。
69.第二至第四接触件ct2、ct3和ct4的高度之和可大于沟道结构cs的高度。换言之，从第二接触件ct2的下表面到第四接触件ct4的上表面的最短距离可大于从沟道结构cs的下表面到上表面的最短距离。
70.第三接触件ct3和第四接触件ct4的高度之和可小于沟道结构cs的高度。换言之，从第三接触件ct3的下表面到第四接触件ct4的上表面的最短距离可小于从沟道结构cs的下表面到上表面的最短距离。
71.第三绝缘层130可设置在第二层叠物sta2上。第三绝缘层130可覆盖沟道结构cs和第四接触件ct4。第三绝缘层130可包括绝缘材料。例如，第三绝缘层130可包括氧化物。
72.第五接触件ct5和第六接触件ct6可被设置为穿过第三绝缘层130。各个第五接触件ct5可联接到各个沟道结构cs。第六接触件ct6可联接到第四接触件ct4。第五接触件ct5和第六接触件ct6可在第三方向d3上延伸。第五接触件ct5和第六接触件ct6可包括导电材料。例如，第五接触件ct5和第六接触件ct6可包括铝、铜或钨。
73.第四绝缘层140可设置在第三绝缘层130上。第四绝缘层130可覆盖第五接触件ct5和第六接触件ct6。第四绝缘层140可包括绝缘材料。例如，第四绝缘层140可包括氧化物。
74.第三导线co3和第四导线co4可被设置为穿过第四绝缘层140。各个第三导线co3和各个第五接触件ct5可彼此联接。第三导线co3可以是位线。第四导线co4可联接到第六接触件ct6。第三导线co3和第四导线co4可包括导电材料。例如，第三导线co3和第四导线co4可
包括铝、铜或钨。
75.根据此实施方式的半导体装置可被配置为使得联接到外围晶体管tr的多个接触件ct2、ct3和ct4形成为穿过第一绝缘层110、第一层叠物sta1和第二层叠物sta2。因此，第二接触件ct2、第三接触件ct3和第四接触件ct4中的每一个的高度可相对低。因此，可充分确保第二接触件ct2、第三接触件ct3和第四接触件ct4中的每一个的下表面的宽度，因此防止第二导线co2与第二接触件ct2、第三接触件ct3和第四接触件ct4彼此分离，并且改进第二导线co2与第二接触件ct2、第三接触件ct3和第四接触件ct4之间的电阻。此外，第二接触件ct2、第三接触件ct3和第四接触件ct4中的每一个的弯曲特性可改进，因此防止第二接触件ct2、第三接触件ct3和第四接触件ct4与其它接触件接触。
76.图2a、图2b、图2c、图2d、图2e、图2f、图2g、图2h和图2i是示出图1a至图1c的半导体装置的制造方法的截面图。
77.为了简明起见，相同的标号用于参照图1a至图1c描述的组件，并且本文中将省略重复的描述。
78.下面描述的制造方法是图1a至图1c的半导体装置的制造方法的一个可能实施方式。图1a至图1c的半导体装置的制造方法不限于下述制造方法。
79.参照图2a，可在基板100中形成元件分离层st和第一杂质区域ir1，并且可在基板100上形成外围晶体管tr。
80.随后，可在基板100上形成绝缘结构is、第一下接触件uct1和第二下接触件uct2以及第一导线co1和第二导线co2。形成绝缘结构is、第一下接触件uct1和第二下接触件uct2以及第一导线co1和第二导线co2可包括形成第一层la1、形成第一下接触件uct1和第二下接触件uct2以及第一导线co1和第二导线co2、形成第二层la2以及形成第三层la3。
81.可在绝缘结构is上形成源极结构sos和第一绝缘层110。可在单元区域cer中形成源极结构sos，并且可在连接区域cor中形成第一绝缘层110。
82.源极结构sos可包括在第三方向d3上依次层叠的第一源极层sol1、第一蚀刻停止层el1、源极牺牲层sfl、第二蚀刻停止层el2和第三源极层sol3。可通过依次形成第一源极层sol1、第一蚀刻停止层el1、源极牺牲层sfl、第二蚀刻停止层el2和第三源极层sol3来形成源极结构sos。
83.第一源极层sol1、源极牺牲层sfl和第三源极层sol3中的每一个可包括半导体材料。例如，第一源极层sol1、源极牺牲层sfl和第三源极层sol3中的每一个可包括多晶硅。第一蚀刻停止层el1和第二蚀刻停止层el2中的每一个可包括对第一源极层sol1、源极牺牲层sfl和第三源极层sol3具有蚀刻选择性的材料。例如，第一蚀刻停止层el1和第二蚀刻停止层el2中的每一个可包括氧化物。
84.可在形成绝缘结构is的第三层la3之后形成第一绝缘层110。另选地，第一绝缘层110可与绝缘结构is的第三层la3同时形成。当在形成绝缘结构is的第三层la3之后形成第一绝缘层110时，可在绝缘结构is的第三层la3与第一绝缘层110之间形成边界。当第一绝缘层110与绝缘结构is的第三层la3同时形成时，绝缘结构is的第三层la3和第一绝缘层110可连续地形成而在它们之间没有任何边界。当第一绝缘层110与绝缘结构is的第三层la3同时形成时，可在通过去除第一绝缘层110的一部分而形成的空白空间中形成源极结构sos。
85.源极结构sos和第一绝缘层110可形成在相同的水平上。第二绝缘层120可形成在
源极结构sos和第一绝缘层110上。
86.参照图2b，可形成第一接触件ct1以穿过绝缘结构is的第二层la2和第三层la3、源极结构sos以及第二绝缘层120。形成第一接触件ct1可包括形成穿过绝缘结构is的第二层la2和第三层la3、源极结构sos和第二绝缘层120的第一孔ho1以及在第一孔ho1中形成第一接触件ct1。第一接触件ct1可穿过绝缘结构is的第二层la2和第三层la3以将源极结构sos和第一导线co1联接。
87.可形成第二接触件ct2以穿过绝缘结构is的第二层la2和第三层la3、第一绝缘层110和第二绝缘层120。形成第二接触件ct2可包括形成穿过绝缘结构is的第二层la2和第三层la3、第一绝缘层110和第二绝缘层120的第二孔ho2以及在第二孔ho2中形成第二接触件ct2。第二接触件ct2可穿过绝缘结构is的第二层la2和第三层la3、第一绝缘层110和第二绝缘层120以联接到第二导线co2。
88.在实施方式中，第一接触件ct1和第二接触件ct2可同时形成。详细地，第一孔ho1和第二孔ho2可同时形成，并且第一孔ho1中的第一接触件ct1和第二孔ho2中的第二接触件ct2可同时形成。
89.在另一实施方式中，第一接触件ct1和第二接触件ct2可在不同的时间形成。
90.参照图2c，可在第二绝缘层120上形成第一层叠物sta1。第一层叠物sta1可包括在第三方向d3上依次层叠的初步绝缘层pil和初步牺牲层psl。第一层叠物sta1可覆盖第一接触件ct1和第二接触件ct2。第一层叠物sta1可覆盖第一接触件ct1的上表面和第二接触件ct2的上表面。
91.初步绝缘层pil可包括绝缘材料。例如，初步绝缘层pil可包括氧化物。初步牺牲层psl可包括与初步绝缘层pil的材料不同的材料。例如，初步牺牲层psl可包括氮化物。
92.参照图2d，可形成牺牲结构fs以穿过第一层叠物sta1、第二绝缘层120和源极结构sos的一部分。牺牲结构fs可穿过源极结构sos的第一蚀刻停止层el1和第二蚀刻停止层el2、源极牺牲层sfl和第三源极层sol3。牺牲结构fs的最下部可位于第一源极层sol1中。牺牲结构fs可穿过第一层叠物sta1的初步牺牲层psl和初步绝缘层pil。第一层叠物sta1的初步牺牲层psl和初步绝缘层pil可包围牺牲结构fs。
93.形成牺牲结构fs可包括形成穿过第一层叠物sta1、第二绝缘层120和源极结构sos的一部分的第三孔ho3以及在第三孔ho3中形成牺牲结构fs。牺牲结构fs可包括对初步绝缘层pil和初步牺牲层psl具有蚀刻选择性的材料。例如，牺牲结构fs可包括钨。
94.可形成第三接触件ct3以穿过第一层叠物sta1。第三接触件ct3可穿过第一层叠物sta1的初步牺牲层psl和初步绝缘层pil。第一层叠物sta1的初步牺牲层psl和初步绝缘层pil可包围第三接触件ct3。第三接触件ct3可穿过第一层叠物sta1以联接到第二接触件ct2。
95.形成第三接触件ct3可包括形成穿过第一层叠物sta1的第四孔ho4以及在第四孔ho4中形成第三接触件ct3。
96.牺牲结构fs的高度可大于第三接触件ct3的高度。换言之，从牺牲结构fs的下表面到上表面的最短距离可大于从第三接触件ct3的下表面到上表面的最短距离。牺牲结构fs的上表面的水平可与第三接触件ct3的上表面的水平相同。
97.在实施方式中，牺牲结构fs和第三接触件ct3可同时形成。详细地，第三孔ho3和第
四孔ho4可同时形成，并且第三孔ho3中的牺牲结构fs和第四孔ho4中的第三接触件ct3可同时形成。
98.在另一实施方式中，牺牲结构fs和第三接触件ct3可在不同的时间形成。
99.在形成牺牲结构fs和第三接触件ct3时，经构图的第一层叠物sta1的初步绝缘层pil可被定义为绝缘图案ip。在形成牺牲结构fs和第三接触件ct3时，经构图的第一层叠物sta1的初步牺牲层psl可被定义为牺牲图案sp。
100.参照图2e，可在第一层叠物sta1上形成第二层叠物sta2。第二层叠物sta2可包括在第三方向d3上依次层叠的初步绝缘层pil和初步牺牲层psl。第二层叠物sta2可覆盖牺牲结构fs和第三接触件ct3。第二层叠物sta2可覆盖牺牲结构fs的上表面和第三接触件ct3的上表面。
101.参照图2f，可形成第五孔ho5以穿过第二层叠物sta2。各个第五孔ho5可与牺牲结构fs交叠。第五孔ho5可形成为暴露牺牲结构fs。第五孔ho5可形成为暴露牺牲结构fs的上表面的一部分。第五孔ho5的下表面的宽度可小于牺牲结构fs的上表面的宽度。例如，第五孔ho5的下表面在第一方向d1上的宽度可小于牺牲结构fs的上表面在第一方向d1上的宽度。
102.在形成第五孔ho5时，经构图的第二层叠物sta2的初步绝缘层pil可被定义为绝缘图案ip。在形成第五孔ho5时，经构图的第二层叠物sta2的初步牺牲层psl可被定义为牺牲图案sp。
103.参照图2g，可通过去除牺牲结构fs来形成第六孔ho6。通过去除牺牲结构fs而形成的空白空间可被定义为第六孔ho6。第六孔ho6可穿过第一层叠物sta1。第六孔ho6可与第五孔ho5对准或交叠。第六孔ho6可穿过第一层叠物sta1、第二绝缘层120和源极结构sos的一部分。
104.参照图2h，可在第五孔ho5和第六孔ho6中形成沟道结构cs和初步存储器层pml。沟道结构cs和初步存储器层pml可穿过第一层叠物sta1和第二层叠物sta2。初步存储器层pml可包括初步隧道绝缘层、初步数据存储层和初步阻挡层。
105.形成沟道结构cs和初步存储器层pml可包括在第五孔ho5和第六孔ho6的侧壁上形成初步存储器层pml、在初步存储器层pml中形成沟道层cl以及在沟道层cl中形成填充层fi和封盖层cap。
106.第一层叠物sta1和第二层叠物sta2的各个牺牲图案sp可包括第一部分sp1和第二部分sp2。第一部分sp1可以是设置在单元区域cer中的部分。第二部分sp2可以是设置在连接区域cor中的部分。第一层叠物sta1和第二层叠物sta2的牺牲图案sp的第一部分sp1可包围沟道结构cs。第一层叠物sta1的牺牲图案sp的第二部分sp2可包围第三接触件ct3。
107.参照图2i，可利用导电图案cp替换第一层叠物sta1和第二层叠物sta2的各个牺牲图案sp的第一部分sp1。第一层叠物sta1和第二层叠物sta2的各个牺牲图案sp的第二部分sp2可保留而不用导电图案cp替换。
108.可利用导电图案cp替换第一层叠物sta1和第二层叠物sta2的各个牺牲图案sp的第一部分sp1以形成第一至第四层叠物部分tp1、tp2、tp3和tp4。第一层叠物sta1在单元区域cer中的部分可被定义为第一层叠物部分tp1。第一层叠物sta1在连接区域cor中的部分可被定义为第二层叠物部分tp2。第二层叠物sta2在单元区域cer中的部分可被定义为第三
层叠物部分tp3。第二层叠物sta2在连接区域cor中的部分可被定义为第四层叠物部分tp4。第一层叠物部分tp1和第三层叠物部分tp3可包括导电图案cp和绝缘图案ip。第二层叠物部分tp2和第四层叠物部分tp4可包括牺牲图案sp和绝缘图案ip。
109.利用导电图案cp替换第一层叠物sta1和第二层叠物sta2的各个牺牲图案sp的第一部分sp1可包括形成穿过第一层叠物sta1和第二层叠物sta2的狭缝、通过狭缝去除第一层叠物sta1和第二层叠物sta2的各个牺牲图案sp的第一部分sp1以及在通过去除第一层叠物sta1和第二层叠物sta2的各个牺牲图案sp的第一部分sp1而形成的空间中形成导电图案cp。
110.第一层叠物sta1和第二层叠物sta2的各个牺牲图案sp的剩余第二部分sp2可被定义为第二层叠物部分tp2或第四层叠物部分tp4的牺牲图案sp。
111.可利用第二源极层sol2替换源极结构sos的第一蚀刻停止层el1、第二蚀刻停止层el2和源极牺牲层sfl。利用第二源极层sol2替换第一蚀刻停止层el1、第二蚀刻停止层el2和源极牺牲层sfl可包括通过狭缝去除源极牺牲层sfl、第一蚀刻停止层el1和第二蚀刻停止层el2以及在通过去除源极牺牲层sfl、第一蚀刻停止层el1和第二蚀刻停止层el2而形成的空间中形成第二源极层sol2。
112.在去除源极牺牲层sfl、第一蚀刻停止层el1和第二蚀刻停止层el2时，初步存储器层pml的一部分也可被去除。随着初步存储器层pml的一部分被去除，初步存储器层pml可被分成第一存储器层ml1和第二存储器层ml2。沟道层cl的表面可在第一存储器层ml1和第二存储器层ml2之间暴露。第二源极层sol2可形成为使得沟道层cl的暴露表面与第二源极层sol2彼此接触。
113.可形成第四接触件ct4以穿过第二层叠物sta2。第四接触件ct4可穿过第二层叠物sta2的第四层叠物部分tp4的牺牲图案sp和绝缘图案ip。第二层叠物sta2的第四层叠物部分tp4的牺牲图案sp和绝缘图案ip可包围第四接触件ct4。第四接触件ct4可穿过第二层叠物sta2的第四层叠物部分tp4以联接到第三接触件ct3。
114.形成第四接触件ct4可包括形成穿过第二层叠物sta2的第四层叠物部分tp4的第七孔ho7以及在第七孔ho7中形成第四接触件ct4。
115.随后，可形成第三绝缘层130以及穿过第三绝缘层130的第五接触件ct5和第六接触件ct6(参见图1a)。随后，可形成第四绝缘层140以及穿过第四绝缘层140的第三导线co3和第四导线co4(参见图1a)。
116.根据此实施方式的半导体装置的制造方法可被配置为使得联接到外围晶体管tr的多个接触件ct2、ct3和ct4形成为穿过第一绝缘层110、第一层叠物sta1和第二层叠物sta2。因此，第二接触件ct2、第三接触件ct3和第四接触件ct4中的每一个的高度可相对低。因此，可充分确保第二接触件ct2、第三接触件ct3和第四接触件ct4中的每一个的下表面的宽度，因此防止第二导线co2与第二接触件ct2、第三接触件ct3和第四接触件ct4彼此分离，并且改进第二导线co2与第二接触件ct2、第三接触件ct3和第四接触件ct4之间的电阻。此外，第二接触件ct2、第三接触件ct3和第四接触件ct4中的每一个的弯曲特性可改进，因此防止第二接触件ct2、第三接触件ct3和第四接触件ct4与其它接触件接触。
117.图3是示出根据本公开的实施方式的半导体装置的截面图。
118.除了以下组件之外，根据此实施方式的半导体装置可与图1a至图1c的半导体装置
类似。
119.参照图3，根据此实施方式的半导体装置可包括基板100、在基板100上的绝缘结构is、在绝缘结构is上的源极结构sos以及在绝缘结构is上的第一绝缘层110。第二绝缘层120、第一层叠物sta1和第二层叠物sta2可依次设置在源极结构sos和第一绝缘层110上。
120.第七接触件ct7可被设置为穿过第一层叠物sta1的第二层叠物部分tp2、第二绝缘层120、第一绝缘层110以及绝缘结构is的第二层la2和第三层la3。第七接触件ct7可在第三方向d3上延伸。第七接触件ct7可联接到绝缘结构is的第一层la1中的第二导线co2。第七接触件ct7的下表面可与绝缘结构is的第一层la1中的第二导线co2的上表面接触。第七接触件ct7可联接到穿过第二层叠物sta2的第四接触件ct4。第七接触件ct7的上表面可与穿过第二层叠物sta2的第四接触件ct4的下表面接触。
121.随着接近第二导线co2，第七接触件ct7的宽度可减小。随着水平降低，第七接触件ct7的宽度可减小。第七接触件ct7的高度可大于穿过源极结构sos的第一接触件ct1的高度。第七接触件ct7的下表面的水平可与第一接触件ct1的下表面的水平相同。第七接触件ct7的上表面的水平可被设置为高于第一接触件ct1的上表面的水平。第七接触件ct7的上表面的水平可与第一层叠物sta1和第二层叠物sta2的边界的水平相同。第七接触件ct7的上表面的一部分可与第二层叠物sta2的下表面接触。
122.第七接触件ct7的高度可小于沟道结构cs的高度。第七接触件ct7和第四接触件ct4的高度之和可大于沟道结构cs的高度。第七接触件ct7可包括导电材料。例如，第七接触件ct7可包括铝、铜或钨。
123.根据此实施方式的半导体装置可被配置为使得联接到外围晶体管tr的多个接触件ct4和ct7形成为穿过第一绝缘层110、第一层叠物sta1和第二层叠物sta2。因此，第四接触件ct4和第七接触件ct7中的每一个的高度可相对低。因此，可充分确保第四接触件ct4和第七接触件ct7中的每一个的下表面的宽度，因此防止第二导线co2、第七接触件ct7和第四接触件ct4彼此分离，并且改进第二导线co2、第七接触件ct7和第四接触件ct4之间的电阻。此外，第四接触件ct4和第七接触件ct7中的每一个的弯曲特性可改进，因此防止第四接触件ct4和第七接触件ct7与其它接触件接触。
124.图4a、图4b、图4c和图4d是示出图3的半导体装置的制造方法的截面图。
125.为了简明起见，相同的标号用于参照图3描述的组件，并且本文中将省略重复的描述。
126.下面描述的制造方法是图3的半导体装置的制造方法的一个可能实施方式。图3的半导体装置的制造方法不限于下述制造方法。
127.除了以下差异之外，根据图4a至图4d的实施方式的制造方法可与根据图2a至图2i的实施方式的制造方法类似。
128.参照图4a，可在基板100中形成元件分离层st和第一杂质区域ir1，并且可在基板100上形成外围晶体管tr。随后，可在基板100上形成绝缘结构is、第一下接触件uct1和第二下接触件uct2以及第一导线co1和第二导线co2。
129.可在绝缘结构is上形成源极结构sos和第一绝缘层110。可在源极结构sos和第一绝缘层110上形成第二绝缘层120。可形成第一接触件ct1以穿过绝缘结构is的第二层la2和第三层la3、源极结构sos和第二绝缘层120。
130.可在第二绝缘层120上形成第一层叠物sta1。第一层叠物sta1可覆盖第一接触件ct1。
131.参照图4b，可形成第七接触件ct7以穿过第一层叠物sta1、第二绝缘层120、第一绝缘层110以及绝缘结构is的第二层la2和第三层la3。形成第七接触件ct7可包括形成穿过第一层叠物sta1、第二绝缘层120、第一绝缘层110以及绝缘结构is的第二层la2和第三层la3的第八孔ho2以及在第八孔ho8中形成第七接触件ct7。
132.可形成牺牲结构fs以穿过第一层叠物sta1、第二绝缘层120和源极结构sos的一部分。
133.参照图4c，可在第一层叠物sta1上形成第二层叠物sta2。随后，可形成第五孔ho5以穿过第二层叠物sta2，并且可通过去除牺牲结构fs来形成第六孔ho6。
134.参照图4d，可在第五孔ho5和第六孔ho6中形成沟道结构cs、第一存储器层ml1和第二存储器层ml2。可利用导电图案cp替换第一层叠物sta1和第二层叠物sta2的第一牺牲图案sp1。可利用第二源极层sol2替换源极结构sos的第一蚀刻停止层el1、第二蚀刻停止层el2和源极牺牲层sfl。
135.可形成第四接触件ct4以穿过第二层叠物sta2。形成第四接触件ct4可包括形成穿过第二层叠物sta2以暴露第七接触件ct7的上表面的第七孔ho7以及在第七孔ho7中形成第四接触件ct4。
136.随后，可形成第三绝缘层130以及穿过第三绝缘层130的第五接触件ct5和第六接触件ct6(参见图3)。随后，可形成第四绝缘层140以及穿过第四绝缘层140的第三导线co3和第四导线co4(参见图3)。
137.根据此实施方式的半导体装置的制造方法可被配置为使得联接到外围晶体管tr的多个接触件ct4和ct7形成为穿过第一绝缘层110、第一层叠物sta1和第二层叠物sta2。因此，第四接触件ct4和第七接触件ct7中的每一个的高度可相对低。因此，可充分确保第四接触件ct4和第七接触件ct7中的每一个的下表面的宽度，因此防止第二导线co2、第七接触件ct7和第四接触件ct4彼此分离，并且改进第二导线co2、第七接触件ct7和第四接触件ct4之间的电阻。此外，第四接触件ct4和第七接触件ct7中的每一个的弯曲特性可改进，因此防止第四接触件ct4和第七接触件ct7与其它接触件接触。
138.图5是示出根据本公开的实施方式的存储器系统的配置的框图。
139.参照图5，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储控制器1110。
140.存储器装置1120可包括参照图1a至图1c和图3描述的结构。存储器装置1120可以是由多个闪存芯片形成的多芯片封装。
141.存储控制器1110可控制存储器装置1120，并且包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错码(ecc)电路1114和存储器接口1115。sram 1111可用作cpu 1112的操作存储器。cpu 1112可执行用于存储控制器1110的数据交换的总体控制操作。可向主机接口1113提供与存储器系统1100联接的主机的数据交换协议。此外，ecc电路1114可检测并纠正包括在从存储器装置1120读取的数据中的错误，并且存储器接口1115可与存储器装置1120进行接口连接。另外，存储控制器1110还可包括存储用于与主机接口的代码数据的只读存储器(rom)等。
142.上述存储器系统1100可以是配备有存储器装置1120和存储控制器1110的存储卡或固态盘(ssd)。例如，当存储器系统1100是ssd时，存储控制器1110可经由诸如通用串行总线(usb)、多媒体卡(mmc)、高速外围组件互连(pci
‑
e)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机系统接口(scsi)、增强小型磁盘接口(esdi)和集成驱动电子设备(ide)协议的各种接口协议之一与外部装置(例如，主机)通信。
143.图6是示出根据本公开的实施方式的计算系统的配置的框图。
144.参照图6，根据本公开的实施方式的计算系统1200可包括电联接到系统总线1260的cpu 1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。此外，如果计算系统1200是移动装置，则其还可包括用于向计算系统1200供应操作电压的电池。还可包括应用芯片组、相机图像处理器cip、移动dram等。
145.如上面参照图5描述的，存储器系统1210可配置有存储器装置1212和存储控制器1211。
146.根据本公开的实施方式的半导体装置可被配置为使得联接到外围晶体管的接触件的高度相对低。因此，联接到外围晶体管的接触件的弯曲特性可改进，并且可充分确保联接到外围晶体管的各个接触件的下表面的宽度。
147.相关申请的交叉引用
148.本技术要求2020年5月15日提交于韩国知识产权局的韩国专利申请号10
‑
2020
‑
0058496的优先权，其完整公开通过引用并入本文。