一种提高放电效率的GIP电路架构及其驱动方法与流程

一种提高放电效率的gip电路架构及其驱动方法
技术领域
1.本发明涉及lcd显示屏领域，尤其涉及一种提高放电效率的gip电路架构及其驱动方法。


背景技术：

2.液晶显示面板的显示是通过控制面内像素tft来完成的，具体是通过横向的栅极信号（gate）控制tft的开与关和纵向的源极信号（source）写入想要显示的资料。其中栅极信号的产生由面板两侧的栅极驱动电路产生，简称gip（gate in panel）驱动电路。纵向的源极信号由ic根据想要的显示提供对应的电压。其中gip驱动电路设计与驱动对面板的可靠性与显示质量有较大的影响。比如：gip电路正常驱动时，面内电荷在驱动电压的作用下作定向移动，不会脱离控制；但在gip驱动电路停止工作时，面板内部本身有大量的寄生电容，如果此时没有良好的驱动，面内存在大量不受控制的电荷将会存储于这些寄生电容内，这会影响器件的稳定性以及液晶面板的显示效果。
3.如图1所示，以常见的7t2c的gip电路设计，vgh为高电平，vgl为低电平，ck为时钟信号，gn为输出端。t1~t7为tft器件，c1、c2为电容。vgh、vss、ck为gip的输入信号，gn
‑
4、gn 4和gn为gip输出的级传信号，用于控制像素tft。
4.如图2所示，gip电路在下电时，各级输入输出的时序。通常在a
‑
si薄膜场效应晶体管lcd，在显示完成时准备下电时，gip逐级打开，ic输出的信号s1~sn输出0v送至面内用于放电。
5.而金属氧化物制成的薄膜场效应晶体管具有优良的电子迁移速率，是a
‑
si薄膜场效应晶体管的20~30倍。且利用金属氧化物制成的薄膜场效应晶体管具有良好的储存电荷的效果，即当薄膜场效应晶体管处于关闭状态时，电子很难从器件中泄放出去，这一特性可以使gip电路有更好的充电效果，但同时在关断时，面内电荷不易泄放掉，储存在面内的寄生电容中的电荷容易对面板性能产生影响。如图3所示，金属氧化物的gip电路下电关断时，各级输入输出的时序，由于金属氧化物极低的漏电特性，采用上述下电刷黑方式，在刷黑时间短的情况下，会有电荷残留在面内寄生电容中，影响金属氧化物面板的显示性能，如画面闪烁等等。


技术实现要素：

6.本发明的目的在于提供一种提高放电效率的gip电路架构及其驱动方法，通过将gip级传刷黑改为gip gate全拉high方式，增加放电时间，提高放电效率，能够有效得将存在于面内的多余电荷释放出去。
7.本发明采用的技术方案是：一种提高放电效率的gip电路架构，其包括若干gip电路单元，每个gip电路单元的输出端与对应一个晶体管tn的输出端连接，gip电路单元对应的晶体管tn的输入端连接sk，gip电路单元对应的晶体管tn的控制端连接gk，其中gk为晶体管tn的门级控制信号，sk为晶
体管tn的source端输入信号，在gk和sk的共同控制下，对面内tft放电。
8.进一步地，gip电路单元为7t2c。每个gip电路单元包括电容c1、c2以及晶体管t1、t2、t3、t4、t5、t6、t7，晶体管t1的输入端与vgh连接，晶体管t1的输出端与vgl连接，晶体管t1的控制端与gn
‑
4连接；晶体管t2的输入端通过电容c1连接ck，晶体管t2的输入端分别连接晶体管t3和晶体管t6的控制端，晶体管t2的控制端与vgl连接；晶体管t3的输入端与vgl连接，晶体管t3的输出端与vgl连接，晶体管t4的输入端与ck连接，晶体管t4的输出端分别连接晶体管t5和晶体管t6的输入端，晶体管t4的控制端分别连接电容c2的一端和vgl，电容c2的另一端是连接至晶体管t4的输出端和晶体管t5的输出端，再引出作为gip电路单元的输出端；晶体管t5的控制端连接ck，晶体管t5的输出端与vgl连接，晶体管t6的输出端与vgl连接，晶体管t7的输入端与vgl连接，晶体管t7的输出端与vgl连接，晶体管t7的控制端与gn 4连接；其中vgh是直流高电压，vgl是直流低电压，ck为时钟信号，gn
‑
4、gn 4为gip输出的用于控制像素tft的级传信号。
9.进一步地，晶体管为tft薄膜晶体管。
10.进一步地，晶体管设置在显示面板上。
11.进一步地，显示面板为lcd显示面板。
12.进一步地，还包括子像素，每个gip电路单元的输出端与所述子像素连接。
13.进一步地，包括驱动ic , ck、gn
‑
4、gn 4与驱动ic连接。
14.一种提高放电效率的gip电路架构的驱动方法，采用了所述的一种提高放电效率的gip电路架构，方法包括以下步骤：在t1阶段，vgh保持高电平，vgl保持低电平，ck写入低电位，gk、sk写入低电位；驱动ic的输出s1~sn输出高电平；在t2阶段，vgh保持高电平，vgl保持低电平，ck写入高电位，gk、sk写入低电位；驱动ic的输出s1~sn输出低电平；在t3阶段，vgh保持高电平，vgl保持低电平，ck写入高电位，gk、sk写入低电位；驱动ic的输出s1~sn输出高电平；在t4阶段，vgh保持高电平，vgl保持低电平，ck写入低电位，gk、sk写入低电位；驱动ic的输出s1~sn输出低电平；在t5阶段，vgh保持高电平，vgl保持低电平，ck写入低电位，gk、sk写入低电位；驱动ic的输出s1~sn输出高电平；在t6阶段，vgh保持高电平，vgl保持低电平，ck写入高电位，gk、sk写入低电位；驱动ic的输出s1~sn输出低电平；在t7阶段，vgh保持高电平，vgl保持低电平，ck写入高电位，gk、sk写入低电位；驱动ic的输出s1~sn输出高电平；在t8阶段，vgh保持高电平，vgl保持低电平，ck写入低电位，gk、sk写入低电位；驱
动ic的输出s1~sn输出低电平；在t9阶段，vgh由高电平降低为低电平，vgl由低电平上升为高电平，ck写入低电位，gk、sk经过短时延时后写入高电位；驱动ic的输出s1~sn输出低电平；在t10阶段，vgh保持低电平，vgl保持高电平，ck写入低电位，gk、sk写入低电位；驱动ic的输出s1~sn输出低电平。
15.进一步地，t1至t8阶段具有相同的持续时长，t9阶段的持续时长为t1至t8阶段任一阶段的整数倍。
16.本发明采用以上技术方案，提出的gip电路驱动时序及方式，可以提升gip电路对面内电路电荷的放电能力。降低由于面内电荷残留电荷引起的时效不良。 本发明gip电路下电时序通过将gip级传刷黑改为gip gate全拉high方式，增加放电时间，提高放电效率，能够有效得将存在于面内的多余电荷释放出去。
附图说明
17.以下结合附图和具体实施方式对本发明做进一步详细说明；图1为现有技术中gip电路结构示意图；图2为a
‑
si薄膜场效应晶体管的gip电路在下电时各级输入输出的时序示意图；图3为金属氧化物的gip电路下电关断时各级输入输出的时序示意图；图4为本发明一种提高放电效率的gip电路架构结构示意图；图5为本发明一种提高放电效率的gip电路架构的驱动时序示意图；图6为本发明驱动时序在下电时获得的输出时序示意图。
具体实施方式
18.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图对本技术实施例中的技术方案进行清楚、完整地描述。
19.如图4所示，本发明公开了一种提高放电效率的gip电路架构，其包括若干gip电路单元，每个gip电路单元的输出端与对应一个晶体管tn的输出端连接，gip电路单元对应的晶体管tn的输入端连接sk，gip电路单元对应的晶体管tn的控制端连接gk。
20.gk为晶体管tn的门级控制信号，sk为晶体管tn的source端输入信号，在gk和sk的共同控制下，对面内tft放电。
21.进一步地，gip电路单元为7t2c。
22.进一步地，每个gip电路单元包括电容c1、c2以及晶体管t1、t2、t3、t4、t5、t6、t7，晶体管t1的输入端与vgh连接，晶体管t1的输出端与vgl连接，晶体管t1的控制端与gn
‑
4连接；晶体管t2的输入端通过电容c1连接ck，晶体管t2的输入端分别连接晶体管t3和晶体管t6的控制端，晶体管t2的控制端与vgl连接；晶体管t3的输入端与vgl连接，晶体管t3的输出端与vgl连接，晶体管t4的输入端与ck连接，晶体管t4的输出端分别连接晶体管t5和晶体管t6的输入端，晶体管t4的控制端分别连接电容c2的一端和vgl，电容c2的另一端分别连接至晶体管t4的输出端和晶体管t5的输出端，并引出作为gip电路单元的输出端；
晶体管t5的控制端连接ck，晶体管t5的输出端与vgl连接，晶体管t6的输出端与vgl连接，晶体管t7的输入端与vgl连接，晶体管t7的输出端与vgl连接，晶体管t7的控制端与gn 4连接；其中vgh是直流高电压，vgl是直流低电压，ck为时钟信号，gn
‑
4、gn 4为gip输出的用于控制像素tft的级传信号。
23.进一步地，晶体管为tft薄膜晶体管。晶体管设置在显示面板上。显示面板为lcd显示面板。
24.进一步地，还包括子像素，每个gip电路单元的输出端与所述子像素连接。
25.进一步地，包括驱动ic , ck、gn
‑
4、gn 4与驱动ic连接。
26.一种提高放电效率的gip电路架构的驱动方法，采用了所述的一种提高放电效率的gip电路架构，方法包括以下步骤：在t1阶段，vgh保持高电平，vgl保持低电平，ck写入低电位，gk、sk写入低电位；驱动ic的输出s1~sn输出高电平；在t2阶段，vgh保持高电平，vgl保持低电平，ck写入高电位，gk、sk写入低电位；驱动ic的输出s1~sn输出低电平；在t3阶段，vgh保持高电平，vgl保持低电平，ck写入高电位，gk、sk写入低电位；驱动ic的输出s1~sn输出高电平；在t4阶段，vgh保持高电平，vgl保持低电平，ck写入低电位，gk、sk写入低电位；驱动ic的输出s1~sn输出低电平；在t5阶段，vgh保持高电平，vgl保持低电平，ck写入低电位，gk、sk写入低电位；驱动ic的输出s1~sn输出高电平；在t6阶段，vgh保持高电平，vgl保持低电平，ck写入高电位，gk、sk写入低电位；驱动ic的输出s1~sn输出低电平；在t7阶段，vgh保持高电平，vgl保持低电平，ck写入高电位，gk、sk写入低电位；驱动ic的输出s1~sn输出高电平；在t8阶段，vgh保持高电平，vgl保持低电平，ck写入低电位，gk、sk写入低电位；驱动ic的输出s1~sn输出低电平；在t9阶段，vgh由高电平降低为低电平，vgl由低电平上升为高电平，ck写入低电位，gk、sk经过短时延时后写入高电位；驱动ic的输出s1~sn输出低电平；在t10阶段，vgh保持低电平，vgl保持高电平，ck写入低电位，gk、sk写入低电位；驱动ic的输出s1~sn输出低电平。
27.进一步地， t1至t8阶段的具有相同的持续时长，例如可以均为一个脉冲信号周期，短时延时的时间为四分之一的t1至t8任一阶段的持续时长，即四分之一的脉冲信号周期，t9阶段的持续时长为t1至t8任一阶段的整数倍。作为一种实施方式，t9阶段的持续时长t1至t8任一阶段的25倍。
28.具体的，如图5所示，基于本发明的电路驱动方法得到新的电路驱动时序。进而，gip电路在下电时获得如图6的输出时序，在下电时gip在一帧同时拉high输出，同时source输出s1~sn进行刷黑操作，以fhd分辨率1920*1080为例，gip级传放电与gip 同时拉high对
比。采用gip 同时拉high将是gip级传放电的1920倍，大大增加放电时间，提高放电效率，有效泄放掉残留电荷。
29.本发明采用以上技术方案，提出的gip电路驱动时序及方式，可以提升gip电路对面内电路电荷的放电能力。降低由于面内电荷残留电荷引起的时效不良。 本发明gip电路下电时序通过将gip级传刷黑改为gip gate全拉high方式，增加放电时间，提高放电效率，能够有效得将存在于面内的多余电荷释放出去。
30.显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。通常在此处附图中描述和示出的本技术实施例的组件可以以各种不同的配置来布置和设计。因此，本技术的实施例的详细描述并非旨在限制要求保护的本技术的范围，而是仅仅表示本技术的选定实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。