半导体硅化钴膜层的制造方法、半导体器件及存储器与流程

技术特征：
1.一种半导体硅化钴膜层的制造方法，其特征在于，包括：提供硅衬底，所述硅衬底包括阵列区和位于所述阵列区外围的外围区；于所述阵列区形成第一接触区；于所述外围区形成第二接触区；于所述第一接触区表面执行第一沉积，形成第一钴层，于所述第二接触区表面执行第二沉积，形成第二钴层；其中，所述第一接触区表面钴的覆盖率高于所述第二接触区表面钴的覆盖率。2.根据权利要求1所述的半导体硅化钴膜层的制造方法，其特征在于，于所述阵列区形成第一接触区包括：于所述阵列区形成隔离结构和被所述隔离结构间隔开的多晶硅插塞，所述隔离结构凸出于所述硅衬底的表面，所述多晶硅插塞的顶表面低于所述隔离结构的顶表面；其中，所述阵列区的所述硅衬底内形成有有源区，所述多晶硅插塞靠近所述硅衬底的一端与所述有源区接触，所述多晶硅插塞的顶表面形成所述第一接触区。3.根据权利要求1所述的半导体硅化钴膜层的制造方法，其特征在于，于所述外围区形成第二接触区包括：于所述外围区形成外围器件，所述外围器件包括晶体管，所述晶体管包括形成于所述硅衬底内的源极、漏极，以及形成于所述硅衬底表面的栅极；暴露所述晶体管的源极、漏极或栅极，所述源极、所述漏极或/和所述栅极被暴露出的表面形成所述第二接触区。4.根据权利要求1所述的半导体硅化钴膜层的制造方法，其特征在于，于所述第一接触区表面执行第一沉积，形成第一钴层，于所述第二接触区表面执行第二沉积，形成第二钴层包括：于所述阵列区沉积形成第一阻挡膜层，所述第一阻挡膜层至少覆盖所述第一接触区；于所述第二接触区表面执行所述第二沉积，形成所述第二钴层；去除所述第一阻挡膜层，以暴露所述第一接触区；于所述外围区形成第二阻挡膜层，所述第二阻挡膜层形成于所述第二钴层背离所述硅衬底的一侧，所述第二阻挡膜层在所述硅衬底上的正投影至少覆盖所述第二钴层在所述硅衬底上的正投影；于所述第一接触区表面执行所述第一沉积，形成所述第一钴层。5.根据权利要求1所述的半导体硅化钴膜层的制造方法，其特征在于，于所述第一接触区表面执行第一沉积，形成第一钴层，于所述第二接触区表面执行第二沉积，形成第二钴层包括：于所述外围区沉积形成第二阻挡膜层，所述第二阻挡膜层至少覆盖所述第二接触区；于所述第一接触区表面执行所述第一沉积，沉积形成所述第一钴层；去除所述第二阻挡膜层，以暴露所述第二接触区；于所述阵列区形成第一阻挡膜层，所述第二阻挡膜层形成于所述第一钴层背离所述硅衬底的一侧，所述第二阻挡膜层在所述硅衬底上的正投影至少覆盖所述所述第一钴层在所述硅衬底上的正投影；于所述第二接触区表面执行第二沉积，形成所述第二钴层。
6.根据权利要求4或5所述的半导体硅化钴膜层的制造方法，其特征在于，所述第一沉积的沉积温度为400
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500℃，沉积偏压为200
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400w。7.根据权利要求4或5所述的半导体硅化钴膜层的制造方法，其特征在于，所述第二沉积的沉积温度为20
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26℃，沉积偏压为0
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10w。8.根据权利要求4或5所述的半导体硅化钴膜层的制造方法，其特征在于，沉积形成的所述第一钴层的厚度为9
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10nm，沉积形成的所述第二钴层的厚度为2
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5nm。9.根据权利要求4或5所述的半导体硅化钴膜层的制造方法，其特征在于，于所述第二接触区表面执行所述第二沉积，形成所述第二钴层之后还包括：于所述第二钴层背离所述硅衬底的一侧形成第二保护层，所述第二保护层至少覆盖所述第二钴层的表面。10.根据权利要求9所述的半导体硅化钴膜层的制造方法，其特征在于，于所述第一接触区执行所述第一沉积，形成所述第一钴层之后还包括：于所述第一钴层背离所述硅衬底的一侧形成第一保护层，所述第一保护层至少覆盖所述第一钴层的表面。11.根据权利要求1所述的半导体硅化钴膜层的制造方法，其特征在于，于所述第一接触区表面执行第一沉积，形成第一钴层，于所述第二接触区表面执行第二沉积，形成第二钴层之后还包括：进行退火，于所述阵列区和所述外围区形成硅化钴膜层。12.根据权利要求11所述的半导体硅化钴膜层的制造方法，其特征在于，所述进行退火，于所述阵列区和所述外围区形成硅化钴膜层中退火温度为600～700℃。13.根据权利要求11所述的半导体硅化钴膜层的制造方法，其特征在于，进行退火，于所述阵列区和所述外围区形成硅化钴膜层之后还包括：于所述硅化钴层表面形导电结构。14.根据权利要求10所述的半导体硅化钴膜层的制造方法，其特征在于，所述第一保护层和所述第二保护层的材料为氮化钛。15.根据权利要求4或5所述的半导体硅化钴膜层的制造方法，其特征在于，所述第一阻挡膜层和所述第二阻挡膜层为光刻胶层。16.一种半导体器件，其特征在于，采用如权利要求1
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15任一项所述的半导体硅化钴膜层的制造方法制备而成。17.一种半导体器件，其特征在于，包括：硅衬底，包括阵列区和位于所述阵列区外围的外围区；第一接触区，设于所述阵列区，所述阵列区设有隔离结构和被所述隔离结构间隔开的多晶硅插塞，所述隔离结构凸出于所述硅衬底的表面，所述多晶硅插塞的顶表面低于所述隔离结构的顶表面，所述阵列区的所述硅衬底内设有源区，所述多晶硅插塞靠近所述硅衬底的一端与所述有源区接触，所述多晶硅插塞的顶表面形成所述第一接触区；第二接触区，设于所述外围区，所述外围区设有外围器件，所述外围器件包括晶体管，所述晶体管包括形成于所述硅衬底内的源极、漏极，以及形成于所述硅衬底表面的栅极，所述晶体管的所述源极、所述漏极或/和所述栅极的表面予以被暴露形成所述第二接触区；第一钴层，设于所述第一接触区的表面；
第二钴层，设于所述第二接触区的表面，所述第一接触区表面钴的覆盖率高于所述第二接触区的表面钴的覆盖率。18.根据权利要求17所述的半导体器件，其特征在于，所述第二钴层的厚度为9
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10nm，所述第一钴层的厚度为2
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5nm。19.一种存储器，其特征在于，包括如权利要求16
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18任一项所述的半导体器件。

技术总结
本公开提供了一种半导体硅化钴膜层的制造方法、半导体器件及存储器，属于半导体技术领域。该方法包括：提供硅衬底，所述硅衬底包括阵列区和位于所述阵列区外围的外围区；于所述阵列区形成第一接触区；于所述外围区形成第二接触区；于所述第一接触区表面执行第一沉积，形成第一钴层，于所述第二接触区表面执行第二沉积，形成第二钴层；其中，所述第一接触区表面钴的覆盖率高于所述第二接触区表面钴的覆盖率。该方法可在阵列区和外围区形成满足各自需求的钴层，从而在保证阵列区均匀性的同时，也能降低外围区的漏电流。能降低外围区的漏电流。能降低外围区的漏电流。


技术研发人员：韦钧 夏欢 王梓杰 闫冬
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2021.08.09
技术公布日：2021/11/9