半导体硅化钴膜层的制造方法、半导体器件及存储器与流程

1.本公开涉及半导体技术领域，尤其涉及一种半导体硅化钴膜层的制造方法、半导体器件及存储器。


背景技术：

2.动态随机存储器(dynamic random access memory，dram)是计算机中常用的半导体存储器件，通常包括由多个重复的存储单元组成的阵列区和位于阵列区外围的外围区。外围区包括用于控制存储单元阵列排布的外围电路。
3.金属硅化物由于具有较低的电阻、良好的金属导电性等优势，已作为源漏栅接触材料和局部互联材料广泛应用于大规模集成电路之中。目前，通常采用一步沉积工艺在阵列区和外围区形成金属硅化物，作为互联结构。然而，随着半导体工艺器件结构及线宽的缩小，对于金属硅化物的性能要求更加苛刻，一步沉积工艺无法同时满足阵列区和外围区的需求。
4.所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

5.本公开的目的在于提供一种半导体硅化钴膜层的制造方法、半导体器件及存储器，阵列区和外围区形成满足各自需求的钴层，从而在保证阵列区均匀性的同时，也能降低外围区的漏电流。
6.为实现上述发明目的，本公开采用如下技术方案：
7.根据本公开的第一个方面，提供一种半导体硅化钴膜层的制造方法，包括：
8.提供硅衬底，所述硅衬底包括阵列区和位于所述阵列区外围的外围区；
9.于所述阵列区形成第一接触区；
10.于所述外围区形成第二接触区；
11.于所述第一接触区表面执行第一沉积，形成第一钴层，于所述第二接触区表面执行第二沉积，形成第二钴层；
12.其中，所述第一接触区表面钴的覆盖率高于所述第二接触区表面钴的覆盖率。
13.在本公开的一种示例性实施例中，于所述阵列区形成第一接触区包括：
14.于所述阵列区形成隔离结构和被所述隔离结构间隔开的多晶硅插塞，所述隔离结构凸出于所述硅衬底的表面，所述多晶硅插塞的顶表面低于所述隔离结构的顶表面；
15.其中，所述阵列区的所述硅衬底内形成有有源区，所述多晶硅插塞靠近所述硅衬底的一端与所述有源区接触，所述多晶硅插塞的顶表面形成所述第一接触区。
16.在本公开的一种示例性实施例中，于所述外围区形成第二接触区包括：
17.于所述外围区形成外围器件，所述外围器件包括晶体管，所述晶体管包括形成于所述硅衬底内的源极、漏极，以及形成于所述硅衬底表面的栅极；
18.暴露所述晶体管的源极、漏极或栅极，所述源极、所述漏极或/和所述栅极被暴露出的表面形成所述第二接触区。
19.在本公开的一种示例性实施例中，于所述第一接触区表面执行第一沉积，形成第一钴层，于所述第二接触区表面执行第二沉积，形成第二钴层包括：
20.于所述阵列区沉积形成第一阻挡膜层，所述第一阻挡膜层至少覆盖所述第一接触区；
21.于所述第二接触区表面执行所述第二沉积，形成所述第二钴层；
22.去除所述第一阻挡膜层，以暴露所述第一接触区；
23.于所述外围区形成第二阻挡膜层，所述第二阻挡膜层形成于所述第二钴层背离所述硅衬底的一侧，所述第二阻挡膜层在所述硅衬底上的正投影至少覆盖所述第二钴层在所述硅衬底上的正投影；
24.于所述第一接触区表面执行所述第一沉积，形成所述第一钴层。
25.在本公开的一种示例性实施例中，于所述第一接触区表面执行第一沉积，形成第一钴层，于所述第二接触区表面执行第二沉积，形成第二钴层包括：
26.于所述外围区沉积形成第二阻挡膜层，所述第二阻挡膜层至少覆盖所述第二接触区；
27.于所述第一接触区表面执行所述第一沉积，沉积形成所述第一钴层；
28.去除所述第二阻挡膜层，以暴露所述第二接触区；
29.于所述阵列区形成第一阻挡膜层，所述第二阻挡膜层形成于所述第一钴层背离所述硅衬底的一侧，所述第二阻挡膜层在所述硅衬底上的正投影至少覆盖所述所述第一钴层在所述硅衬底上的正投影；
30.于所述第二接触区表面执行第二沉积，形成所述第二钴层。
31.在本公开的一种示例性实施例中，所述第一沉积的沉积温度为400
‑
500℃，沉积偏压为200
‑
400w。
32.在本公开的一种示例性实施例中，所述第二沉积的沉积温度为20
‑
26℃，沉积偏压为0
‑
10w。
33.在本公开的一种示例性实施例中，沉积形成的所述第一钴层的厚度为9
‑
10nm，沉积形成的所述第二钴层的厚度为2
‑
5nm。
34.在本公开的一种示例性实施例中，于所述第二接触区表面执行所述第二沉积，形成所述第二钴层之后还包括：
35.于所述第二钴层背离所述硅衬底的一侧形成第二保护层，所述第二保护层至少覆盖所述第二钴层的表面。
36.在本公开的一种示例性实施例中，于所述第一接触区执行所述第一沉积，形成所述第一钴层之后还包括：
37.于所述第一钴层背离所述硅衬底的一侧形成第一保护层，所述第一保护层至少覆盖所述第一钴层的表面。
38.在本公开的一种示例性实施例中，于所述第一接触区表面执行第一沉积，形成第一钴层，于所述第二接触区表面执行第二沉积，形成第二钴层之后还包括：
39.进行退火，于所述阵列区和所述外围区形成硅化钴膜层。
40.在本公开的一种示例性实施例中，所述进行退火，于所述阵列区和所述外围区形成硅化钴膜层中退火温度为600～700℃。
41.在本公开的一种示例性实施例中，进行退火，于所述阵列区和所述外围区形成硅化钴膜层之后还包括：
42.于所述硅化钴层表面形导电结构。
43.在本公开的一种示例性实施例中，所述第一保护层和所述第二保护层的材料为氮化钛。
44.在本公开的一种示例性实施例中，所述第一阻挡膜层和所述第二阻挡膜层为光刻胶层。
45.根据本公开的第二个方面，提供一种半导体器件，采用第一方面所述的半导体硅化钴膜层的制造方法制备而成。
46.根据本公开的第三个方面，提供一种半导体器件，包括：
47.硅衬底，包括阵列区和位于所述阵列区外围的外围区；
48.第一接触区，设于所述阵列区，所述阵列区设有隔离结构和被所述隔离结构间隔开的多晶硅插塞，所述隔离结构凸出于所述硅衬底的表面，所述多晶硅插塞的顶表面低于所述隔离结构的顶表面，所述阵列区的所述硅衬底内设有源区，所述多晶硅插塞靠近所述硅衬底的一端与所述有源区接触，所述多晶硅插塞的顶表面形成所述第一接触区；
49.第二接触区，设于所述外围区，所述外围区设有外围器件，所述外围器件包括晶体管，所述晶体管包括形成于所述硅衬底内的源极、漏极，以及形成于所述硅衬底表面的栅极，所述晶体管的所述源极、所述漏极或/和所述栅极的表面予以被暴露形成所述第二接触区；
50.第一钴层，设于所述第一接触区的表面；
51.第二钴层，设于所述第二接触区的表面，所述第一接触区表面钴的覆盖率高于所述第二接触区的表面钴的覆盖率。
52.在本公开的一种示例性实施例中，所述第二钴层的厚度为9
‑
10nm，所述第一钴层的厚度为2
‑
5nm。
53.根据本公开的第四个方面，提供一种存储器，包括如第二方面或第三方面所述的半导体器件。
54.本公开提供的半导体硅化钴膜层的制造方法，通过执行第一沉积和第二沉积不同的沉积步骤，分别在阵列区和外围区沉积形成第一钴层和第二钴层，使得阵列区和外围区在形成钴层时可分别进行控制，以形成满足各自需求的钴层，从而使得第一接触区表面钴的覆盖率高于第二接触区表面钴的覆盖率，以保证阵列区均匀性的同时，也能降低外围区的漏电流。
附图说明
55.通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
56.图1是本公开示例性实施例中半导体硅化钴膜层的制造方法流程示意图；
57.图2是本公开示例性实施例中形成第一接触区和第二接触区的结构示意图；
58.图3是本公开示例性实施例中阵列区形成第一阻挡膜层，外围区形成第二钴层结构示意图；
59.图4是本公开示例性实施例中外围区形成第二阻挡膜层，阵列区形成第一钴层结构示意图；
60.图5是本公开示例性实施例中阵列区和外围区形成硅化钴膜层结构示意图；
61.图6是本公开又一示例性实施例中外围区形成第二阻挡膜层、阵列区形成第一钴层结构示意图；
62.图7是本公开又一示例性实施例中阵列区形成第一阻挡膜层，外围区形成第二钴层结构示意图；
63.图8是本公开示例性实施例中形成导电结构的结构示意图。
64.图中主要元件附图标记说明如下：
[0065]1‑
硅衬底；10
‑
阵列区；110
‑
有源区；120
‑
浅沟槽隔离结构；10a
‑
隔离结构；130
‑
位线结构；131
‑
多晶硅层；132
‑
氮化钛层；133
‑
金属层；134
‑
顶层介质层；135
‑
绝缘层；136
‑
间隔壁；140
‑
多晶硅插塞；10b
‑
第一接触区；20
‑
外围区；210
‑
有源区；220
‑
浅沟槽隔离结构；230
‑
介质层；231
‑
第一介质层；232
‑
第二介质层；233
‑
第二接触区；240
‑
栅极结构；241
‑
栅极氧化层；242
‑
多晶硅层；243
‑
阻挡层；244
‑
导电金属层；245
‑
绝缘层；246
‑
隔离层；250
‑
源极；260
‑
漏极；30
‑
第一阻挡膜层；40
‑
第一钴层；50
‑
第一保护层；60
‑
第二阻挡膜层；70
‑
第二钴层；80
‑
第二保护层；100
‑
硅化钴膜层；010
‑
导电结构。
具体实施方式
[0066]
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。
[0067]
在图中，为了清晰，可能夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
[0068]
所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的主要技术创意。
[0069]
当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
[0070]
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。
[0071]
动态随机存储器包括阵列区和外围区，阵列区包含多个存储单元，外围区包括用
于控制存储单元阵列排布的外围电路。相关技术中，主要通过物理气相沉积法(physical vapor deposition，pvd)在阵列区和外围区同时沉积一层钴，在通过高温退火后形成金属硅化物，以作为阵列区中衬底内的有源区与电容的连接结构，或外围区的外围器件，如晶体管与线路等的连接结构。然而，随着半导体工艺器件结构及线宽的缩小，对于金属硅化物的性能要求更加苛刻。一般来说阵列区和外围区对沉积形成钴层的要求不一样，阵列区需要形成均匀性较好钴层，外围区需要形成厚度较薄的钴层。然而，现有工艺中阵列区和外围区的钴层是同时沉积形成的。根据薄膜的特性，膜厚和均匀性成正比，这意味着如果沉积较多的钴，可保证阵列区的均匀性，但会使外围区漏电流过大；而如果沉积较少的钴，可降低外围区的漏电流，但会影响阵列区钴的均匀性，进而影响器件的性能。
[0072]
如图1所示，本公开实施方式中提供一种半导体硅化钴膜层的制造方法，可用于制备动态随机存储器。该方法包括：
[0073]
步骤s100，提供硅衬底1，硅衬底1包括阵列区10和位于阵列区10外围的外围区20；
[0074]
步骤s200，于阵列区10形成第一接触区10b；
[0075]
步骤s300，于外围区20形成第二接触区233；
[0076]
步骤s400，于第一接触区10b表面执行第一沉积，形成第一钴层40，于第二接触区233表面执行第二沉积，形成第二钴层70。
[0077]
其中，第一接触区10b表面钴的覆盖率高于第二接触区233表面钴的覆盖率。
[0078]
在本公开实施例中，第一接触区10b和第二接触区233表面钴的覆盖率可通过调节沉积形成的第一钴层40和第二钴层70的厚度来实现。
[0079]
本公开提供的半导体硅化钴膜层的制造方法，通过执行第一沉积和第二沉积不同的沉积步骤，分别在阵列区10和外围区20沉积形成第一钴层40和第二钴层70，使得阵列区10和外围区20在形成钴层时可分别进行控制，以形成满足各自需求的钴层，从而使得第一接触区10b表面钴的覆盖率高于第二接触区233表面钴的覆盖率，以在保证阵列区10均匀性的同时，也能降低外围区20的漏电流。
[0080]
下面结合附图对本公开实施方式提供的半导体硅化钴膜层的制造方法的各步骤进行详细说明：
[0081]
如图2所示，在步骤s100中，提供硅衬底1，硅衬底1包括阵列区10和位于阵列区10外围的外围区20。本公开硅衬底1可以是单晶硅衬底或多晶硅衬底，还可以是本征硅衬底或者是轻微掺杂的硅衬底。
[0082]
阵列区10用于形成半导体存储器件的存储单元，多个存储单元在阵列区10设置成矩阵形态并可存储电荷来产生具有区别性的存储态。外围区20则用来设置存储器件的外围电路，如栏译码器、列译码器、感应放大器、或是i/o控制模块等。
[0083]
在步骤s200中，于阵列区10形成第一接触区10b。在本公开一些实施例中，步骤s200包括：
[0084]
步骤s210，于阵列区10形成隔离结构10a和被隔离结构10a间隔开的多晶硅插塞140，隔离结构10a凸出于硅衬底的表面，多晶硅插塞140的顶表面低于隔离结构10a的顶表面；
[0085]
其中，阵列区10的硅衬底1内形成有有源区110，多晶硅插塞140靠近硅衬底1的一端与有源区110接触，多晶硅插塞140的顶表面形成第一接触区10b。
[0086]
在该步骤中隔离结构10a凸出于硅衬底的表面，以界定出阵列区10上存储节点区域，隔离结构10a之间形成有多晶硅插塞140，多晶硅插塞140位于存储节点区域。
[0087]
在一些实施例中，阵列区10的硅衬底1内形成有有源区110，阵列区10形成有多个凸出于硅衬底1表面的隔离结构10a，隔离结构10a之间形成有多晶硅插塞140，多晶硅插塞140延伸至有源区110。阵列区10的硅衬底1的有源区110是由周围的浅沟槽隔离结构120所分离。在实际工艺中，可对硅衬底1刻蚀形成多个沟槽，并于沟槽内填入隔离材料，如氧化硅，以形成浅沟槽隔离结构120。在阵列区10中，多个浅沟槽隔离结构120将硅衬底1分割形成多个有源区110。
[0088]
在一些实施例中，阵列区10的硅衬底1中还可以形成多条字线结构(图未示)，多条字线彼此大致平行并间隔一定的距离，字线结构沿第一方向延伸。阵列区10的硅衬底1表面还可以形成多条位线结构130，多条位线结构130彼此大致平行，并间隔一定的距离，位线结构130沿第二方向延伸，第一方向和第二方向具有一定的夹角。字线结构通常埋设在硅衬底1中，其作为存取晶体管来控制栅极的开关以及电荷的存取与否，位线结构130通常设置在硅衬底1上，其与有源区110中的源区或漏区连接来进行写入与读取的动作。
[0089]
在一些实施例中，在阵列区10中，硅衬底1的有源区110和浅沟槽隔离结构120中均可形成字线结构。具体地，可在有源区110和浅沟槽隔离结构120中形成字线沟槽，并在字线沟槽内填入导电材料而形成字线结构。字线结构的导线材料可为金属，如钨、铝、钛等。字线结构上剩余的沟槽空间则可填满氮化硅等。字线结构与有源区110之间还可形成氮化钛层，以隔绝字线结构与有源区110。
[0090]
在一些实施例中，在阵列区10中，位线结构130可形成于硅衬底1上，沿远离硅衬底1方向，位线结构130可依次包括多晶硅层131、氮化钛层132、金属层133以及顶层介质层134等。其中，金属层133的材料可以是钨、钛或铝等，顶层介质层134的材料可以为氮化硅。进一步地，位线结构130的侧壁还形成有绝缘层135，绝缘层135的材料可以为氧化硅，绝缘层135外还形成有间隔壁136，间隔壁136的材料可以为氮化硅。
[0091]
阵列区10形成有隔离结构10a，隔离结构10a突出于硅衬底1的表面。隔离结构10a界定出阵列区10上存储节点区域。在一实施例中，位线结构130的上方形成有氮化硅结构，该氮化硅结构与位线结构130可共同构成隔离结构10a，以间隔界定出存储节点区域。此外，字线结构的上方也可形成氮化硅结构，该氮化硅结构可构成隔离结构10a，以间隔界定出存储节点区域。
[0092]
隔离结构10a之间形成有多晶硅插塞140，多晶硅插塞140位于存储节点区域，且多晶硅插塞140的顶表面低于隔离结构10a的顶表面。在实际工艺中，在隔离结构10a中填充形成多晶硅层后，可通过光刻工艺将隔离结构10a间的多晶硅层部分刻蚀，以形成多晶硅插塞140，并使该多晶硅插塞140的顶表面低于隔离结构10a的顶表面。多晶硅插塞140延伸至有源区110，与有源区110连接。多晶硅插塞140的顶表面形成第一接触区10b，可用于形成存储节点接触结构，以将有源区110与电容器连接，形成存储节点。
[0093]
在步骤s300中，于外围区20形成第二接触区233。在本公开一些实施例中，步骤s300包括：
[0094]
步骤s310，于外围区20形成外围器件，外围器件包括晶体管，晶体管包括形成于硅衬底1内的源极250、漏极260，以及形成于硅衬底1表面的栅极240；
[0095]
步骤s320，暴露晶体管的源极250、漏极260或栅极240，源极250、漏极260或/和栅极240被暴露出的表面形成第二接触区233。
[0096]
在步骤s310中，于外围区20形成外围器件，外围器件包括晶体管，晶体管包括形成于硅衬底1内的源极250、漏极260，以及形成于硅衬底1表面的栅极240。
[0097]
在本公开一些实施例中，外围区20的硅衬底1设有多个有源区210，各个有源区210是由周围的浅沟槽隔离结构220所分离。在实际工艺中，可对硅衬底1刻蚀形成多个沟槽，并于沟槽内填入隔离材料，如氧化硅，以形成浅沟槽隔离结构220。在外围区20中，多个浅沟槽隔离结构220将硅衬底1分割形成多个有源区210，有源区210可用于形成晶体管器件。
[0098]
外围区20的硅衬底1上形成有栅极结构240，外围区20的硅衬底1内形成有源极250和漏极260，通过离子注入技术向半导体衬底100内注入离子可形成源极250和漏极260。栅极结构240、源极250和漏极260构成晶体管。
[0099]
在一实施例中，沿远离硅衬底1方向，栅极结构240依次包括栅极氧化层241、多晶硅层242、阻挡层243、导电金属层244和绝缘层245。其中，栅极氧化层241的材料可以为氧化硅，阻挡层243的材料可以为氮化钛，导电金属层244的材料可以为金属钨，绝缘层245的材料可以为氮化硅。源极250和漏极260分别位于栅极结构240的两侧。栅极结构240、源极250和漏极260构成晶体管器件，且栅极结构240能够实现对电流的控制。
[0100]
在一实施例中，外围区20还形成有介质层230，介质层230形成于栅极结构240远离硅衬底1的一侧，介质层230覆盖栅极结构240和硅衬底1的表面，且介质层230中设置有第二接触区233，以暴露第二源区或第二漏区。其中，介质层230可以为单层结构或多层结构。介质层230的材料可以为氧化硅或氮化硅。在具体实施例中，介质层230包括第一介质层231和第二介质层232，第一介质层231的材料为氧化硅，第二介质层232的材料为氮化硅。
[0101]
在步骤s320中，暴露晶体管的源极250、漏极260或栅极240，源极250、漏极260或/和栅极240被暴露出的表面形成第二接触区233。
[0102]
在本公开一些实施例中，可通过光刻工艺等在介质层230中形成通孔，该通孔暴露晶体管的源极250、漏极260和/或栅极240。源极250、漏极260和/或栅极240被暴露出的表面形成第二接触区233。第二接触区233中可形成接触结构，以将晶体管与导线连接，进而与外围电路等连接。
[0103]
如图3至图7所示，在步骤s400中，于第一接触区10b表面执行第一沉积，形成第一钴层40，于第二接触区233表面执行第二沉积，形成第二钴层70。
[0104]
在该步骤中，分别通过执行第一沉积和第二沉积，以分别完成阵列区10和外围区20的不同钴层的沉积。具体地，当在阵列区10执行第一沉积形成第一钴层40时，可将外围区20进行遮挡；相应地，当在外围区20执行第二沉积形成第二钴层70时，可将阵列区10进行遮挡。在此需说明的是，第一沉积和第二沉积的先后顺序本公开不做限定。
[0105]
如图3和图4所示，在本公开一些实施例中，步骤s400包括：
[0106]
步骤s410，于阵列区10沉积形成第一阻挡膜层30，第一阻挡膜层30至少覆盖第一接触区10b；
[0107]
步骤s420，于第二接触区233表面执行第二沉积，形成第二钴层70；
[0108]
步骤s430，去除第一阻挡膜层30，以暴露第一接触区10b；
[0109]
步骤s440，于外围区20形成第二阻挡膜层60，第二阻挡膜层60形成于第二钴层70
背离硅衬底1的一侧，第二阻挡膜层60在硅衬底1上的正投影至少覆盖第二钴层70在硅衬底1上的正投影；
[0110]
步骤s450，于第一接触区10b表面执行第一沉积，形成第一钴层40。
[0111]
在该实施例中，先执行第二沉积形成第二钴层70，之后再执行第一沉积形成第一钴层40。
[0112]
在步骤s410中，于阵列区10沉积形成第一阻挡膜层30，第一阻挡膜层30至少覆盖第一接触区10b。
[0113]
如图3所示，在该步骤中，在阵列区10沉积形成第一阻挡膜层30，第一阻挡膜层30至少覆盖第一接触区10b，也即至少要覆盖多晶硅插塞140的表面。在一具体实施例中，第一阻挡膜层30为光刻胶层。第一阻挡膜层30覆盖隔离结构10a和多晶硅插塞140的表面。
[0114]
在步骤s420中，于第二接触区233表面执行第二沉积，形成第二钴层70。
[0115]
于第二接触区233表面沉积形成第二钴层70，第二钴层70覆盖栅极240、源极250和/或漏极260被暴露的表面。在该步骤中，由于阵列区10已经被第一阻挡膜层30遮挡，因此，第二钴层70可以完全按照外围区20对钴层的要求进行沉积，以形成满足外围区20要求的钴层。
[0116]
在一些实施例中，可采用物理气相沉积法在外围区20执行第二沉积，形成第二钴层70，第二沉积的沉积温度为20
‑
26℃，沉积偏压为0
‑
10w。在一具体实施例中，第二沉积的沉积温度可以为室温。
[0117]
在该实施例中，采用低偏压、低温进行沉积，可沉积较薄的钴层，且能有效降低热预算，节省工艺成本。沉积形成的钴层能有效减少源极250或漏极260至硅衬底1的漏电流，从而降低半导体器件产生缺陷的几率。
[0118]
在一些具体实施例中，在外围区20执行第二沉积，形成第二钴层70的厚度为2
‑
5nm。具体可以为2nm、2.2nm、2.5nm、3nm、3.5nm、3.8nm、4nm、4.2nm、4.5nm、4.7nm或5nm。
[0119]
在本公开一些实施例中，步骤s420之后还包括：
[0120]
步骤s420
‑
1，于第二钴层70背离硅衬底1的一侧形成第二保护层80，第二保护层80至少覆盖第二钴层70的表面。
[0121]
在该步骤中，形成第二保护层80，第二保护层80至少覆盖第二钴层70的表面。形成第二保护层80的材料可以为氮化钛。在沉积形成钴层后，钴对氧气较为敏感，与氧气接触存在被氧化的风险，为阻止钴层被氧化，在该步骤中沉积形成氮化钛层，以避免钴与氧气接触，从而有效防止钴的氧化。在一些实施例中，当在外围区20沉积形成第二钴层70时，第二保护层80可覆盖第二钴层70的表面和通孔的侧壁。
[0122]
在步骤s430中，去除第一阻挡膜层30，以暴露第一接触区10b。
[0123]
如图4所示，在该实施例中，去除阵列区10的第一阻挡膜层30，以暴露第一接触区10b。第一阻挡膜层30可采用硫酸和双氧水等混合溶液去除，具体本公开不做限定。
[0124]
在步骤s440中，于外围区20形成第二阻挡膜层60，第二阻挡膜层60形成于第二钴层70背离硅衬底1的一侧，第二阻挡膜层60在硅衬底1上的正投影至少覆盖第二钴层70在硅衬底1上的正投影。
[0125]
在该步骤中，于外围区20形成第二阻挡膜层60，第二阻挡膜层60将外围区20予以遮挡，第二阻挡膜层60在硅衬底1上的正投影至少覆盖第二钴层70在硅衬底1上的正投影。
在一些实施例中，第二阻挡膜层60可以为光刻胶层。
[0126]
在步骤s450中，于第一接触区10b表面执行第一沉积，形成第一钴层40。
[0127]
在该步骤中，由于外围区20已经被第二阻挡膜层60遮挡，因此，第一钴层40可以完全按照阵列区10对钴层的要求进行沉积，以形成满足阵列区10要求的钴层。
[0128]
在该实施例中，可采用物理气相沉积法在阵列区10执行第一沉积，形成第一钴层40，第一沉积的沉积温度为400
‑
500℃，沉积偏压为200
‑
400w。采用高偏压进行沉积，可沉积较厚、覆盖性较好的钴层，可有效提高阵列区10沉积形成钴层的均匀性。
[0129]
在本公开一些实施例中，在阵列区10沉积形成的第一钴层40的厚度为9
‑
10nm。具体可以为9nm、9.2nm、9.4nm、9.5nm、9.6nm、9.7nm、9.8nm、9.9nm或10nm。
[0130]
在本公开一些实施例中，步骤s450之后还包括：
[0131]
步骤s450
‑
1，于第一钴层40背离硅衬底1的一侧形成第一保护层50，第一保护层50至少覆盖第一钴层40的表面。
[0132]
在该步骤中，形成第一保护层50，第一保护层50至少覆盖第一钴层40的表面。形成第一保护层50的材料可以为氮化钛。在沉积形成钴层后，钴对氧气较为敏感，与氧气接触存在被氧化的风险，为阻止钴层被氧化，在该步骤中沉积形成氮化钛层，以避免钴与氧气接触，从而有效防止钴的氧化
[0133]
如图6和图7所示，在本公开另一实施例中，步骤s400包括：
[0134]
步骤s410，于外围区20沉积形成第二阻挡膜层60，第二阻挡膜层60至少覆盖第二接触区233；
[0135]
步骤s420，于第一接触区10b表面执行第一沉积，沉积形成第一钴层40；
[0136]
步骤s430，去除第二阻挡膜层60，以暴露第二接触区233；
[0137]
步骤s440，于阵列区10形成第一阻挡膜层30，第二阻挡膜层60形成于第一钴层40背离硅衬底1的一侧，第二阻挡膜层60在硅衬底1上的正投影至少覆盖第一钴层30在硅衬底1上的正投影；
[0138]
步骤s450，于第二接触区233表面执行第二沉积，形成第二钴层70。
[0139]
在该实施例中，先执行第一沉积形成第一钴层40，之后再执行第二沉积形成第二钴层70。
[0140]
在步骤s410中，于外围区20沉积形成第二阻挡膜层60，第二阻挡膜层60至少覆盖第二接触区233。
[0141]
如图6所示，在该实施例中，于外围区20沉积第二阻挡膜层60，第二阻挡膜层60至少覆盖第二接触区233，也即覆盖栅极240、源极250和/或漏极260被暴露出的表面。在一具体实施例中，第二阻挡膜层60为光刻胶层。
[0142]
在步骤s420中，于第一接触区10b表面执行第一沉积，沉积形成第一钴层40。
[0143]
于第一接触区10b表面执行第一沉积，沉积形成第一钴层40，第一钴层40覆盖栅极240、源极250和/或漏极260被暴露出的表面。在该步骤中，采用物理气相沉积法在阵列区10执行第一沉积形成第一钴层40，第一沉积的沉积温度为400
‑
500℃，沉积偏压为200
‑
400w。采用高偏压、高温进行沉积，可沉积较厚、覆盖性较好的钴层，可有效提高阵列区10沉积形成钴层的均匀性。
[0144]
在本公开一些实施例中，在阵列区10执行第一沉积，形成的第一钴层40的厚度为
9
‑
10nm。具体可以为9nm、9.2nm、9.4nm、9.5nm、9.6nm、9.7nm、9.8nm、9.9nm或10nm。
[0145]
在本公开一些实施例中，步骤s420之后还包括：
[0146]
步骤s420
‑
1，于第一钴层40背离硅衬底1的一侧形成第一保护层50，第一保护层50至少覆盖第一钴层40的表面。
[0147]
在该步骤中，形成的第一保护层50至少覆盖第一钴层40的表面，以阻止第一钴层40与氧气接触被氧化。第一保护层50的材料可以为氮化钛。在一具体实施例中，第一保护层5可以覆盖第一钴层40的表面和隔离结构10a的侧壁。
[0148]
在步骤s430中，去除第二阻挡膜层60，以暴露第二接触区233。
[0149]
如图7所示，第二阻挡膜层60可采用硫酸和双氧水等混合溶液去除，具体本公开不做限定。
[0150]
在步骤s440中，于阵列区10形成第一阻挡膜层30，第二阻挡膜层60形成于第一钴层40背离硅衬底1的一侧，第二阻挡膜层60在硅衬底1上的正投影至少覆盖第一钴层30在硅衬底1上的正投影。
[0151]
在该步骤中，在阵列区10形成第一阻挡膜层30，第一阻挡膜层30将阵列区10予以遮挡，在一些实施例中，第一阻挡膜层30可以为光刻胶层。
[0152]
在步骤s450中，于第二接触区233表面执行第二沉积，形成第二钴层70。
[0153]
在该步骤中，采用物理气相沉积法在外围区20执行第二沉积，形成第二钴层70，第二沉积的沉积温度为20
‑
26℃，沉积偏压为0
‑
10w。在一具体实施例中，第二沉积温度可以为室温。采用低偏压、低温进行沉积，可沉积较薄的钴层，有效减少源极250或漏极260至硅衬底1的漏电流，从而降低半导体器件产生缺陷的几率。
[0154]
在一些实施例中，在外围区20沉积形成的第二钴层70的厚度为2
‑
5nm。具体可以为2nm、2.2nm、2.5nm、3nm、3.5nm、3.8nm、4nm、4.2nm、4.5nm、4.7nm或5nm。
[0155]
在本公开一些实施例中，步骤s450之后还包括：
[0156]
步骤s450
‑
1，于第二钴层70背离硅衬底1的一侧形成第二保护层80，第二保护层80至少覆盖第二钴层70的表面。
[0157]
在该步骤中，形成的第二保护层80至少覆盖第二钴层70的表面，以阻止第二钴层70与氧气接触被氧化。第二保护层80的材料可以为氮化钛。
[0158]
如图5所示，在本公开一些实施例中，步骤s400之后还包括：
[0159]
步骤s500，进行退火，于阵列区10和外围区20形成硅化钴膜层100。
[0160]
在该步骤中，进行快速热退火(rapid thermal process，rtp)工艺，使得外围区20沉积形成的钴层与硅衬底1中的硅反应，形成硅化钴膜层100；而阵列区10沉积形成的钴层与多晶硅插塞140反应，形成硅化钴膜层100。硅化钴膜层100具有较低的电阻和良好的金属导电性，且没有窄线宽效应，能够更好地运用于较小尺寸的对准接触。
[0161]
在本公开中，阵列区10形成的硅化钴膜层100可用于与电容器连接，形成存储节点。外围区20形成的硅化钴膜层100可用于与导线接触，进一步地与外围电路连接。
[0162]
在步骤s500中，退火工艺可进行一次退火，也可进行两次退火。在一实施例中，进行了两次退火，其中第一次退火温度较低，第二次退火温度较高，经过两次退火后，形成稳定的硅化钴膜层100。
[0163]
在另一实施例中，也可进行一次退火，退火温度为600～700℃。
[0164]
如图8所示，在本公开一些实施例中，步骤s500之后还包括：
[0165]
步骤s600，于硅化钴层100表面形成导电结构010。
[0166]
在本公开一些实施例中，形成于阵列区10的导电结构010可作为电容接触垫，以便后续与电容器连接。该电容接触垫的材料可包括金属钨，可以为铝、铜等其他金属材料，具体本公开不做限定。形成于外围区20的导电结构010可以为接触插塞，以便与导线连接。该接触插塞的材料可包括钨、铝或铜等金属导电材料。
[0167]
如图3、图4、图6和图7所示，本公开实施例中还提供一种半导体器件，该半导体器件采用上述任一实施例中的半导体硅化钴膜层的制造方法制备而成。该半导体器件包括：
[0168]
硅衬底1，硅衬底1包括阵列区10和位于阵列区10外围的外围区20；
[0169]
第一接触区10b，设于阵列区10，阵列区10设有隔离结构10a和被隔离结构10a间隔开的多晶硅插塞140，隔离结构10a凸出于硅衬底的表面，多晶硅插塞140的顶表面低于隔离结构10a的顶表面，阵列区10的硅衬底1内设有源区110，多晶硅插塞140靠近硅衬底1的一端与有源区110接触，多晶硅插塞140的顶表面形成第一接触区10b；
[0170]
第二接触区233，设于外围区20，外围区20设有外围器件，外围器件包括晶体管，晶体管包括形成于硅衬底1内的源极250、漏极260，以及形成于硅衬底1表面的栅极240，晶体管的源极250、漏极260或/和栅极240的表面予以被暴露形成第二接触区233；
[0171]
第一钴层40，设于第一接触区10b的表面；
[0172]
第二钴层70，设于第二接触区233的表面，第一接触区10b表面钴的覆盖率高于第二接触区233的表面钴的覆盖率。
[0173]
在本公开实施例中，第一接触区10b和第二接触区233表面钴的覆盖率可通过第一钴层40和第二钴层70的厚度来实现。
[0174]
在此需说明的是，该半导体器件还可包括字线结构、位线结构130和栅极结构240等，具体可参照上述实施例中所描述的内容，在此不详细赘述。
[0175]
本公开还提供一种存储器，包含上述的半导体器件。
[0176]
需要说明的是，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等，均应视为本公开的一部分。
[0177]
应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。