阵列基板、阵列基板的制作方法及显示面板与流程

1.本技术涉及显示技术领域，具体涉及一种阵列基板、阵列基板的制作方法及显示面板。


背景技术：

2.为了提高显示装置的显示效果，显示装置的窄边框设计越来越受到关注。实现显示装置的窄边框可以通过阵列基板行驱动(gate driver on array，goa)技术实现。采用goa技术的显示面板包括goa区域和显示区域，goa区域内的薄膜晶体管(thin film transistor，tft)输出信号至显示区域内的tft，以实现对显示区内tft的扫描驱动。
3.然而，由于goa区域内所需的tft尺寸较大，其发热量也较大。因此，通常需要在goa区域和显示区域分别制作不同类型的薄膜晶体管，导致阵列基板的制程复杂。


技术实现要素：

4.本技术提供一种阵列基板、阵列基板的制作方法及显示面板，旨在解决现有的显示面板中因为在goa区域和显示区域分别制作薄膜晶体管导致阵列基板的制程复杂的问题。
5.第一方面，本技术提供一种阵列基板，所述阵列基板包括：
6.衬底基板，具有显示区和位于所述显示区一侧的边框区；
7.薄膜晶体管层，设置在所述衬底基板上，所述薄膜晶体管层包括位于所述边框区的第一薄膜晶体管，以及位于所述显示区的第二薄膜晶体管，所述第一薄膜晶体管包括依次设置在所述衬底基板上的第一栅极、第一有源层，以及与所述第一有源层电连接的第一源极和第一漏极；
8.所述第二薄膜晶体管包括依次设置在所述衬底基板上的第二栅极、第二有源层，以及与所述第二有源层电连接的第二源极和第二漏极；所述第一源极、第一漏极与所述第二栅极同层设置，所述第一漏极和所述第二栅极电连接。
9.可选的，所述薄膜晶体管层包括第一连接线，所述第一漏极通过所述第一连接线与所述第二栅极电连接；所述第一连接线与所述第二栅极或所述第二源极同层设置。
10.可选的，所述第一连接线与所述第二源极同层设置；所述第一连接线与所述第一漏极之间设有层间介质层，所述层间介质层上开设有第一通孔，所述第一连接线穿过所述第一通孔与所述第一漏极电连接；
11.所述薄膜晶体管层包括位于所述显示区内的第二栅极线，所述第二栅极线与所述第二栅极电连接且同层设置；所述第一连接线和所述第二栅极线之间设有所述层间介质层，所述层间介质层上开设有第二通孔，所述第一连接线穿过所述第二通孔与所述第二栅极线电连接。
12.可选的，所述第一连接线与所述层间介质层之间设有金属氧化物层，所述金属氧化物层与所述第二有源层同层设置。
13.可选的，所述薄膜晶体管层包括位于所述边框区内的第一栅极线，所述第一栅极线与所述第一栅极同层设置；所述层间介质层上开设有第三通孔，所述第一连接线穿过所述第三通孔与所述第一栅极线电连接。
14.可选的，所述薄膜晶体管层包括第二连接线，所述第一漏极通过所述第二连接线与所述第二栅极电连接；所述薄膜晶体管层上依次设有钝化层和像素电极，所述像素电极位于所述显示区内，所述像素电极与所述第二漏极电连接，所述第二连接线与所述像素电极同层设置。
15.可选的，所述薄膜晶体管层包括位于所述显示区内的第二栅极线，所述第二栅极线与所述第二栅极电连接且同层设置；
16.所述钝化层上开设有对应所述第一漏极的第四通孔和对应所述第二栅极线的第五通孔，所述第二连接线穿过所述第四通孔与所述第一漏极电连接，所述第二连接线穿过所述第五通孔与所述第二栅极线电连接。
17.第二方面，本技术提供一种阵列基板的制作方法，包括如下步骤：
18.提供一衬底基板，所述衬底基板具有显示区和位于所述显示区一侧的边框区；
19.在所述衬底基板的边框区上制作第一栅极；
20.在所述第一栅极上依次制作绝缘层和第一有源层；
21.在所述第一有源层上制作第一源极和第一漏极，以使所述第一栅极、所述第一有源层、所述第一源极和所述第一漏极形成第一薄膜晶体管，并在所述衬底基板的显示区制作第二栅极；
22.在所述第一源极、所述第一漏极和所述第二栅极上制作层间介质层；
23.在所述层间介质层上制作金属氧化物层；
24.对所述金属氧化物层进行图案化以形成位于所述第二栅极上方的第二有源层；
25.在所述第二有源层上制作第二源极和第二漏极，以使所述第二栅极、所述第二有源层、所述第二源极和所述第二漏极形成第二薄膜晶体管，并使所述第一漏极与所述第二栅极电连接。
26.可选的，所述衬底基板的显示区上还设置有第二栅极线，所述第二栅极线与所述第二栅极电连接且同层设置；所述在所述第二有源层上制作第二源极和第二漏极，并使所述第一漏极与所述第二栅极电连接的步骤中，包括：
27.在所述金属氧化物层对应所述第一漏极和所述第二栅极线的位置分别开设第一通孔和第二通孔；
28.在所述金属氧化物层上制作第一连接线，及与所述第二有源层电连接的第二源极和第二漏极，所述第一连接线穿过第一通孔与所述第一漏极电连接，所述第一连接线穿过第二通孔与所述第二栅极线电连接，以使所述第一漏极与所述第二栅极电连接。
29.可选的，所述衬底基板的显示区上还设置有第二栅极线，所述第二栅极线与所述第二栅极电连接且同层设置；所述在所述第二有源层上制作第二源极和第二漏极，并使所述第一漏极与所述第二栅极电连接的步骤中，包括：
30.在所述第二有源层上制作第二源极和第二漏极，以使所述第二栅极、所述第二有源层、所述第二源极和所述第二漏极形成第二薄膜晶体管；
31.在所述第二源极和第二漏极上制作钝化层；
32.在所述钝化层上对应所述第一漏极和所述第二栅极线的位置分别开设第四通孔和第五通孔；
33.在所述钝化层上制作透明电极层；
34.对所述透明电极层图案化以形成第二连接线，并使所述第二连接线穿过所述第四通孔与所述第一漏极电连接，使所述第二连接线穿过所述第五通孔与所述第二栅极线电连接，以使所述第一漏极与所述第二栅极电连接。
35.第三方面，本技术提供一种显示面板，所述显示面板包括本技术实施方案中的阵列基板。
36.本技术提供一种阵列基板、阵列基板的制作方法及显示面板。阵列基板包括衬底基板和设置在衬底基板上的薄膜晶体管层，衬底基板具有显示区和位于显示区一侧的边框区。薄膜晶体管层包括位于边框区的第一薄膜晶体管，以及位于显示区的第二薄膜晶体管。第一薄膜晶体管的漏极与第二薄膜晶体管的栅极电连接，第一薄膜晶体管的源极和漏极与第二薄膜晶体管的栅极同层设置。通过使第一薄膜晶体管的源漏极与第二薄膜晶体管的栅极同层设置，第一薄膜晶体管的源漏极与第二薄膜晶体管的栅极时可通过一道光罩制程形成，由此简化了阵列基板的制作过程，降低了制作成本。
附图说明
37.下面结合附图，通过对本技术的具体实施方式详细描述，将使本技术的技术方案及其它有益效果显而易见。
38.图1为在衬底基板上制作第一薄膜晶体管和第二栅极后阵列基板的结构示意图；
39.图2为在图1的结构上制作层间介质层和金属氧化物层后阵列基板的结构示意图；
40.图3为在图2的结构上开设通孔后阵列基板的结构示意图；
41.图4为在图3的结构上沉积第三导电层后阵列基板的结构示意图；
42.图5为对图4中的第三导电层作图案化处理后阵列基板的结构示意图；
43.图6为在图5的结构上制作层间介质层后阵列基板的结构示意图；
44.图7为在图6的结构上制作钝化层和像素电极后阵列基板的结构示意图；
45.图8为在图2的结构上沉积第三导电层后阵列基板的结构示意图；
46.图9为在图8的结构上对第三导电层作图案化处理后阵列基板的结构示意图；
47.图10为在图9的结构上制作层间介质层后阵列基板的结构示意图；
48.图11为在图10的结构上制作钝化层和像素电极后阵列基板的结构示意图；
49.图12为本技术实施例中阵列基板的制作方法流程示意图；
50.图13为图12中步骤s8的流程示意图；
51.图14为图12中步骤s8的另一种实施例的流程示意图。
52.具体实施方式
53.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本技术，并不用于限制本技术。在本技术中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
54.本技术实施例提供一种阵列基板、阵列基板的制作方法及显示面板。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
55.第一方面，本技术提供一种阵列基板10。如图1所示，阵列基板10包括衬底基板11
和设置在衬底基板11上的薄膜晶体管层12。衬底基板11具有显示区11b和位于显示区11b一侧的边框区11a。薄膜晶体管层12包括位于边框区11a的第一薄膜晶体管121，以及位于显示区11b的第二薄膜晶体管122。
56.请参阅图1至图5，第一薄膜晶体管121包括依次设置在衬底基板11上的第一栅极1214a、第一有源层1211，以及与第一有源层1211电连接的第一源极1212和第一漏极1213。
57.第二薄膜晶体管122包括依次设置在衬底基板11上的第二栅极1224a、第二有源层1221，以及与第二有源层1221电连接的第二源极1222和第二漏极1223。第一源极1212、第一漏极1213与第二栅极1224a同层设置，第一漏极1213和第二栅极1224a电连接，以实现边框区11a内第一薄膜晶体管121对显示区11b内第二薄膜晶体管122的扫描驱动。
58.具体的，第一薄膜晶体管121的第一栅极1214a上加载电压后，第一薄膜晶体管121的第一源极1212和第一漏极1213导通，第一漏极1213通过第一连接线21将电信号传输至第二薄膜晶体管122的第二栅极1224a。第二栅极1224a受到电压加载后，第二薄膜晶体管122的第二源极1222和第二漏极1223导通，第二漏极1223将信号电压写入与其连接的像素。由此实现第一薄膜晶体管121对第二薄膜晶体管122的驱动。
59.薄膜晶体管(thin film transistor，tft)包括铟镓锌氧化物(indium gallium zinc oxide，igzo)tft以及非晶硅(a
‑
si)tft。igzo tft即有源层材料采用铟镓锌氧化物的tft，a
‑
si tft即是有源层材料采用非晶硅的tft。igzo tft具有载流子迁移率高，光照敏感度低等优点，更适合用于显示区11b中。而a
‑
si tft则具有自热效应小，稳定性好的优点，更适合用于边框区11a中以驱动显示区11b内的tft。
60.如图6所示，在本技术的实施例中，第一薄膜晶体管121为a
‑
si薄膜晶体管，第二薄膜晶体管122为igzo薄膜晶体管。即在显示区11b内采用igzo tft，在边框区11a内采用a
‑
si tft。因此，在提高显示效果的同时也避免了边框区11a内采用igzo tft时因为igzo tft的自热效应大造成显示区11b内的tft器件损坏。
61.通过使第一源极1212、第一漏极1213与第二栅极1224a同层设置，即第一薄膜晶体管121的源极和漏极与第二薄膜晶体管122的栅极同层设置，在制作第一源极1212、第一漏极1213与第二栅极1224a时，可通过先沉积一层金属层，然后对该金属层进行图案化的方式实现。第一源极1212、第一漏极1213与第二栅极1224a可以通过一道光罩制程形成。由此可以避免因为在goa区域和显示区11b域制作不同类型的薄膜晶体管时导致阵列基板10制程复杂的问题。
62.结合图5和图6，在本技术的实施例中，薄膜晶体管层12包括第一连接线21。在边框区11a内，第一漏极1213与第一连接线21电连接，在显示区11b内，第二栅极1224a与第一连接线21电连接。由此实现了第一漏极1213与第二栅极1224a的电连接，以使边框内的第一薄膜晶体管121输出信号至显示区11b内的第二薄膜晶体管122，实现对显示区11b内第二薄膜晶体管122的扫描驱动。
63.需要说明的是，第一漏极1213与第二栅极1224a的电连接可以通过多种方式实现。例如，第一连接线21可以与第二栅极1224a同层设置，即第一连接线21与第一源极1212、第一漏极1213与第二栅极1224a同层设置。在制作第一连接线21、第一源极1212、第一漏极1213与第二栅极1224a时，可通过先沉积金属层然后对该金属层进行图案化的方式实现。在对金属层进行图案化时，保证第一连接线21与第一漏极1213以及第二栅极1224a的电连接。
64.请参阅图5至图7，在本技术的另一些实施例中，第一连接线21与第二源极1222同层设置。第一连接线21与第一漏极1213之间设有层间介质层13，层间介质层13上开设有第一通孔301，第一连接线21穿过第一通孔301与第一漏极1213电连接。
65.薄膜晶体管层12包括位于显示区11b内的第二栅极线1224b，第二栅极线1224b与第二栅极1224a电连接且同层设置。需要说明的是，第二栅极线1224b与第二栅极1224a可以通过对同一层金属层进行图案化后形成。第一连接线21和第二栅极线1224b之间设有层间介质层13，层间介质层13上开设有第二通孔302，第一连接线21穿过第二通孔302与第二栅极线1224b电连接。
66.在制作第一连接线21、第二源极1222和第二漏极1223时，可以先在第一源极1212、第一漏极1213和第二栅极1224a上制作层间介质层13，然后在层间介质层13沉积金属层，最后通过对该金属层图案化以形成第一连接线21、第二源极1222和第二漏极1223。由此实现第一连接线21与第二源极1222同层设置。
67.请参阅图3至图6，在边框区11a内第一连接线21穿过第一通孔301与第一漏极1213电连接，在显示区11b内第一连接线21穿过第二通孔302与第二栅极线1224b电连接，以实现第一薄膜晶体管121的第一漏极1213与第二薄膜晶体管122的第二栅极1224a之间的电连接。
68.在本技术的实施例中，如图7所示，第一连接线21与层间介质层13之间设有金属氧化物层14，金属氧化物层14与第二有源层1221同层设置。
69.请参阅图2至图5，在第一源极1212和第一漏极1213之上制作层间介质层13后，继续在层间介质层13上制作金属氧化物层14。然后在金属氧化物上沉积一层金属层，对该金属层和金属氧化物层14作图案化处理。该金属层图案化后在边框区11a内形成第一连接线21，在显示区11b内形成第二薄膜晶体管122的第二源极1222和第二漏极1223。金属氧化物层14图案化后在显示区11b内形成第二薄膜晶体管122的第二有源层1221，即金属氧化物层14与第二有源层1221同层设置。
70.在边框区11a内，由于金属层对金属氧化物层14的遮挡，因此在边框区11a内第一连接线21下方的金属氧化物层14得以保留，即第一连接线21与层间介质层13之间设有金属氧化物层14。
71.需要说明的是，在层间介质层13上制作金属氧化物层14后，也可以先对其进行图案化以在显示区11b内形成第二有源层1221，并去除边框区11a内的金属氧化物层14。然后在金属氧化层和层间介质层13上沉积金属层，并对该金属层作图案化处理以在边框区11a内形成第一连接线21，在显示区11b内形成第二源极1222和第二漏极1223。按照该制作方式，则边框区11a内第一连接线21与层间介质层13直接连接。
72.在本技术的实施例中，金属氧化物层14的材料为铟镓锌氧化物(indium gallium zinc oxide，igzo)。可以理解的是，金属氧化物层14的材料也可以是铟镓氧化物(indium gallium oxide，igo)等其他类型的金属氧化物，具体可以根据实际情况进行确定。
73.如图7所示，在本技术的实施例中，薄膜晶体管层12包括位于边框区11a内的第一栅极线1214b，第一栅极线1214b与第一栅极1214a同层设置。在制作第一栅极1214a和第一栅极线1214b时，可以通过先沉积一层金属层，然后对该金属层进行图案化的方式形成第一栅极1214a和第一栅极线1214b。
74.层间介质层13上开设有第三通孔303，第一连接线21穿过第三通孔303与第一栅极线1214b电连接。第三通孔303的开设可以通过对层间介质层13进行光刻实现。
75.通过使第一连接线21穿过第三通孔303与第一栅极线1214b电连接，可以减小第一连接线21的电阻，有利于第一薄膜晶体管121的第一漏极1213与第二薄膜晶体管122的第二栅极1224a之间的电信号传输。
76.需要说明的是，第一漏极1213和第二栅极1224a之间的连接线除了可以与第二源极1222和第二漏极1223同层设置外，还可以与像素电极16同层设置。在本技术的一些实施例中，薄膜晶体管层12制作完成后，在薄膜晶体管层12上依次制作钝化层15和像素电极16层。
77.请参阅图8至图11，制作钝化层15后，在钝化层15上沉积一层ito薄膜，然后对ito薄膜作图案化处理。在边框区11a内，ito薄膜图案化后形成第二连接线22。在显示区11b内，ito薄膜图案化后形成像素电极16和第二连接线22，即第二连接线22与像素电极16同层设置。第一漏极1213通过第二连接线22与第二栅极1224a电连接，以使第一薄膜晶体管121和第二薄膜晶体管122之间实现电连接。像素电极16与第二漏极1223电连接，以使第二薄膜晶体管122将电信号输出至像素电极16。
78.需要说明的是，钝化层15的材料包括可溶性聚四氟乙烯(polytetrafluoroethylene、pfa)等具有良好绝缘性能的材料，具体可根据实际情况进行确定。像素电极16层的材料通常为氧化铟锡(indium tin oxide，ito)等透明的导电材料。
79.在本技术的一些实施例中，如图11所示，薄膜晶体管层12包括位于显示区11b内的第二栅极线1224b，第二栅极线1224b与第二栅极1224a电连接且同层设置。需要说明的是，第二栅极1224a与第二栅极线1224b可以通过先沉积金属层，然后对该金属层进行图案化的方式实现。
80.钝化层15上开设有对应第一漏极1213的第四通孔304和对应第二栅极线1224b的第五通孔305，第二连接线22穿过第四通孔304与第一漏极1213电连接，第二连接线22穿过第五通孔305与第二栅极线1224b电连接。由此实现了第一薄膜晶体管121与第二薄膜晶体管122之间的电连接。
81.为了减小第一薄膜晶体管121与第二薄膜晶体管122之间的电阻，可以将第二连接线22与第二栅极线1224b连接，以减小第二连接线22的电阻。如图11所示，钝化层15上开设有第六通孔306，第二连接线22穿过第六通孔306与第一栅极线1214b电连接。
82.需要说明的是，阵列基板10上包括多个第一薄膜晶体管121和多个第二薄膜晶体管122，多个第二薄膜晶体管122通常在显示区11b内呈阵列分布。每个第一薄膜晶体管121通过一条扫描线与多个第二薄膜晶体管122电连接，以实现对连接至该扫描线的多个第二薄膜晶体管122的驱动。
83.第二方面，本技术提供一种阵列基板10的制作方法，如图12所示，包括如下步骤：
84.s1、提供一衬底基板11，所述衬底基板11具有显示区11b和位于所述显示区11b一侧的边框区11a；
85.s2、在所述衬底基板11的边框区11a上制作第一栅极1214a；
86.s3、在所述第一栅极1214a上依次制作绝缘层17和第一有源层1211；
87.s4、在所述第一有源层1211上制作第一源极1212和第一漏极1213，以使所述第一
栅极1214a、所述第一有源层1211、所述第一源极1212和所述第一漏极1213形成第一薄膜晶体管121，并在所述衬底基板11的显示区11b制作第二栅极1224a；
88.s5、在所述第一源极1212、所述第一漏极1213和所述第二栅极1224a上制作层间介质层13；
89.s6、在所述层间介质层13上制作金属氧化物层14；
90.s7、对所述金属氧化物层14进行图案化以形成位于所述第二栅极1224a上方的第二有源层1221；
91.s8、在所述第二有源层1221上制作第二源极1222和第二漏极1223，以使所述第二栅极1224a、所述第二有源层1221、所述第二源极1222和所述第二漏极1223形成第二薄膜晶体管122，并使所述第一漏极1213与所述第二栅极1224a电连接。
92.首先提供一衬底基板11，其具有显示区11b和位于显示区11b一侧的边框区11a。衬底基板11的材料通常为玻璃。如图1所示，在衬底基板11上沉积第一导电层61，然后对其进行图案化处理，以在边框区11a内形成第一栅极1214a和第一栅极线1214b。第一导电层61的材料可以为铜或者铝等具有良好导电性能的材料。
93.结合图1和图2，制作第一栅极1214a和第一栅极线1214b后，在第一导电层61上制作绝缘层17，绝缘层17材料包括氮化硅或者氧化硅，可通过化学气相沉积法形成。之后，在绝缘层17上依次沉积非晶硅层50和第二导电层62，对第二导电层62和非晶硅层50进行图案化处理。
94.在边框区11a内，非晶硅层50图案化后形成第一薄膜晶体管121的第一有源层1211，边框区11a内第二导电层62图案化后形成第一薄膜晶体管121的第一源极1212和第一漏极1213。在显示区11b内第二导电层62图案化后形成第二薄膜晶体管122的栅极。
95.结合图1、图2和图3，在第一源极1212、第一漏极1213和第二栅极1224a上通过沉积方式制作层间介质层13，使层间介质层13覆盖绝缘层17、非晶硅层50和第二导电层62。层间介质层13的材料包括氧化硅和氮化硅等具有良好绝缘性能的材料。
96.接着，在层间介质层13上沉积金属氧化物层14，金属氧化物层14通常为铟镓锌氧化物(indium gallium zinc oxide，igzo)。可以理解的是，金属氧化物层14的材料也可以是铟镓氧化物(indium gallium oxide，igo)等其他类型的金属氧化物，具体可以根据实际情况进行确定。
97.结合图3、图4和图5，制作金属氧化物层14后，对其进行图案化处理，以在显示区11b内形成第二薄膜晶体管122的第二有源层1221。第二有源层1221与第二栅极1224a的位置对应，即第二有源层1221位于第二栅极1224a上方。
98.最后，在第二有源层1221上制作第二源极1222和第二漏极1223，以使第二栅极1224a、第二有源层1221、第二源极1222和第二漏极1223形成第二薄膜晶体管122，并使第一漏极1213与第二栅极1224a电连接。结合图3、图4和图5，第二源极1222和第二漏极1223通过对沉积在金属氧化物层14上的第三导电层63作图案化处理后形成。
99.需要说明的是，实现第一薄膜晶体管121的第一漏极1213与第二栅极1224a之间的电连接，可以通过多种方式实现。
100.如图13所示，在本技术的一些实施例中，步骤s8中包括如下步骤：
101.s81a、在所述金属氧化物层14对应所述第一漏极1213和所述第二栅极线1224b的
位置分别开设第一通孔301和第二通孔302；
102.s82a、在所述金属氧化物层14上制作第一连接线21，及与所述第二有源层1221电连接的第二源极1222和第二漏极1223，所述第一连接线21穿过第一通孔301与所述第一漏极1213电连接，所述第一连接线21穿过第二通孔302与所述第二栅极线1224b电连接，以使所述第一漏极1213与所述第二栅极1224a电连接。
103.结合图2和图3，衬底基板11的显示区11b上设置有第二栅极线1224b，第二栅极线1224b与第二栅极1224a电连接且同层设置。在层间介质层13上制作金属氧化物层14后，在金属氧化物层14对应第一漏极1213和第二栅极线1224b的位置分别开设第一通孔301和第二通孔302。
104.之后在金属氧化物层14上沉积第三导电层63，并使第三导电层63穿过第一通孔301与第一漏极1213电连接，使第三导电层63穿过第二通孔302与第二栅极1224a电连接。
105.对第三导电层63作图案化处理后，在边框区11a内形成与第一漏极1213电连接的第一连接线21，在显示区11b内形成与第二栅极1224a电连接的第一连接线21。第一漏极1213和第二栅极1224a通过第一连接线21实现电连接。第二导电层62位于显示区11b内第二有源层1221上方的部分在图案化后形成第二薄膜晶体管122的第二源极1222和第二漏极1223。
106.结合图2、图3和图4，通过使第一连接线21与第二源极1222、第二漏极1223同层设置，第一连接线21所在的第三导电层63与第一漏极1213、第二栅极线1224b所在的第二导电层62之间仅相隔一层间介质层13。开设第一通孔301和第二通孔302，并使第一连接线21分别连接第一漏极1213与第二栅极线1224b时，在工艺上容易实现，避免了开设较深的通孔时造成的工艺困难。
107.在本技术的另一些实施例中，如图14所示，步骤s8中包括如下步骤：
108.s81b、在所述第二有源层1221上制作第二源极1222和第二漏极1223，以使所述第二栅极1224a、所述第二有源层1221、所述第二源极1222和所述第二漏极1223形成第二薄膜晶体管122；
109.s82b、在所述第二源极1222和第二漏极1223上制作钝化层15；
110.s83b、在所述钝化层15上对应所述第一漏极1213和所述第二栅极线1224b的位置分别开设第四通孔304和第五通孔305；
111.s84b、在所述钝化层15上制作透明电极层40；
112.s85b、对所述透明电极层40图案化以形成第二连接线22，并使所述第二连接线22穿过所述第四通孔304与所述第一漏极1213电连接，使所述第二连接线22穿过所述第五通孔305与所述第二栅极线1224b电连接，以使所述第一漏极1213与所述第二栅极1224a电连接。
113.结合图2、图8、图9和图10，在层间介质层13上依次沉积金属氧化物层14和第三导电层63后，对金属氧化物层14和第三导电层63作图案化处理，以在显示区11b内形成第二有源层1221、第二源极1222和第二漏极1223。第二有源层1221、第二源极1222和第二漏极1223形成第二薄膜晶体管122。然后，在第二源极1222和第二漏极1223上再制作一层间介质层13，以形成薄膜晶体管层12。
114.结合图9和图10，薄膜晶体管层12制作完成后，在其之上制作钝化层15。钝化层15
的材料包括可溶性聚四氟乙烯(polytetrafluoro ethylene、pfa)和聚氯乙烯(polyvinylchloride、pv)等具有良好绝缘性能的材料，具体可根据实际情况进行确定。
115.结合图10和图11，在钝化层15上对应第一漏极1213和第二栅极线1224b的位置分别开设第四通孔304和第五通孔305，开设通孔可以通过光刻工艺实现。之后，在钝化层15上沉积一层透明导电层，并使透明导电层穿过第四通孔304与第一漏极1213电连接，使透明导电层穿过第五通孔305与第二栅极线1224b电连接，以实现第一漏极1213与第二栅极1224a之间的电连接。透明导电层的材料通常为氧化铟锡(indium tin oxide，ito)等具有良好透光性和导电性的材料。
116.结合图10和图11，对透明导电层作图案化处理后，形成第二连接线22和像素电极16。第二连接线22分别与第一薄膜晶体管121的第一漏极1213和第二薄膜晶体管122的第二栅极1224a电连接，像素电极16与第二薄膜晶体管122的第二漏极1223电连接。
117.如图11所示，为了减小第一漏极1213与第二栅极1224a之间的连接电阻，可以在钝化层15对应第一栅极线1214b的位置开设第六通孔306，并使第二连接线22穿过第六通孔306与第一栅极线1214b电连接。
118.第三方面，本技术提供一种显示面板。显示面板包括本技术实施例中所提供的阵列基板10。
119.以上对本技术提供的一种阵列基板、阵列基板的制作方法及显示面板进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例的技术方案的范围。