栅极驱动电路、显示基板及栅极驱动电路的驱动方法与流程

1.本技术涉及电子技术领域，特别是涉及栅极驱动电路、显示基板及栅极驱动电路的驱动方法。


背景技术：

2.在电子技术领域，为了降低成本，在液晶面板中扫描电极通常采用goa(gate driver on array，阵列上的门驱动器)驱动(即栅极驱动电路)来代替gate(栅极)ic(integrated circuit，集成电路)芯片，以减少ic芯片的使用量；同时栅极驱动电路还可以实现panel(镶板)窄边框设计。相关技术中的栅极驱动电路，在信号输出过程中，时钟信号端会与直流低电平端导通，形成直流电流，造成栅极驱动电路功耗偏高。


技术实现要素：

3.本技术实施例的目的在于提供一种栅极驱动电路、显示基板及栅极驱动电路的驱动方法，以实现降低栅极驱动电路的功耗。具体技术方案如下：
4.第一方面，本技术实施例提供了一种栅极驱动电路，包括：
5.gate输出模块、pu电压控制模块、pd电压控制模块及直流阻断模块；
6.所述pu电压控制模块用于通过控制栅极驱动电路上拉点位的电压来控制所述gate输出模块的输出端与第一时钟信号端导通；
7.所述pd电压控制模块分别与第二时钟信号端、直流低电平端连接，用于基于第二时钟信号端的信号与直流低电平端的信号，控制栅极驱动电路下拉点位的电压，并通过控制栅极驱动电路下拉点位的电压来控制所述gate输出模块的输出端与直流低电平端导通；
8.所述gate输出模块分别与第一时钟信号端、直流低电平端连接，用于响应于所述pu电压控制模块及所述pd电压控制模块的控制，将输出端与第一时钟信号端或直流低电平端导通；
9.所述直流阻断模块，用于第二时钟信号端端与直流低电平端的直流通路。
10.在一种可能的实施方式中，所述gate输出模块包括第三晶体管、第四晶体管、第一电容，所述pu电压控制模块包括第一晶体管、第二晶体管、第五晶体管，所述pd电压控制模块包括第六晶体管、第七晶体管，所述直流阻断模块包括第十二晶体管、第十三晶体管；
11.所述第一晶体管的栅极与第一扫描开启端连接，所述第一晶体管的第一端与第一扫描控制端连接，所述第一晶体管的第二端与栅极驱动电路上拉点位连接；
12.所述第二晶体管的栅极与第二扫描开启端连接，所述第二晶体管的第一端与栅极驱动电路上拉点位连接，所述第二晶体管的第二端与第二扫描控制端连接；
13.所述第三晶体管的栅极与栅极驱动电路上拉点位连接，所述第三晶体管的第一端与第一时钟信号端连接，所述第三晶体管的第二端与输出端连接；
14.所述第四晶体管的栅极与栅极驱动电路下拉点位连接，所述第四晶体管的第一端与输出端连接，所述第四晶体管的第二端与直流低电平端连接；
15.所述第五晶体管的栅极与栅极驱动电路下拉点位连接，所述第五晶体管的第一端与栅极驱动电路上拉点位连接，所述第五晶体管的第二端与直流低电平端连接；
16.所述第六晶体管的栅极与栅极驱动电路上拉点位连接，所述第六晶体管的第一端与栅极驱动电路下拉点位连接，所述第六晶体管的第二端与直流低电平端连接；
17.所述第七晶体管的栅极与第一扫描控制端连接，所述第七晶体管的第一端与第二时钟信号端连接，所述第七晶体管的第二端与第十三晶体管的栅极连接；
18.所述第十二晶体管的栅极与第二扫描控制端连接，所述第十二晶体管的第一端与第十三晶体管的栅极连接，所述第十二晶体管的第二端与第三时钟信号端连接；
19.所述第十三晶体管的第一端与直流高电平端连接，所述第十三晶体管的第二端与栅极驱动电路下拉点位连接；
20.所述第一电容的第一端与所述第三晶体管的栅极连接，所述第一电容的第二端与输出端连接。
21.在一种可能的实施方式中，所述栅极驱动电路还包括：保护模块；
22.所述保护模块分别与所述gate输出模块、所述pu电压控制模块连接，用于对所述pu电压控制模块进行保护。
23.在一种可能的实施方式中，所述保护模块包括第九晶体管；
24.所述第九晶体管设置在栅极驱动电路上拉点位与所述第三晶体管的栅极之间，其中，所述第九晶体管的栅极与直流高电平端连接，所述第九晶体管的第一端与栅极驱动电路上拉点位连接，所述第九晶体管的第二端与第三晶体管的栅极连接。
25.在一种可能的实施方式中，所述栅极驱动电路还包括：pu复位模块及pd复位模块；
26.所述pu复位模块与复位电压端连接，用于基于复位电压端的信号，对栅极驱动电路上拉点位的电压进行复位；
27.所述pd复位模块与gate输出模块的输出端连接，用于基于gate输出模块的输出端的信号，对栅极驱动电路下拉点位的电压进行复位。
28.在一种可能的实施方式中，所述pd复位模块包括第八晶体管，所述pu复位模块包括第十晶体管；
29.所述第八晶体管的栅极与输出端连接，所述第八晶体管的第一端与栅极驱动电路下拉点位连接，所述第八晶体管的第二端与直流低电平端连接；
30.所述第十晶体管的栅极与复位电压端连接，所述第十晶体管的第一端与栅极驱动电路上拉点位连接，所述第十晶体管的第二端与直流低电平端连接。
31.在一种可能的实施方式中，所述栅极驱动电路还包括：pd电位保持模块；
32.所述pd电位保持模块分别与栅极驱动电路下拉点位、直流低电平端连接，用于保持栅极驱动电路下拉点位的电压。
33.在一种可能的实施方式中，所述pd电位保持模块，包括：第二电容；
34.所述第二电容的第一端与栅极驱动电路下拉点位连接，所述第二电容的第二端与直流低电平端连接。
35.在一种可能的实施方式中，所述栅极驱动电路还包括：触碰控制模块；
36.所述触碰控制模块与触控电压端连接，用于基于触控电压端的信号，控制所述gate输出模块的输出端与直流低电平端导通。
37.在一种可能的实施方式中，所述触碰控制模块，包括第十一晶体管；
38.所述第十一晶体管的栅极与触控电压端连接，所述第十一晶体管的第一端与输出端连接，所述第十一晶体管的第二端与直流低电平端连接。
39.第二方面，本技术实施例提供了一种显示基板，包括：多个本技术中任一所述的栅极驱动电路及多个时钟信号源，所述多个栅极驱动电路分为多级，所述多个栅极驱动电路的级数与时钟信号源的数量相等，不同级的栅极驱动电路的相同时钟信号端连接不同的时钟信号源，同一级的栅极驱动电路连接的相同时钟信号端连接相同的时钟信号源。
40.在一种可能的实施方式中，所述多个栅极驱动电路分为四级；
41.第一级栅极驱动电路的输出端与第二级栅极驱动电路的第一扫描开启端连接，所述第一级栅极驱动电路的第二扫描开启端与第三级栅极驱动电路的第一扫描开启端连接，第一级栅极驱动电路的第一时钟信号端与第一时钟信号源连接，第一级栅极驱动电路的第二时钟信号端与第二时钟信号源连接，第一级栅极驱动电路的第三时钟信号端与第四时钟信号源连接；
42.第二级栅极驱动电路的第二扫描开启端与第四级栅极驱动电路的第一扫描开启端连接，第二级栅极驱动电路的第一时钟信号端与第二时钟信号源连接，第二级栅极驱动电路的第二时钟信号端与第三时钟信号源连接，第二级栅极驱动电路的第三时钟信号端与第一时钟信号源连接；
43.第三级栅极驱动电路的第二扫描开启端与第四级栅极驱动电路的输出端连接，第三级栅极驱动电路的第一时钟信号端与第三时钟信号源连接，第三级栅极驱动电路的第二时钟信号端与第四时钟信号源连接，第三级栅极驱动电路的第三时钟信号端与第二时钟信号源连接；
44.第四级栅极驱动电路的第一时钟信号端与第四时钟信号源连接，第四级栅极驱动电路的第二时钟信号端与第一时钟信号源连接，第四级栅极驱动电路的第三时钟信号端与第三时钟信号源连接。
45.第三方面，本技术实施例提供了一种栅极驱动电路的驱动方法，应用于包括四级栅极驱动电路的显示基板，所述方法包括：
46.第一阶段：第一级栅极驱动电路的第一扫描开启端输入高电平，第一时钟信号源为高电平，第二时钟信号源、第三时钟信号源、第四时钟信号源均为低电平；第一级栅极驱动电路的输出为高电平；第二级栅极驱动电路、第三级栅极驱动电路、第四级栅极驱动电路均输出低电平；
47.第二阶段：第二时钟信号源为高电平，第一时钟信号源、第三时钟信号源、第四时钟信号源均为低电平；第二级栅极驱动电路的输出为高电平；第一级栅极驱动电路、第三级栅极驱动电路、第四级栅极驱动电路均输出低电平；
48.第三阶段：第三时钟信号源为高电平，第一时钟信号源、第二时钟信号源、第四时钟信号源均为低电平；第三级栅极驱动电路的输出为高电平；第一级栅极驱动电路、第二级栅极驱动电路、第四级栅极驱动电路均输出低电平；
49.第四阶段：第四时钟信号源为高电平，第一时钟信号源、第二时钟信号源、第三时钟信号源均为低电平；第四级栅极驱动电路的输出为高电平；第一级栅极驱动电路、第二级栅极驱动电路、第三级栅极驱动电路均输出低电平。
50.在一种可能的实施方式中，在栅极驱动电路正向扫描的情况下，第一扫描控制端为高电平、第二扫描控制端为低电平；在栅极驱动电路反向扫描的情况下，第一扫描控制端为低电平、第二扫描控制端为高电平。
51.本技术实施例有益效果：
52.本技术实施例提供的栅极驱动电路、显示基板及栅极驱动电路的驱动方法，栅极驱动电路，包括：gate输出模块、pu电压控制模块、pd电压控制模块及直流阻断模块；pu电压控制模块用于通过控制栅极驱动电路上拉点位的电压来控制gate输出模块的输出端与第一时钟信号端导通；pd电压控制模块分别与第二时钟信号端、直流低电平端连接，用于基于第二时钟信号端的信号与直流低电平端的信号，控制栅极驱动电路下拉点位的电压，并通过控制栅极驱动电路下拉点位的电压来控制gate输出模块的输出端与直流低电平端导通；gate输出模块分别与第一时钟信号端、直流低电平端连接，用于响应于pu电压控制模块及pd电压控制模块的控制，将输出端与第一时钟信号端或直流低电平端导通；直流阻断模块，用于第二时钟信号端端与直流低电平端的直流通路。在栅极驱动电路中增加直流阻断模块，利用直流阻断模块来阻断第二时钟信号端端与直流低电平端的直流通路，从而可以减少栅极驱动电路的功耗，增加晶体管的使用寿命。
53.当然，实施本技术的任一产品或方法并不一定需要同时达到以上所述的所有优点。
附图说明
54.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
55.图1为相关技术中栅极驱动电路的一种示意图；
56.图2为本技术实施例的栅极驱动电路的第一种示意图；
57.图3为本技术实施例的栅极驱动电路的第二种示意图；
58.图4为本技术实施例的栅极驱动电路的第三种示意图；
59.图5为本技术实施例的栅极驱动电路的第四种示意图；
60.图6为本技术实施例的栅极驱动电路的第五种示意图；
61.图7为本技术实施例的栅极驱动电路的第六种示意图；
62.图8为本技术实施例的四级栅极驱动电路的一种示意图；
63.图9为本技术实施例的四级栅极驱动电路正向扫描的时序一种示意图；
64.图10为本技术实施例的四级栅极驱动电路反向扫描的时序一种示意图。
具体实施方式
65.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员基于本技术所获得的所有其他实施例，都属于本技术保护的范围。
66.相关技术中的栅极驱动电路，例如图1所示的栅极驱动电路，第二时钟信号端
(clk2端)、第一扫描开启端(stv端)、第一扫描控制端(cn端)输入高电平，t1及t7打开，栅极驱动电路上拉点位(pu_cn点位)为高电平，t6打开，clk2端与直流低电平端(vgl_g端)之间形成直流通路。clk2为高电平，vgl_g为低电平，形成直流电流，一方面增加电路功耗，另一方面由于发热效应会影响晶体管的使用寿命，其中，t1
‑
t7表示晶体管，c1表示电容。
67.有鉴于此，本技术实施例提供了一种栅极驱动电路，参见图2，包括：
68.gate输出模块、pu电压控制模块、pd电压控制模块及直流阻断模块；
69.所述pu电压控制模块用于通过控制栅极驱动电路上拉点位(pu_cn点位)的电压来控制所述gate输出模块的输出端(output端)与第一时钟信号端(clk1端)导通；
70.所述pd电压控制模块分别与第二时钟信号端(clk2端)、直流低电平端(vgl_g端)连接，用于基于第二时钟信号端(clk2端)的信号与直流低电平端(vgl_g端)的信号，控制栅极驱动电路下拉点位(pd点位)的电压，并通过控制栅极驱动电路下拉点位(pd点位)的电压来控制所述gate输出模块的输出端(output端)与直流低电平端(vgl_g端)导通；
71.所述gate输出模块分别与第一时钟信号端(clk1端)、直流低电平端(vgl_g端)连接，用于响应于所述pu电压控制模块及所述pd电压控制模块的控制，将输出端(output端)与第一时钟信号端(clk1端)或直流低电平端(vgl_g端)导通；
72.所述直流阻断模块，用于第二时钟信号端(clk2端)端与直流低电平端(vgl_g端)的直流通路。
73.在本技术实施例中，在栅极驱动电路中增加直流阻断模块，利用直流阻断模块来阻断第二时钟信号端(clk2端)端与直流低电平端(vgl_g端)的直流通路，从而可以减少栅极驱动电路的功耗，增加晶体管的使用寿命。
74.在一种可能的实施方式中，参见图3，所述gate输出模块包括第三晶体管t3、第四晶体管t4、第一电容c1，所述pu电压控制模块包括第一晶体管t1、第二晶体管t2、第五晶体管t5，所述pd电压控制模块包括第六晶体管t6、第七晶体管t7，所述直流阻断模块包括第十二晶体管t12、第十三晶体管t13；
75.所述第一晶体管t1的栅极与第一扫描开启端(stv端)连接，所述第一晶体管t1的第一端与第一扫描控制端(cn端)连接，所述第一晶体管t1的第二端与栅极驱动电路上拉点位(pu_cn点位)连接；
76.所述第二晶体管t2的栅极与第二扫描开启端(rst端)连接，所述第二晶体管t2的第一端与栅极驱动电路上拉点位(pu_cn点位)连接，所述第二晶体管t2的第二端与第二扫描控制端(cnb端)连接；
77.所述第三晶体管t3的栅极与栅极驱动电路上拉点位(pu_cn点位)连接，所述第三晶体管t3的第一端与第一时钟信号端(clk1端)连接，所述第三晶体管t3的第二端与输出端(output端)连接；
78.所述第四晶体管t4的栅极与栅极驱动电路下拉点位(pd点位)连接，所述第四晶体管t4的第一端与输出端(output端)连接，所述第四晶体管t4的第二端与直流低电平端(vgl_g端)连接；
79.所述第五晶体管t5的栅极与栅极驱动电路下拉点位(pd点位)连接，所述第五晶体管t5的第一端与栅极驱动电路上拉点位(pu_cn点位)连接，所述第五晶体管t5的第二端与直流低电平端(vgl_g端)连接；
80.所述第六晶体管t6的栅极与栅极驱动电路上拉点位(pu_cn点位)连接，所述第六晶体管t6的第一端与栅极驱动电路下拉点位(pd点位)连接，所述第六晶体管t6的第二端与直流低电平端(vgl_g端)连接；
81.所述第七晶体管t7的栅极与第一扫描控制端(cn端)连接，所述第七晶体管t7的第一端与第二时钟信号端(clk2端)连接，所述第七晶体管t7的第二端与第十三晶体管t13的栅极连接；
82.所述第十二晶体管t12的栅极与第二扫描控制端(cnb端)连接，所述第十二晶体管t12的第一端与第十三晶体管t13的栅极连接，所述第十二晶体管t12的第二端与第三时钟信号端(clk3端)连接；
83.所述第十三晶体管t13的第一端与直流高电平端(vgh_g端)连接，所述第十三晶体管t13的第二端与栅极驱动电路下拉点位(pd点位)连接；
84.所述第一电容c1的第一端与所述第三晶体管t3的栅极连接，所述第一电容c1的第二端与输出端(output端)连接。
85.一个例子中，各晶体管均可以为tft(thin film transistor，薄膜晶体管)。一个例子中，针对本技术中的任一晶体管，该晶体管可以为n型mos管，也可以为p型mos管，具体可以根据实际情况自行选择；该晶体管的第一端为源极或漏极，该晶体管的第二端为与第一端对应的漏极或源极。
86.在本技术实施例中，并不利用第二时钟信号端(clk2端)来拉高pd点位的电平，而是利用直流高电平端(vgh_g端)来拉高pd点位的电平，第二时钟信号端(clk2端)与直流低电平端(vgl_g端)不存在可以导通的通路，也即第二时钟信号端(clk2端)与直流低电平端(vgl_g端)不存在直连的情况，从而可以减少栅极驱动电路的功耗，增加晶体管的使用寿命。此外，通过第二扫描控制端(cnb端)、第十三晶体管t13、第三时钟信号端(clk3端)等部分，还可以实现方向扫描，其中，在第一扫描控制端(cn端)为高电平、第二扫描控制端(cnb端)为低电平的情况下，栅极驱动电路正向扫描；在第一扫描控制端(cn端)为低电平、第二扫描控制端(cnb端)为高电平的情况下，栅极驱动电路反向扫描。
87.在一种可能的实施方式中，所述栅极驱动电路还包括：保护模块；所述保护模块分别与所述gate输出模块、所述pu电压控制模块连接，用于对所述pu电压控制模块进行保护。利用保护模块对pu电压控制模块进行保护，能够较少因gate输出模块的电压倒灌而造成pu电压控制模块损坏的情况。
88.一个例子中，例如图4所示，所述保护模块包括第九晶体管t9；所述第九晶体管t9设置在栅极驱动电路上拉点位(pu_cn点位)与所述第三晶体管t3的栅极之间，其中，所述第九晶体管t9的栅极与直流高电平端(vgh_g端)连接，所述第九晶体管t9的第一端与栅极驱动电路上拉点位(pu_cn点位)连接，所述第九晶体管t9的第二端与第三晶体管t3的栅极连接。
89.一个例子中，第九晶体管可以为tft(thin film transistor，薄膜晶体管)。一个例子中，第九晶体管可以为n型mos管，也可以为p型mos管，具体可以根据实际情况自行选择；第九晶体管的第一端为源极或漏极，第九晶体管的第二端为与第一端对应的漏极或源极。在本技术实施例中，通过第九晶体管可以减少因gate输出模块的电压倒灌而造成第一晶体管及第二晶体管损坏的情况。
90.在一种可能的实施方式中，所述栅极驱动电路还包括：pu复位模块及pd复位模块；所述pu复位模块与复位电压端(reset端)连接，用于基于复位电压端(reset端)的信号，对栅极驱动电路上拉点位(pu_cn点位)的电压进行复位；所述pd复位模块与gate输出模块的输出端(output端)连接，用于基于gate输出模块的输出端(output端)的信号，对栅极驱动电路下拉点位(pd点位)的电压进行复位。
91.一个例子中，参见图5，所述pd复位模块包括第八晶体管t8，所述pu复位模块包括第十晶体管t10；
92.所述第八晶体管t8的栅极与输出端(output端)连接，所述第八晶体管t8的第一端与栅极驱动电路下拉点位(pd点位)连接，所述第八晶体管t8的第二端与直流低电平端(vgl_g端)连接；
93.所述第十晶体管t10的栅极与复位电压端(reset端)连接，所述第十晶体管t10的第一端与栅极驱动电路上拉点位(pu_cn点位)连接，所述第十晶体管t10的第二端与直流低电平端(vgl_g端)连接。
94.一个例子中，各晶体管均可以为tft(thin film transistor，薄膜晶体管)。一个例子中，针对本技术中的任一晶体管，该晶体管可以为n型mos管，也可以为p型mos管，具体可以根据实际情况自行选择；该晶体管的第一端为源极或漏极，该晶体管的第二端为与第一端对应的漏极或源极。
95.在本技术实施例中，利用pu复位模块可以实现对栅极驱动电路上拉点位(pu_cn点位)的电压进行复位，利用pd复位模块可以实现对栅极驱动电路下拉点位(pd点位)的电压进行复位，从而可以实现栅极驱动电路上拉点位(pu_cn点位)与栅极驱动电路下拉点位(pd点位)电压的快速复位，减少电压信号噪声，提高栅极驱动电路输出的信号的准确度。
96.在一种可能的实施方式中，所述栅极驱动电路还包括：pd电位保持模块；所述pd电位保持模块分别与栅极驱动电路下拉点位(pd点位)、直流低电平端(vgl_g端)连接，用于保持栅极驱动电路下拉点位(pd点位)的电压。
97.一个例子中，参见图6，所述pd电位保持模块，包括：第二电容c2；所述第二电容c2的第一端与栅极驱动电路下拉点位(pd点位)连接，所述第二电容c2的第二端与直流低电平端(vgl_g端)连接。
98.在本技术实施例中，通过第二电容可以保持栅极驱动电路下拉点位(pd点位)的电压，同时可以对栅极驱动电路下拉点位(pd点位)的电压进行去噪。
99.在一种可能的实施方式中，所述栅极驱动电路还包括：触碰控制模块；所述触碰控制模块与触控电压端(en_touch端)连接，用于基于触控电压端(en_touch端)的信号，控制所述gate输出模块的输出端(output端)与直流低电平端(vgl_g端)导通。
100.一个例子中，参见图7，所述触碰控制模块，包括第十一晶体管t11；所述第十一晶体管t11的栅极与触控电压端(en_touch端)连接，所述第十一晶体管t11的第一端与输出端(output端)连接，所述第十一晶体管t11的第二端与直流低电平端(vgl_g端)连接。
101.一个例子中，第十一晶体管可以为tft(thin film transistor，薄膜晶体管)。一个例子中，第十一晶体管可以为n型mos管，也可以为p型mos管，具体可以根据实际情况自行选择；第十一晶体管的第一端为源极或漏极，第十一晶体管的第二端为与第一端对应的漏极或源极。
102.在本技术实施例中，利用第十一晶体管实现触碰过程中输出端(output端)的复位，从而栅极驱动电路可以支持触碰功能，满足多种用户需求。
103.本技术实施例还提供了一种显示基板，包括：多个本技术中任一所述的栅极驱动电路及多个时钟信号源，所述多个栅极驱动电路分为多级，所述多个栅极驱动电路的级数与时钟信号源的数量相等，不同级的栅极驱动电路的相同时钟信号端连接不同的时钟信号源，同一级的栅极驱动电路连接的相同时钟信号端连接相同的时钟信号源。
104.栅极驱动电路的级数与时钟信号源的数量相等，例如栅极驱动电路的级数为4，时钟信号源的数量也为4；例如栅极驱动电路的级数为5，时钟信号源的数量也为5；例如栅极驱动电路的级数为8，时钟信号源的数量也为8等。
105.不同级的栅极驱动电路的相同时钟信号端连接不同的时钟信号源，例如，第一级栅极驱动电路的第一时钟信号端与第二级栅极驱动电路的第一时钟信号端需要连接不同的时钟信号源。同一级的栅极驱动电路连接的相同时钟信号端连接相同的时钟信号源，例如，两个第一级栅极驱动电路的第一时钟信号端连接同一时钟信号源。
106.在一种可能的实施方式中，参见图8，所述多个栅极驱动电路分为四级；
107.第一级栅极驱动电路的输出端(output端)与第二级栅极驱动电路的第一扫描开启端(stv端)连接，所述第一级栅极驱动电路的第二扫描开启端(rst端)与第二级栅极驱动电路的输出端(output端)连接，第一级栅极驱动电路的第一时钟信号端与第一时钟信号源连接，第一级栅极驱动电路的第二时钟信号端与第二时钟信号源连接，第一级栅极驱动电路的第三时钟信号端与第四时钟信号源连接；
108.第二级栅极驱动电路的第二扫描开启端(rst端)与第三级栅极驱动电路的输出端(output端)连接，第二级栅极驱动电路的第一时钟信号端与第二时钟信号源连接，第二级栅极驱动电路的第二时钟信号端与第三时钟信号源连接，第二级栅极驱动电路的第三时钟信号端与第一时钟信号源连接；
109.第三级栅极驱动电路的第一扫描开启端(stv端)与第二级栅极驱动电路的输出端(output端)连接，第三级栅极驱动电路的第二扫描开启端(rst端)与第四级栅极驱动电路的输出端(output端)连接，第三级栅极驱动电路的第一时钟信号端与第三时钟信号源连接，第三级栅极驱动电路的第二时钟信号端与第四时钟信号源连接，第三级栅极驱动电路的第三时钟信号端与第二时钟信号源连接；
110.第四级栅极驱动电路的第一扫描开启端(stv端)与第三级栅极驱动电路的输出端(output端)连接，第四级栅极驱动电路的第一时钟信号端与第四时钟信号源连接，第四级栅极驱动电路的第二时钟信号端与第一时钟信号源连接，第四级栅极驱动电路的第三时钟信号端与第三时钟信号源连接。
111.一个例子中，显示基板还包括第一扫描开启信号源及第二扫描开启信号源，第一级栅极驱动电路的第一扫描开启端(stv端)与第一扫描开启信号源连接，第四级栅极驱动电路的第二扫描开启端(rst端)与第二扫描开启信号源连接。
112.一个例子中，本组的第一级栅极驱动电路的第一扫描开启端(stv端)与上一组的第四级栅极驱动电路的输出端(output端)连接，本组的第四级栅极驱动电路的第二扫描开启端(rst端)与下一组的第一级栅极驱动电路的输出端(output端)连接。其中，如图8所示，相邻排布的第一级栅极驱动电路至第四级栅极驱动电路称为一组。
113.可以理解的是，图8中每级栅极驱动电路的电路图仅为示意，各级栅极驱动电路的电路图可以根据实际情况自定义设置，例如还可以如图4
‑
图7所示，均在本技术的保护范围内。
114.本技术实施例还提供了一种栅极驱动电路的驱动方法，包括四级栅极驱动电路的显示基板，所述方法包括：
115.第一阶段：第一级栅极驱动电路的第一扫描开启端(stv端)输入高电平，第一时钟信号源为高电平，第二时钟信号源、第三时钟信号源、第四时钟信号源均为低电平；第一级栅极驱动电路的输出为高电平；第二级栅极驱动电路、第三级栅极驱动电路、第四级栅极驱动电路均输出低电平；
116.第二阶段：第二时钟信号源为高电平，第一时钟信号源、第三时钟信号源、第四时钟信号源均为低电平；第二级栅极驱动电路的输出为高电平；第一级栅极驱动电路、第三级栅极驱动电路、第四级栅极驱动电路均输出低电平；
117.第三阶段：第三时钟信号源为高电平，第一时钟信号源、第二时钟信号源、第四时钟信号源均为低电平；第三级栅极驱动电路的输出为高电平；第一级栅极驱动电路、第二级栅极驱动电路、第四级栅极驱动电路均输出低电平；
118.第四阶段：第四时钟信号源为高电平，第一时钟信号源、第二时钟信号源、第三时钟信号源均为低电平；第四级栅极驱动电路的输出为高电平；第一级栅极驱动电路、第二级栅极驱动电路、第三级栅极驱动电路均输出低电平。
119.下面，以各晶体管均为n型mos管，且栅极驱动电路正向扫描为例进行说明。
120.第一阶段：第一时钟信号源为高电平，第二时钟信号源、第三时钟信号源、第四时钟信号源均为低电平，第一扫描控制端(cn端)输入高电平，第二扫描控制端(cnb端)为低电平，直流高电平端(vgh_g端)为高电平，复位电压端(reset端)为低电平，触控电压端(en_touch端)为低电平。
121.针对当前组的第一级栅极驱动电路，第一级栅极驱动电路的第一时钟信号端(clk1端)与第一时钟信号源连接，第一级栅极驱动电路的第二时钟信号端(clk2端)与第二时钟信号源连接，第一级栅极驱动电路的第三时钟信号端(clk3端)与第四时钟信号源连接。第一级栅极驱动电路的第一扫描开启端(stv端)输入高电平，第二扫描开启端(rst端)为低电平，t1、t7打开，第一扫描控制端(cn端)输入高电平给c1充电，第一级栅极驱动电路的栅极驱动电路上拉点位(pu_cn点位)为高电平，t3打开、t6打开，t13关闭，第一级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为低电平，t4关闭，第一级栅极驱动电路的输出第一时钟信号源的高电平信号。此时虽然t7打开，但是第二时钟信号源为低电平，因此不会形成第二时钟信号端(clk2端)与直流低电平端(vgl_g端)的通路。
122.针对当前组的第二级栅极驱动电路，第二级栅极驱动电路的第一时钟信号端(clk1端)与第二时钟信号源连接，第二级栅极驱动电路的第二时钟信号端(clk2端)与第三时钟信号源连接，第二级栅极驱动电路的第三时钟信号端(clk3端)与第一时钟信号源连接。第二级栅极驱动电路的第一扫描开启端(stv端)输入高电平，第二扫描开启端(rst端)为低电平，t1、t7打开，第一扫描控制端(cn端)输入的高电平给c1充电，第二级栅极驱动电路的栅极驱动电路上拉点位(pu_cn点位)为高电平，t3打开、t6打开，t13关闭，第二级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为低电平，t4关闭，第二级栅极驱动电路的输
出第二时钟信号源的低电平信号。此时虽然t7打开，但是第三时钟信号源为低电平，因此不会形成第二时钟信号端(clk2端)与直流低电平端(vgl_g端)的通路。
123.针对当前组的第三级栅极驱动电路，第三级栅极驱动电路的第一时钟信号端(clk1端)与第三时钟信号源连接，第三级栅极驱动电路的第二时钟信号端(clk2端)与第四时钟信号源连接，第三级栅极驱动电路的第三时钟信号端(clk3端)与第二时钟信号源连接。第三级栅极驱动电路的第一扫描开启端(stv端)输入低电平，第二扫描开启端(rst端)为低电平，t1关闭，t7打开，t13打开，第三级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为高电平，t4、t5打开，第三级栅极驱动电路的栅极驱动电路上拉点位(pu_cn点位)为低电平，t3关闭，第三级栅极驱动电路的输出直流低电平端(vgl_g端)的低电平信号。
124.针对当前组的第四级栅极驱动电路，第四级栅极驱动电路的第一时钟信号端(clk1端)与第四时钟信号源连接，第四级栅极驱动电路的第二时钟信号端(clk2端)与第一时钟信号源连接，第四级栅极驱动电路的第三时钟信号端(clk3端)与第三时钟信号源连接。第四级栅极驱动电路的第一扫描开启端(stv端)输入低电平，t1关闭，t7打开，t13打开，第四级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为高电平，t4、t5打开，第四级栅极驱动电路的栅极驱动电路上拉点位(pu_cn点位)为低电平，t3关闭，第四级栅极驱动电路的输出直流低电平端(vgl_g端)的低电平信号。
125.第二阶段：第二时钟信号源为高电平，第一时钟信号源、第三时钟信号源、第四时钟信号源均为低电平，第一扫描控制端(cn端)输入高电平，第二扫描控制端(cnb端)为低电平，直流高电平端(vgh_g端)为高电平，复位电压端(reset端)为低电平，触控电压端(en_touch端)为低电平。
126.针对当前组的第一级栅极驱动电路，第一级栅极驱动电路的第一时钟信号端(clk1端)与第一时钟信号源连接，第一级栅极驱动电路的第二时钟信号端(clk2端)与第二时钟信号源连接，第一级栅极驱动电路的第三时钟信号端(clk3端)与第四时钟信号源连接。第一级栅极驱动电路的第一扫描开启端(stv端)输入低电平，t1关闭，第二扫描开启端(rst端)为高电平，t2打开，第一级栅极驱动电路的栅极驱动电路上拉点位(pu_cn点位)为低电平，t3关闭；t7打开，t13打开，第一级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为高电平，t4打开，第一级栅极驱动电路的输出直流低电平端(vgl_g端)的低电平信号。
127.针对当前组的第二级栅极驱动电路，第二级栅极驱动电路的第一时钟信号端(clk1端)与第二时钟信号源连接，第二级栅极驱动电路的第二时钟信号端(clk2端)与第三时钟信号源连接，第二级栅极驱动电路的第三时钟信号端(clk3端)与第一时钟信号源连接。第二时钟信号源为高电平，由于c1的自举，c1第一端的电压升高，t3打开，栅极驱动电路上拉点位(pu_cn点位)为高电平，t6打开第二级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为低电平，t4关闭，第二级栅极驱动电路的输出第二时钟信号源的高电平信号。第三时钟信号源为低电平t13关闭。
128.针对当前组的第三级栅极驱动电路，第三级栅极驱动电路的第一时钟信号端(clk1端)与第三时钟信号源连接，第三级栅极驱动电路的第二时钟信号端(clk2端)与第四时钟信号源连接，第三级栅极驱动电路的第三时钟信号端(clk3端)与第二时钟信号源连接。第三级栅极驱动电路的第一扫描开启端(stv端)输入高电平，第二扫描开启端(rst端)为低电平，t1打开，t7打开，t13打开，第三级栅极驱动电路的栅极驱动电路上拉点位(pu_cn
点位)为高电平，c1充电，t3打开、t6打开，第三级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为低电平，t4、t5关闭，第三级栅极驱动电路的输出第三时钟信号源的低电平信号。此时虽然t7、t6打开，但是第四时钟信号源为低电平，因此不会形成第二时钟信号端(clk2端)与直流低电平端(vgl_g端)的通路。
129.针对当前组的第四级栅极驱动电路，第四级栅极驱动电路的第一时钟信号端(clk1端)与第四时钟信号源连接，第四级栅极驱动电路的第二时钟信号端(clk2端)与第一时钟信号源连接，第四级栅极驱动电路的第三时钟信号端(clk3端)与第三时钟信号源连接。第四级栅极驱动电路的第一扫描开启端(stv端)输入低电平，第二扫描开启端(rst端)为低电平，t1关闭，t7打开，t13打开，第四级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为高电平，t4、t5打开，第四级栅极驱动电路的栅极驱动电路上拉点位(pu_cn点位)为低电平，t3关闭，第四级栅极驱动电路的输出直流低电平端(vgl_g端)的低电平信号。
130.第三阶段：第三时钟信号源为高电平，第一时钟信号源、第二时钟信号源、第四时钟信号源均为低电平，第一扫描控制端(cn端)输入高电平，第二扫描控制端(cnb端)为低电平，直流高电平端(vgh_g端)为高电平，复位电压端(reset端)为低电平，触控电压端(en_touch端)为低电平。
131.针对当前组的第一级栅极驱动电路，第一级栅极驱动电路的第一时钟信号端(clk1端)与第一时钟信号源连接，第一级栅极驱动电路的第二时钟信号端(clk2端)与第二时钟信号源连接，第一级栅极驱动电路的第三时钟信号端(clk3端)与第四时钟信号源连接。第一级栅极驱动电路的第一扫描开启端(stv端)输入低电平，t1关闭，t7打开，t13打开，第一级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为高电平，t4、t5打开，第一级栅极驱动电路的栅极驱动电路上拉点位(pu_cn点位)为低电平，t3关闭，第一级栅极驱动电路的输出直流低电平端(vgl_g端)的低电平信号。
132.针对当前组的第二级栅极驱动电路，第二级栅极驱动电路的第一时钟信号端(clk1端)与第二时钟信号源连接，第二级栅极驱动电路的第二时钟信号端(clk2端)与第三时钟信号源连接，第二级栅极驱动电路的第三时钟信号端(clk3端)与第一时钟信号源连接。第二级栅极驱动电路的第一扫描开启端(stv端)输入低电平，t1关闭，第二扫描开启端(rst端)为高电平，t2打开，第二级栅极驱动电路的栅极驱动电路上拉点位(pu_cn点位)为低电平，t3关闭；t7打开，t13打开，第二级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为高电平，t4打开，第二级栅极驱动电路的输出直流低电平端(vgl_g端)的低电平信号。
133.针对当前组的第三级栅极驱动电路，第三级栅极驱动电路的第一时钟信号端(clk1端)与第三时钟信号源连接，第三级栅极驱动电路的第二时钟信号端(clk2端)与第四时钟信号源连接，第三级栅极驱动电路的第三时钟信号端(clk3端)与第二时钟信号源连接。第三时钟信号源为高电平，由于c1的自举，c1第一端的电压升高，t3打开，栅极驱动电路上拉点位(pu_cn点位)为高电平，t6打开第三级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为低电平，t4关闭，第三级栅极驱动电路的输出第三时钟信号源的高电平信号。第四时钟信号源为低电平，t13关闭。
134.针对当前组的第四级栅极驱动电路，第四级栅极驱动电路的第一时钟信号端(clk1端)与第四时钟信号源连接，第四级栅极驱动电路的第二时钟信号端(clk2端)与第一时钟信号源连接，第四级栅极驱动电路的第三时钟信号端(clk3端)与第三时钟信号源连
接。第四级栅极驱动电路的第一扫描开启端(stv端)输入高电平，第二扫描开启端(rst端)为低电平，t1打开，t7打开，t13打开，第四级栅极驱动电路的栅极驱动电路上拉点位(pu_cn点位)为高电平，c1充电，t3打开、t6打开，第四级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为低电平，t4、t5关闭，第四级栅极驱动电路的输出第四时钟信号源的低电平信号。此时虽然t7、t6打开，但是第一时钟信号源为低电平，因此不会形成第二时钟信号端(clk2端)与直流低电平端(vgl_g端)的通路。
135.第四阶段：第四时钟信号源为高电平，第一时钟信号源、第二时钟信号源、第三时钟信号源均为低电平，第一扫描控制端(cn端)输入高电平，第二扫描控制端(cnb端)为低电平，直流高电平端(vgh_g端)为高电平，复位电压端(reset端)为低电平，触控电压端(en_touch端)为低电平。
136.针对下一组的第一级栅极驱动电路，第一级栅极驱动电路的第一时钟信号端(clk1端)与第一时钟信号源连接，第一级栅极驱动电路的第二时钟信号端(clk2端)与第二时钟信号源连接，第一级栅极驱动电路的第三时钟信号端(clk3端)与第四时钟信号源连接。第一级栅极驱动电路的第一扫描开启端(stv端)输入高电平，第二扫描开启端(rst端)为低电平，t1打开，t7打开，t13打开，第一级栅极驱动电路的栅极驱动电路上拉点位(pu_cn点位)为高电平，c1充电，t3打开、t6打开，第一级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为低电平，t4、t5关闭，第一级栅极驱动电路的输出第四时钟信号源的低电平信号。此时虽然t7、t6打开，但是第一时钟信号源为低电平，因此不会形成第二时钟信号端(clk2端)与直流低电平端(vgl_g端)的通路。
137.针对当前组的第二级栅极驱动电路，第二级栅极驱动电路的第一时钟信号端(clk1端)与第二时钟信号源连接，第二级栅极驱动电路的第二时钟信号端(clk2端)与第三时钟信号源连接，第二级栅极驱动电路的第三时钟信号端(clk3端)与第一时钟信号源连接。第二级栅极驱动电路的第一扫描开启端(stv端)输入低电平，t1关闭，t7打开，t13打开，第二级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为高电平，t4、t5打开，第二级栅极驱动电路的栅极驱动电路上拉点位(pu_cn点位)为低电平，t3关闭，第二级栅极驱动电路的输出直流低电平端(vgl_g端)的低电平信号。
138.针对当前组的第三级栅极驱动电路，第三级栅极驱动电路的第一时钟信号端(clk1端)与第三时钟信号源连接，第三级栅极驱动电路的第二时钟信号端(clk2端)与第四时钟信号源连接，第三级栅极驱动电路的第三时钟信号端(clk3端)与第二时钟信号源连接。第三级栅极驱动电路的第一扫描开启端(stv端)输入低电平，t1关闭，第二扫描开启端(rst端)为高电平，t2打开，第三级栅极驱动电路的栅极驱动电路上拉点位(pu_cn点位)为低电平，t3关闭；t7打开，t13打开，第三级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为高电平，t4打开，第三级栅极驱动电路的输出直流低电平端(vgl_g端)的低电平信号。
139.针对当前组的第四级栅极驱动电路，第四级栅极驱动电路的第一时钟信号端(clk1端)与第四时钟信号源连接，第四级栅极驱动电路的第二时钟信号端(clk2端)与第一时钟信号源连接，第四级栅极驱动电路的第三时钟信号端(clk3端)与第三时钟信号源连接。第三时钟信号源为高电平，由于c1的自举，c1第一端的电压升高，t3打开，栅极驱动电路上拉点位(pu_cn点位)为高电平，t6打开第四级栅极驱动电路的栅极驱动电路下拉点位(pd点位)为低电平，t4关闭，第四级栅极驱动电路的输出第三时钟信号源的高电平信号。第四
时钟信号源为低电平，t13关闭。
140.一个例子中，在栅极驱动电路正向扫描的情况下，第一扫描控制端(cn端)为高电平、第二扫描控制端(cnb端)为低电平；如上述分析，栅极驱动电路的时序图可以如图9所示，其中，t1
‑
t4分别表示第一阶段至第四阶段，ck1
‑
ck4分别表示第一时钟信号源至第四时钟信号源，out1
‑
out4分别表示第一级栅极驱动电路至第四级栅极驱动电路的输出。goa pu点表示c1第一端(图3
‑
8中左侧端)的电压，goa pd点表示栅极驱动电路下拉点位(pd点位)的电压。
141.本技术实施例中的栅极驱动电路可以实现反扫，在一种可能的实施方式中，在栅极驱动电路反向扫描的情况下，第一扫描控制端(cn端)为低电平、第二扫描控制端(cnb端)为高电平，反扫时，栅极驱动电路的时序图可以如图10所示，四个阶段的驱动方法与正扫时类似，此处不再赘述。其中，t1
‑
t4分别表示第一阶段至第四阶段，ck1
‑
ck4分别表示第一时钟信号源至第四时钟信号源，out1
‑
out4分别表示第一级栅极驱动电路至第四级栅极驱动电路的输出。goapu点表示c1第一端(图3
‑
8中左侧端)的电压，goa pd点表示栅极驱动电路下拉点位(pd点位)的电压。
142.本技术实施例的栅极驱动电路的驱动方法中，栅极驱动电路不会形成第二时钟信号端与直流低电平端的直流通路，可以减少栅极驱动电路的功耗，增加栅极驱动电路的使用寿命，并且可以实现正扫和反扫，能够满足多种需求。
143.在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本技术实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，dvd)、或者半导体介质(例如固态硬盘solid state disk(ssd))等。
144.需要说明的是，上述实施例中的连接指的是电连接，包括直接连接的情况，例如通过导线直连的情况，还包括间接连接的情况，例如，通过晶体管等器件间接连接的情况。在本文中，各个可选方案中的技术特征只要不矛盾均可组合来形成方案，这些方案均在本技术公开的范围内。诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
145.本说明书中的各个实施例均采用相关的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
146.以上所述仅为本技术的较佳实施例，并非用于限定本技术的保护范围。凡在本技术的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本技术的保护范围内。