高低肖特基势垒无掺杂XNOR逻辑数字芯片及制造方法与流程

高低肖特基势垒无掺杂xnor逻辑数字芯片及制造方法
技术领域
1.本发明属于无掺杂技术数字芯片设计与制造技术领域，为一种适合应用于无掺杂半导体数字芯片设计和制造技术的高低肖特基势垒无掺杂xnor逻辑数字芯片及制造方法。


背景技术：

2.数字芯片为实现xnor逻辑通常需要多个场效应晶体管共同工作来实现，在同等工艺下，实现xnor逻辑所用的晶体管数量越多，单个xnor逻辑所需要占用的芯片面积也相应越多，随着cmos芯片已进入纳米级节点，组成xnor逻辑的基本单元结构，即基于掺杂的p型mosfet和n型mosfet，需要在极短的尺寸内通过掺杂工艺形成陡峭的pn结来制造，需要开发毫秒级热处理工艺，增加了开发成本。基于肖特基势垒的场效应晶体管由于无需形成陡峭的pn结，通过利用金属、合金、金属硅化物等材料在半导体两端形成不同类型的肖特基势垒，利用低肖特基势垒实现等效于基于cmos工艺的n型mosfet的n型肖特基势垒mosfet，利用高肖特基势垒实现等效于cmos工艺的p型mosfet的p型肖特基势垒mosfet。然而无论是基于cmos工艺还是与之等效的肖特基势垒 mosfet工艺，xnor逻辑通常需要利用由四个及以上晶体管所组成的xor逻辑电路，再通过与由至少两个晶体管所组成的反相器相连接，即通过对xor逻辑再次取非逻辑来实现，使得现有数字芯片技术至少需要六个及以上晶体管才能实现xnor逻辑。从工艺上占用的芯片面积大，造成了实现xnor逻辑的复杂度高，芯片制造成本升高等等技术缺陷。


技术实现要素：

3.发明目的
4.为降低数字芯片实现xnor逻辑的复杂度，减少同等工艺下xnor逻辑所占用的芯片面积，降低芯片制造成本。
5.技术方案
6.高低肖特基势垒无掺杂xnor逻辑数字芯片，包含硅晶圆衬底，硅晶圆衬底上方为掩埋绝缘氧化层，掩埋绝缘氧化层为绝缘材料层，掩埋绝缘氧化层的上方为无掺杂半导体层、低肖特基势垒源区、高肖特基势垒源区、低肖特基势垒漏区、高肖特基势垒漏区、隔离绝缘介质、栅控绝缘层、近源栅电极和近漏栅电极；无掺杂半导体层为杂质浓度低于10
15
cm
‑3的半导体层，无掺杂半导体层的上表面和前后侧表面的左右两侧与栅控绝缘层相互接触；无掺杂半导体层的上表面和前后侧表面的中央部分与隔离绝缘介质相互接触；低肖特基势垒源区和高肖特基势垒源区为金属、合金或金属硅化物；低肖特基势垒源区位于无掺杂半导体层的左侧；低肖特基势垒源区的右侧表面与无掺杂半导体层的左侧表面相互接触的区域形成阻挡型接触；低肖特基势垒源区与无掺杂半导体层的导带底之间所形成的势垒高度低于低肖特基势垒源区与无掺杂半导体层的价带顶之间所形成的势垒高度；高肖特基势垒源区位于无掺杂半导体层的左侧；高肖特基势垒源区的右侧表面与无掺杂半导体层的左侧表面相互接触的区域形成阻挡型接触；高肖特基势垒源区与无掺杂半导体层的导带底之间
所形成的势垒高度高于低肖特基势垒源区与无掺杂半导体层的价带顶之间所形成的势垒高度；低肖特基势垒源区的前侧表面和高肖特基势垒源区的后侧表面与隔离绝缘介质相互接触；低肖特基势垒源区的后侧表面与高肖特基势垒源区的前侧表面相互接触；低肖特基势垒源区和高肖特基势垒源区的上表面的左侧与源电极相互接触，低肖特基势垒源区和高肖特基势垒源区的上表面的右侧与隔离绝缘介质相互接触；低肖特基势垒漏区和高肖特基势垒漏区为金属、合金或金属硅化物；低肖特基势垒漏区位于无掺杂半导体层的右侧；低肖特基势垒漏区的左侧表面与无掺杂半导体层的右侧表面相互接触的区域形成阻挡型接触；低肖特基势垒漏区与无掺杂半导体层的导带底之间所形成的势垒高度低于低肖特基势垒漏区与无掺杂半导体层的价带顶之间所形成的势垒高度；高肖特基势垒漏区位于无掺杂半导体层的右侧；高肖特基势垒漏区的左侧表面与无掺杂半导体层的右侧表面相互接触的区域形成阻挡型接触；高肖特基势垒漏区与无掺杂半导体层的导带底之间所形成的势垒高度高于低肖特基势垒漏区与无掺杂半导体层的价带顶之间所形成的势垒高度；低肖特基势垒漏区的后侧表面和高肖特基势垒漏区的前侧表面与隔离绝缘介质相互接触；低肖特基势垒漏区的前侧表面与高肖特基势垒漏区的后侧表面相互接触；低肖特基势垒漏区和高肖特基势垒漏区的上表面的右侧与漏电极相互接触，低肖特基势垒漏区和高肖特基势垒漏区的上表面的左侧与隔离绝缘介质相互接触；隔离绝缘介质为绝缘体；栅控绝缘层为绝缘体；近源栅控绝缘层的上表面和前后侧表面与近源栅电极相互接触；近漏栅控绝缘层的上表面和前后侧表面与近漏栅电极相互接触；近源栅电极和近漏栅电极为金属、合金、多晶硅或金属硅化物；近源栅电极与近源栅控绝缘层的上表面以及前后侧表面相互接触，近源栅电极通过栅控绝缘层与无掺杂半导体层彼此相互绝缘隔离，近源栅电极通过隔离绝缘介质与源电极和漏电极彼此绝缘隔离；近漏栅电极与近漏栅控绝缘层的上表面以及前后侧表面相互接触，近漏栅电极通过栅控绝缘层与无掺杂半导体层彼此相互绝缘隔离，近漏栅电极通过隔离绝缘介质与源电极和漏电极彼此绝缘隔离；近源栅电极与近漏栅电极通过隔离绝缘介质彼此绝缘隔离；源电极为金属、合金或金属硅化物，源电极的下表面与低肖特基势垒源区和高肖特基势垒源区的上表面的左侧相互接触；漏电极为金属、合金或金属硅化物，漏电极的下表面与低肖特基势垒漏区和高肖特基势垒漏区的上表面的右侧相互接触并形成欧姆类型的反阻挡层接触。
7.本发明在无需掺杂工艺的前提下，使数字芯片用单个基于高低肖特基势垒的半导体器件即可实现xnor逻辑。
8.优点及效果
9.本发明在无需掺杂工艺的前提下，使数字芯片用单个基于高低肖特基势垒的半导体器件即可实现xnor逻辑：
10.1.低工艺成本和简单工艺流程；
11.本发明所述的高低肖特基势垒无掺杂xnor逻辑数字芯片及制造方法，该电路不需要掺杂工艺，因此避免了昂贵的离子注入掺杂工艺和热处理工艺。
12.2.xnor逻辑高集成化；
13.本发明所述的高低肖特基势垒无掺杂xnor逻辑数字芯片及制造方法，该电路仅需一个半导体器件即可实现xnor逻辑，因此极大地简化了实现xnor逻辑的复杂度，通过本发明的设计方案，在集成工艺技术没有实质提升的情况下缩减了实现xnor逻辑所需芯片面积
尺寸，实现xnor逻辑高集成化。
14.3.高迁移率下实现更低的导通电阻；
15.避免了热处理工艺难度的同时，由于采用无掺杂半导体材料作为电流的导通沟道，避免了杂质散射效应所导致的电子、空穴迁移率下降问题，提高了xnor 逻辑的导通电阻，降低了对外部负载电路阻值的要求。
附图说明
16.图1为本发明的俯视结构图；
17.图2为本发明剥离了隔离绝缘介质位于上表面的部分区域的俯视图；
18.图3为本发明的沿图1虚线a的剖面图；
19.图4为本发明的沿图1虚线b的剖面图；
20.图5为本发明的沿图1虚线c的剖面图；
21.图6为本发明的沿图1虚线d的剖面图；
22.图7为本发明实施例中步骤一的俯视图；
23.图8为本发明实施例中步骤一的沿虚线a的剖面图；
24.图9为本发明实施例中步骤二的俯视图；
25.图10为本发明实施例中步骤二的沿虚线a的剖面图；
26.图11为本发明实施例中步骤二的沿虚线b的剖面图；
27.图12为本发明实施例中步骤二的沿虚线c的剖面图；
28.图13为本发明实施例中步骤二的沿虚线d的剖面图；
29.图14为本发明实施例中步骤二的沿虚线e的剖面图；
30.图15为本发明实施例中步骤三的俯视图；
31.图16为本发明实施例中步骤三的沿虚线a的剖面图；
32.图17为本发明实施例中步骤三的沿虚线b的剖面图；
33.图18为本发明实施例中步骤四的俯视图；
34.图19为本发明实施例中步骤四的沿虚线a的剖面图；
35.图20为本发明实施例中步骤四的沿虚线b的剖面图；
36.图21为本发明实施例中步骤五的俯视图；
37.图22为本发明实施例中步骤五的沿虚线a的剖面图；
38.图23为本发明实施例中步骤五的沿虚线b的剖面图；
39.图24为本发明实施例中步骤六的俯视图；
40.图25为本发明实施例中步骤六的沿虚线a的剖面图；
41.图26为本发明实施例中步骤六的沿虚线b的剖面图；
42.图27为本发明实施例中步骤七的俯视图；
43.图28为本发明实施例中步骤七的沿虚线a的剖面图；
44.图29为本发明实施例中步骤七的沿虚线b的剖面图；
45.图30为本发明实施例中步骤七的沿虚线c的剖面图；
46.图31为本发明实施例中步骤七的沿虚线d的剖面图；
47.图32为本发明实施例中步骤八的俯视图；
48.图33为本发明实施例中步骤八的沿虚线a的剖面图；
49.图34为本发明实施例中步骤八的沿虚线b的剖面图；
50.图35为本发明实施例中步骤八的沿虚线c的剖面图；
51.图36为本发明实施例中步骤八的沿虚线d的剖面图；
52.图37为本发明实施例中步骤九的俯视图；
53.图38为本发明实施例中步骤九的沿虚线a的剖面图；
54.图39为本发明实施例中步骤九的沿虚线b的剖面图；
55.图40为本发明实施例中步骤九的沿虚线c的剖面图；
56.图41为本发明实施例中步骤九的沿虚线d的剖面图；
57.图42为本发明实施例中步骤九的沿虚线e的剖面图；
58.图43为本发明实施例中步骤九的沿虚线f的剖面图；
59.图44为本发明实施例中步骤九的沿虚线g的剖面图；
60.附图标记：1、硅晶圆衬底；2、掩埋绝缘氧化层；3、无掺杂半导体层；4、低肖特基势垒源区；5、高肖特基势垒源区；6、低肖特基势垒漏区；7、高肖特基势垒漏区；8、隔离绝缘介质；9、近源栅控绝缘层；10、近漏栅控绝缘层； 11、近源栅电极；12、近漏栅电极；13、源电极；14、漏电极。
具体实施方式
61.下面结合附图对本发明做进一步的说明：
62.实施例
63.结合图1
‑
6，高低肖特基势垒无掺杂xnor逻辑数字芯片，包含硅晶圆衬底 1，硅晶圆衬底1上方为掩埋绝缘氧化层2，掩埋绝缘氧化层2为绝缘材料层，掩埋绝缘氧化层2的上方为无掺杂半导体层3、低肖特基势垒源区4、高肖特基势垒源区6、低肖特基势垒漏区5、高肖特基势垒漏区7、隔离绝缘介质8、栅控绝缘层9、近源栅电极11和近漏栅电极12；无掺杂半导体层3为杂质浓度低于10
15
cm
‑3的半导体层，无掺杂半导体层3的上表面和前后侧表面的左右两侧与栅控绝缘层9相互接触；无掺杂半导体层3的上表面和前后侧表面的中央部分与隔离绝缘介质8相互接触；低肖特基势垒源区4和高肖特基势垒源区6为金属、合金或金属硅化物；低肖特基势垒源区4位于无掺杂半导体层3的左侧；低肖特基势垒源区4的右侧表面与无掺杂半导体层3的左侧表面相互接触的区域形成阻挡型接触；低肖特基势垒源区4与无掺杂半导体层3的导带底之间所形成的势垒高度低于低肖特基势垒源区4与无掺杂半导体层3的价带顶之间所形成的势垒高度；高肖特基势垒源区6位于无掺杂半导体层3的左侧；高肖特基势垒源区6的右侧表面与无掺杂半导体层3的左侧表面相互接触的区域形成阻挡型接触；高肖特基势垒源区6与无掺杂半导体层3的导带底之间所形成的势垒高度高于低肖特基势垒源区4与无掺杂半导体层3的价带顶之间所形成的势垒高度；低肖特基势垒源区4的前侧表面和高肖特基势垒源区6的后侧表面与隔离绝缘介质8相互接触；低肖特基势垒源区4的后侧表面与高肖特基势垒源区6的前侧表面相互接触；低肖特基势垒源区4和高肖特基势垒源区6的上表面的左侧与源电极13相互接触，低肖特基势垒源区4和高肖特基势垒源区6 的上表面的右侧与隔离绝缘介质8相互接触；低肖特基势垒漏区5和高肖特基势垒漏区7为金属、合金或金属硅化物；低肖特基势垒漏区5位于无掺杂半导体层3的右侧；低肖特基势垒
漏区5的左侧表面与无掺杂半导体层3的右侧表面相互接触的区域形成阻挡型接触；低肖特基势垒漏区5与无掺杂半导体层3 的导带底之间所形成的势垒高度低于低肖特基势垒漏区5与无掺杂半导体层3 的价带顶之间所形成的势垒高度；高肖特基势垒漏区7位于无掺杂半导体层3 的右侧；高肖特基势垒漏区7的左侧表面与无掺杂半导体层3的右侧表面相互接触的区域形成阻挡型接触；高肖特基势垒漏区7与无掺杂半导体层3的导带底之间所形成的势垒高度高于低肖特基势垒漏区7与无掺杂半导体层3的价带顶之间所形成的势垒高度；低肖特基势垒漏区5的后侧表面和高肖特基势垒漏区7的前侧表面与隔离绝缘介质8相互接触；低肖特基势垒漏区5的前侧表面与高肖特基势垒漏区7的后侧表面相互接触；低肖特基势垒漏区5和高肖特基势垒漏区7的上表面的右侧与漏电极14相互接触，低肖特基势垒漏区5和高肖特基势垒漏区7的上表面的左侧与隔离绝缘介质8相互接触；隔离绝缘介质8 为绝缘体；近源栅控绝缘层9为绝缘体；近源栅控绝缘层9的上表面和前后侧表面与近源栅电极11相互接触；近漏栅控绝缘层10的上表面和前后侧表面与近漏栅电极12相互接触；近源栅电极11和近漏栅电极12为金属、合金、多晶硅或金属硅化物；近源栅电极11与近源栅控绝缘层9的上表面以及前后侧表面相互接触，近源栅电极11通过栅控绝缘层9与无掺杂半导体层3彼此相互绝缘隔离，近源栅电极11通过隔离绝缘介质8与源电极13和漏电极14彼此绝缘隔离；近漏栅电极12与近漏栅控绝缘层10的上表面以及前后侧表面相互接触，近漏栅电极12通过栅控绝缘层10与无掺杂半导体层3彼此相互绝缘隔离，近漏栅电极12通过隔离绝缘介质8与源电极13和漏电极14彼此绝缘隔离；近源栅电极11与近漏栅电极12通过隔离绝缘介质8彼此绝缘隔离；源电极13为金属、合金或金属硅化物，源电极13的下表面与低肖特基势垒源区4和高肖特基势垒源区6的上表面的左侧相互接触；漏电极14为金属、合金或金属硅化物，漏电极14的下表面与低肖特基势垒漏区5和高肖特基势垒漏区7的上表面的右侧相互接触并形成欧姆类型的反阻挡层接触。
64.该电路仅需一个半导体器件即可实现xnor逻辑，因此极大地简化了实现 xnor逻辑的复杂度，通过本发明的设计方案，在集成工艺技术没有实质提升的情况下缩减了实现xnor逻辑所需芯片面积尺寸，实现xnor逻辑高集成化。
65.高低肖特基势垒无掺杂xnor逻辑数字芯片的使用方法为：近源栅电极11 为xnor逻辑的一个输入端；近漏栅电极12为xnor逻辑的另一个输入端；漏电极14为xnor逻辑的电源电压输入端；源电极13为xnor逻辑输出端；当近源栅电极11和近漏栅电极12同时处于正向偏置，且漏电极14处于正向偏置，无掺杂半导体层3在近源栅电极11和近漏栅电极12的共同作用下，通过电场效应在掺杂半导体层3的导带形成电子沟道，使电子从源电极13流至低肖特基势垒源区4，并经过无掺杂半导体层3的导带形成的电子沟道流向低肖特基势垒漏区5，再从漏电极14流出，高低肖特基势垒无掺杂xnor逻辑数字芯片此时处于低阻状态，当高低肖特基势垒无掺杂xnor逻辑数字芯片通过源电极13与外部负载电路连接时，高低肖特基势垒无掺杂xnor逻辑数字芯片输出逻辑1；当近源栅电极11和近漏栅电极12同时处于反向偏置，且漏电极14处于正向偏置，无掺杂半导体层3在近源栅电极11和近漏栅电极12的共同作用下，通过电场效应在掺杂半导体层3的价带形成空穴沟道，使空穴从漏电极14流至高肖特基势垒漏区7，并经过无掺杂半导体层3的价带形成的空穴沟道流向高肖特基势垒源区6，再从源电极1流出，高低肖特基势垒无掺杂xnor逻辑数字芯片此时处于低阻状态，当高低肖特基势垒无掺杂xnor逻辑数字芯片通过源电极13 与外部负载电路连接时，高低肖特基势
垒无掺杂xnor逻辑数字芯片输出逻辑1；当近源栅电极11和近漏栅电极12其中一个处于正向偏置，另一个处于反向偏置，且漏电极14处于正向偏置，近源栅电极11和近漏栅电极12之中处于正向偏置的一个通过电场效应阻挡空穴从漏电极14流向源电极13，近源栅电极11 和近漏栅电极12之中处于反向偏置的一个通过电场效应阻挡电子从源电极13 流向漏电极14，高低肖特基势垒无掺杂xnor逻辑数字芯片此时处于高阻状态，当高低肖特基势垒无掺杂xnor逻辑数字芯片通过源电极13与外部负载电路连接时，高低肖特基势垒无掺杂xnor逻辑数字芯片输出逻辑0。
66.避免了热处理工艺难度的同时，由于采用无掺杂半导体材料作为电流的导通沟道，避免了杂质散射效应所导致的电子、空穴迁移率下降问题，提高了xnor 逻辑的导通电阻，降低了对外部负载电路阻值的要求。
67.高低肖特基势垒无掺杂xnor逻辑数字芯片的制造方法如下：
68.步骤一：结合图7
‑
8，提供一个soi晶圆，最下方为硅晶圆衬底1，硅衬底的上面是掩埋绝缘氧化层2，掩埋绝缘氧化层2的上表面为半导体薄膜，通过光刻、刻蚀和淀积工艺，初步形成半导体薄膜3；
69.步骤二：结合图9
‑
14，通过淀积工艺，在步骤二基础之上淀积隔离绝缘介质，再通过平坦化处理至露出半导体薄膜3，初步形成隔离绝缘介质8；再通过刻蚀工艺刻蚀掉半导体薄膜3的左右两侧的部分区域至露出掩埋绝缘氧化层2，进一步形成半导体薄膜3；通过淀积金属、合金或金属硅化物后进行平坦化处理至露出半导体薄膜3，再通过刻蚀工艺刻蚀掉半导体薄膜3左右两侧的金属、合金或金属硅化物的后侧部分区域，形成低肖特基势垒源区4和低肖特基势垒漏区5，再次通过淀积金属、合金或金属硅化物后进行平坦化处理至露出半导体薄膜3，形成低肖特基势垒漏区5和高肖特基势垒漏区7；
70.步骤三：结合图15
‑
17，通过刻蚀工艺刻蚀掉半导体薄膜3前后表面的左右两侧部分所对应的隔离绝缘介质8的部分区域至露出掩埋绝缘氧化层2，进一步形成隔离绝缘介质8；
71.步骤四：结合图18
‑
20，通过淀积工艺，在步骤三基础之上淀积栅控绝缘层，再通过平坦化处理至露出半导体薄膜3，初步形成近源栅控绝缘层9和近漏栅控绝缘层10；
72.步骤五：结合图21
‑
23，通过光刻、刻蚀工艺，刻蚀掉步骤四所形成的位于半导体薄膜3的上方部分的近源栅控绝缘层9的上方区域至露出掩埋绝缘氧化层2；刻蚀掉步骤四所形成的位于半导体薄膜3的上方部分的近漏栅控绝缘层 10的上方区域至露出掩埋绝缘氧化层2；刻蚀掉步骤四所形成的位于半导体薄膜3的下方部分的近源栅控绝缘层9的下方区域至露出掩埋绝缘氧化层2；刻蚀掉步骤四所形成的位于半导体薄膜3的下方部分的近漏栅控绝缘层10的下方区域至露出掩埋绝缘氧化层2；进一步形成近源栅控绝缘层9和近漏栅控绝缘层 10，并为近源栅电极11和近漏栅电极12的部分区域预留空间；
73.步骤六：结合图24
‑
26，通过淀积工艺，在步骤五基础之上淀积金属、合金、多晶硅或金属硅化物，再通过平坦化处理至露出半导体薄膜3，初步形成近源栅电极11和近漏栅电极12；
74.步骤七：结合图27
‑
31，通过淀积工艺，在步骤六基础之上淀积绝缘层，进一步形成隔离绝缘介质8；并通过刻蚀工艺刻蚀掉绝缘层左右两侧中央部分至露出半导体薄膜3，再通过淀积工艺淀积绝缘层，再通过平坦化处理至露出隔离绝缘介质8，进一步形成近源栅控
绝缘层9和近漏栅控绝缘层10；再通过刻蚀工艺刻蚀掉位于半导体薄膜3的上方部分的近源栅控绝缘层9的上方区域至露出步骤六所初步形成的近源栅电极11和位于半导体薄膜3的下方部分的近源栅控绝缘层9的下方区域至露出步骤六所初步形成的近源栅电极11；刻蚀掉位于半导体薄膜3的上方部分的近漏栅控绝缘层10的上方区域至露出步骤六所初步形成的近漏栅电极12和位于半导体薄膜3的下方部分的近漏栅控绝缘层10的下方区域至露出步骤六所初步形成的近漏栅电极12；再通过淀积工艺淀积金属、合金、多晶硅或金属硅化物，再通过平坦化处理至露出隔离绝缘介质8，进一步形成近源栅电极11和近漏栅电极12；
75.步骤八：结合图32
‑
36，通过淀积工艺，在步骤七基础之上淀积绝缘层，平坦化后再通过刻蚀工艺刻蚀掉位于步骤七所生成的近源栅电极11、近漏栅电极 12以及近源栅控绝缘层9和近漏栅控绝缘层10上方的绝缘层，进一步形成隔离绝缘介质8，再通过淀积工艺淀积金属、合金、多晶硅或金属硅化物，平坦化至露出隔离绝缘介质8，进一步形成近源栅电极11和近漏栅电极12；
76.步骤九：结合图37
‑
44，通过刻蚀工艺，在步骤八基础之上刻蚀掉部分隔离绝缘介质8至露出低肖特基势垒源区4和高肖特基势垒源区6左侧的上表面，及低肖特基势垒漏区5和高肖特基势垒漏区7右侧的上表面，为源电极13和漏电极14预留空间；
77.步骤十：结合图1
‑
6，通过淀积工艺，在步骤九基础之上淀积金属、合金或金属硅化物，再通过平坦化处理至露出隔离绝缘介质8的上表面，形成源电极 13和漏电极14。
78.本发明的高低肖特基势垒无掺杂xnor逻辑数字芯片及制造方法，该电路不需要掺杂工艺，因此避免了昂贵的离子注入掺杂工艺和热处理工艺。