图案化结构的制作方法与流程

1.本发明涉及一种图案化结构的制作方法，尤其是涉及一种使用注入制作工艺的图案化结构的制作方法。


背景技术：

2.集成电路(integrated circuit，ic)是通过形成于基底或不同膜层中的图案化特征(feature)构成的元件装置以及内连线结构所建构。在ic的制作过程中，光刻(photolithography)制作工艺为一不可或缺的技术，其主要是将所设计的图案，例如电路布局图案形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至一膜层上的光致抗蚀剂层内，以将此复杂的布局图案精确地转移至半导体芯片上。
3.随着半导体产业的微型化发展以及半导体制作技术的进步，现有作为广用技术的曝光技术已逐渐接近其极限。因此，目前业界也开发出双重曝光光刻技术来制作更微型化的半导体元件结构。然而，双重曝光光刻技术仍有许多问题例如制作工艺的复杂度以及对应布局图案上的限制等，因此如何通过制作工艺上或/及设计上的改变来提升光刻制作工艺的分辨率或/及制作工艺容许范围(process window)仍是相关领域持续努力的方向。


技术实现要素：

4.本发明提供了一种图案化结构的制作方法，利用注入制作工艺改变第一掩模层中部分区域的被蚀刻速率，由此提升第一掩模层与图案化光致抗蚀剂层之间的蚀刻选择比，进而达到提升相关制作工艺容许范围(process window)的效果。
5.本发明的一实施例提供一种图案化结构的制作方法，包括下列步骤。首先，在一材料层上形成一第一掩模层，并在第一掩模层上形成一图案化光致抗蚀剂层。在形成图案化光致抗蚀剂层之后，对第一掩模层进行一注入制作工艺，用以于第一掩模层中形成一被处理区。在注入制作工艺之后，第一掩模层具有一未被处理区与被处理区相邻设置。在注入制作工艺之后，进行一第一蚀刻制作工艺，用以移除被处理区的至少一部分。第一掩模层被第一蚀刻制作工艺蚀刻成为一第一图案化掩模层，且第一蚀刻制作工艺对被处理区的蚀刻速率高于第一蚀刻制作工艺对未被处理区的蚀刻速率。
附图说明
6.图1至图6为本发明第一实施例的图案化结构的制作方法的示意图，其中
7.图1为图案化光致抗蚀剂层在一第一状况下的示意图；
8.图2为图案化光致抗蚀剂层在一第二状况下的示意图；
9.图3为图2之后的状况示意图；
10.图4为图3之后的状况示意图；
11.图5为图4之后的状况示意图；
12.图6为图5之后的状况示意图。
13.图7至图10为本发明第二实施例的图案化结构的制作方法的示意图，其中
14.图8为图7之后的状况示意图；
15.图9为图8之后的状况示意图；
16.图10为图9之后的状况示意图。
17.主要元件符号说明
18.10
ꢀꢀ
基底
19.12
ꢀꢀ
介电层
20.20
ꢀꢀ
材料层
21.20p 图案化结构
22.30
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第二掩模层
23.30p 第二图案化掩模层
24.40
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第一掩模层
25.40p 第一图案化掩模层
26.50
ꢀꢀ
图案化光致抗蚀剂层
27.50a 第一部分
28.50b 第二部分
29.60
ꢀꢀ
间隙壁层
30.60p 第三图案化掩模层
31.91
ꢀꢀ
注入制作工艺
32.92
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第一蚀刻制作工艺
33.93
ꢀꢀ
第二蚀刻制作工艺
34.d1
ꢀꢀ
第一方向
35.d2
ꢀꢀ
第二方向
36.r1
ꢀꢀ
被处理区
37.r2
ꢀꢀ
未被处理区
38.tk1 厚度
39.tk2 厚度
具体实施方式
40.以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
41.在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
42.用语“在
…
上”、“在
…
上方”和“在
…
之上”的含义应当以最宽方式被解读，以使得“在
…
上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在
…
上方”或“在
…
之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
43.用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括刻蚀。
44.在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
45.请参阅图1至图6。图1至图6所绘示为本发明第一实施例的图案化结构的制作方法的示意图，其中图1绘示了图案化光致抗蚀剂层在一第一状况下的示意图，图2绘示了图案化光致抗蚀剂层在一第二状况下的示意图，图3绘示了图2之后的状况示意图，图4绘示了图3之后的状况示意图，图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图。本实施例的图案化结构的制作方法可包括下列步骤。首先，如图1与图2所示，在一材料层20上形成一第一掩模层40，并在第一掩模层40上形成一图案化光致抗蚀剂层50。在一些实施例中，材料层20可形成于一基底10或形成有一介电层12的基底上。在一些实施例中，基底10可包括半导体基底或非半导体基底。上述的半导体基底可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon
‑
on
‑
insulator，soi)基底或其他适合的半导体材料所形成的基底，而上述的非半导体基底可包括玻璃基底、陶瓷基底、塑胶基底或其他适合的非半导体材料所形成的基底。介电层12可包括氧化物、氮化物或其他适合的介电材料。材料层20可包括导电材料例如铝、钨、铜、钛铝合金或其他适合的导电材料。在一些实施例中，材料层20也可视需要包括其他材料例如绝缘材料。
46.在一些实施例中，第一掩模层40可包括一抗反射硬掩模层，例如含硅硬掩模底部抗反射(silicon
‑
containing hard mask bottom anti
‑
reflecting coating，shb)层或其他适合的抗反射材料，用以降低对于利用曝光显影制作工艺在第一掩模层40上形成图案化光致抗蚀剂层50时造成的负面影响。然而，在一些实施例中，第一掩模层40也可视设计需要而由其他适合的掩模材料形成。此外，在一些实施例中，可在形成第一掩模层40之前，在材料层20上形成一第二掩模层30，而第一掩模层40可形成在第二掩模层30上，且第二掩模层30可在一垂直方向(例如图1与图2中所示的第一方向d1)上位于第一掩模层40与材料层20之间，但并不以此为限。
47.第二掩模层30可包括一有机材料层例如一有机介电层或其他适合的掩模材料。在一些实施例中，图案化光致抗蚀剂层50的图案可经由图案化制作工艺(例如蚀刻制作工艺)而转移至第一掩模层40，并可通过第一掩模层40将上述的图案再转移到第二掩模层30，接着可再利用被图案化的第二掩模层30与第一掩模层40对材料层20进行图案化制作工艺，但并不以此为限。在一些实施例中，在对材料层20进行图案化制作工艺(例如蚀刻制作工艺)时，被图案化的第二掩模层30可被当作主要的蚀刻掩模，且相对较薄的第一掩模层40可缩短对第一掩模层40进行蚀刻的蚀刻制作工艺时间而降低对图案化光致抗蚀剂层50产生的光致抗蚀剂损失(photoresist loss)，故第二掩模层30的厚度tk2优选大于第一掩模层40的厚度tk1。此外，在一些实施例中，也可视设计需要而使第一掩模层40直接形成于材料层20上而未形成上述的第二掩模层30。
48.在一些实施例中，图案化光致抗蚀剂层50可通过在第一掩模层40上涂布一光致抗
蚀剂材料层并对此光致抗蚀剂材料层进行曝光制作工艺与显影制作工艺而形成，且图案化光致抗蚀剂层50可依据设计需要而具有不同临界尺寸(critical dimension，cd)的部分。举例来说，图案化光致抗蚀剂层50可具有在一水平方向(例如与第一方向d1大体上正交的一第二方向d2)上cd相对较大的第一部分50a与cd相对较小的第二部分50b，但并不以此为限。在一些实施例中，图案化光致抗蚀剂层50的第二部分50b的尺寸可接近上述的曝光显影制作工艺的分辨率极限而被视为一弱图案(weak pattern)，而此弱图案容易受到形成图案化光致抗蚀剂层50的制作工艺变异(例如上述的曝光制作工艺或/及显影制作工艺的制作工艺变异)所导致的光致抗蚀剂损失影响而使得图案化光致抗蚀剂层50的第二部分50b在后续蚀刻制作工艺中无法保持覆盖第一掩模层40中特定区域的能力，进而造成制作工艺缺陷等问题而影响产品的制作工艺良率。举例来说，图1可被视为相对较正常的曝光显影状况下的结果，而图2可被视为图案化光致抗蚀剂层50的第二部分50b受到制作工艺变异影响状况下的结果，但并不以此为限。图2中的图案化光致抗蚀剂层50的第二部分50b由于在形成图案化光致抗蚀剂层50的制作工艺中已受到较多的光致抗蚀剂损失而导致其在后续的蚀刻制作工艺中较无法再承受由蚀刻制作工艺导致的光致抗蚀剂损失。
49.如图2至图3所示，本实施例的制作方法可包括在形成图案化光致抗蚀剂层50之后，对第一掩模层40进行一注入制作工艺91，用以于第一掩模层40中形成一被处理区r1。在注入制作工艺91之后，第一掩模层40可具有一未被处理区r2与被处理区r1相邻设置。进一步说明，注入制作工艺91可用以将掺杂物注入第一掩模层40的部分区域(例如未被图案化光致抗蚀剂层50)而于第一掩模层40中形成一被处理区r1，而相对未被注入制作工艺91注入掺杂物的第一掩模层40的部分区域则可被视为未被处理区r2。因此，被处理区r1与未被处理区r2可具有相同的材料(例如第一掩模层40本身的材料)，但被处理区r1中的掺杂物浓度高于未被处理区r2中的掺杂物浓度。在一些实施例中，未被处理区r2中可不具有上述注入制作工艺91所使用的掺杂物或仅具有微量的掺杂物。通过注入制作工艺91将掺杂物注入第一掩模层40而形成被处理区r1，可改变被处理区r1于后续蚀刻制作工艺中的被蚀刻速率，例如可使得后续蚀刻制作工艺对于被处理区r1的材料组成的蚀刻速率高于后续蚀刻制作工艺对于未被处理区r2的材料组成的蚀刻速率，由此可相对缩短蚀刻制作工艺的蚀刻时间，进而减少因为蚀刻制作工艺所造成的光致抗蚀剂损失。
50.在一些实施例中，注入制作工艺91可包括一低剂量(low dose)注入制作工艺，由此降低注入制作工艺91对于其他材料层的负面影响。举例来说，在一些实施例中，注入制作工艺91的注入剂量可低于或等于5e12离子/平方厘米(ions/cm2)，例如可介于5e11离子/平方厘米至5e12离子/平方厘米之间，注入制作工艺91的注入能量可低于或等于350千电子伏特(kev)，例如可介于5千电子伏特至350千电子伏特之间，而注入制作工艺91的注入角度可介于0度至60度之间，但并不以此为限。此外，可依据第一掩模层40的材料或/及后续用以蚀刻第一掩模层40的蚀刻制作工艺的蚀刻特性来选择注入制作工艺91使用的掺杂物。举例来说，当第一掩模层40的材料包括氧化硅(例如为上述的shb层)时，注入制作工艺91使用的掺杂物可包括硼、氟化硼、磷、砷或其他适合的材料，用以使第一掩模层40中的被处理区r1包括上述的掺杂物而改变其在后续蚀刻制作工艺中的被蚀刻速率，但并不以此为限。
51.如图3至图4所示，在注入制作工艺91之后，以图案化光致抗蚀剂层50为掩模进行一第一蚀刻制作工艺92，用以移除被处理区r1的至少一部分。第一掩模层40可被第一蚀刻
制作工艺92蚀刻成为一第一图案化掩模层40p，且第一蚀刻制作工艺92对被处理区r1的蚀刻速率高于第一蚀刻制作工艺92对未被处理区r2的蚀刻速率。值得说明的是，上述被处理区r1与未被处理区r2在第一蚀刻制作工艺92中的被蚀刻速率以及第一蚀刻制作工艺92对被处理区r1与未被处理区r2的蚀刻速率所指的是在被处理区r1与未被处理区r2暴露于第一蚀刻制作工艺92的蚀刻环境下的被蚀刻速率而不是指在图案化光致抗蚀剂层50覆盖下经过第一蚀刻制作工艺92之后被处理区r1与未被处理区r2的被第一蚀刻制作工艺92移除的区域除以第一蚀刻制作工艺92的制作工艺时间的结果。此外，在一些实施例中，被处理区r1可被第一蚀刻制作工艺92完全移除而暴露出部分的第二掩模层30，而在注入制作工艺91之后以及第一蚀刻制作工艺92之前，未被处理区r2在第一掩模层40的一厚度方向(例如第一方向d1)上被图案化光致抗蚀剂层50覆盖。在一些实施例中，被处理区r1的一部分也可于第一方向d1上被图案化光致抗蚀剂层50覆盖，但并不以此为限。
52.在一些实施例中，第一蚀刻制作工艺92可包括一干式蚀刻制作工艺或其他适合的蚀刻方式。举例来说，当第一掩模层40的材料包括氧化硅(例如为上述的shb层)时，第一蚀刻制作工艺92可包括利用四氟化碳(tetrafluoromethane，cf4)气体或/及一含氢的氟烷气体，例如三氟甲烷(trifluoromethane，chf3)当作蚀刻反应气体的干式蚀刻制作工艺，但并不以此为限。在一些实施例中，通过被处理区r1的形成，可相对调整第一蚀刻制作工艺92的制作工艺参数(例如蚀刻时间、反应气体、或/及蚀刻功率等)而在可将第一掩模层40中特定区域完整移除的状况下降低对于图案化光致抗蚀剂层50的光致抗蚀剂损失，故可使得即使在形成图案化光致抗蚀剂层50时发生如图2中的第二部分50b的状况仍可用其形成所需的第一图案化掩模层40p。换句话说，通过注入制作工艺91而于第一掩模层40中形成被处理区r1可相对增加形成图案化光致抗蚀剂层50的制作工艺或/及第一蚀刻制作工艺92的制作工艺容许范围(process window)，进而可达到提升制作工艺良率的效果。
53.如图4至图5所示，在一些实施例中，可以第一图案化掩模层40p为掩模进行一第二蚀刻制作工艺93，用以移除第二掩模层30的一部分且将第一图案化掩模层40p的图案转移至第二掩模层30，而第二掩模层30可被第二蚀刻制作工艺93蚀刻成为一第二图案化掩模层30p。在一些实施例中，可于第二蚀刻制作工艺93之前将图案化光致抗蚀剂层50移除或者图案化光致抗蚀剂层50可被第二蚀刻制作工艺93移除。然后，如图5至图6所示，可将第二图案化掩模层30p的图案转移至材料层20，例如材料层20可被使用第二图案化掩模层30p为掩模的一蚀刻制作工艺蚀刻成为一图案化结构20p，但并不以此为限。在一些实施例中，第二图案化掩模层30p可于图案化结构20p形成之后被移除，而第一图案化掩模层40p可于图案化结构20p形成之后被移除或于形成图案化结构20p的蚀刻制作工艺中被移除。此外，图案化结构20p可包括半导体集成电路中的图案化导电结构、互连(interconnection)结构或其他适合利用本发明制作方法形成的图案化结构。
54.下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
55.请参阅图7至图10。图7至图10所绘示为本发明第二实施例的图案化结构的制作方法的示意图，其中图8绘示了图7之后的状况示意图，图9绘示了图8之后的状况示意图，而图10绘示了图9之后的状况示意图。如图7至图8所示，在利用注入制作工艺91于第一掩模层40
中形成被处理区r1之后，可进行蚀刻制作工艺(例如上述第一实施例中的第一蚀刻制作工艺与第二蚀刻制作工艺)，用以形成第一图案化掩模层40p与第二图案化掩模层30p。如图8至图9所示，在形成第二图案化掩模层30p之后，可在第二图案化掩模层30p的侧壁上形成一第三图案化掩模层60p，并移除第二图案化掩模层30p与第一图案化掩模层40p。在一些实施例中，可于第一图案化掩模层40p、第二图案化掩模层30p以及材料层20上共形地形成一间隙壁层60，并对间隙壁层60进行回蚀刻而形成第三图案化掩模层60p，但并不以此为限。
56.然后，如图9至图10所示，可将第三图案化掩模层60p的图案转移至材料层20，例如材料层20可被使用第三图案化掩模层60p为掩模的一蚀刻制作工艺蚀刻成为图案化结构20p。如图8至图10所示，在一些实施例中，在移除第二图案化掩模层30p与第一图案化掩模层40p之前，可形成一覆盖层(未绘示)覆盖第三图案化掩模层60p、第二图案化掩模层30p、第一图案化掩模层40p以及材料层20，然后可进行一平坦化制作工艺用以移除第一图案化掩模层40p上以第三图案化掩模层60p上的覆盖层并移除第一图案化掩模层40p。覆盖层的一部分于平坦化制作工艺之后可保留于第三图案化掩模层60p之间的空间内，然后可将覆盖层以及第二图案化掩模层30p移除而于材料层20上留下互相分离排列的第三图案化掩模层60p。此外，本实施例的第三图案化掩模层60p并不以上述步骤为限而可视设计需要以其他适合的方式形成第三图案化掩模层60p。
57.值得说明的是，本发明利用注入制作工艺改变第一掩模层的部分区域的被蚀刻速率以改善相关制作工艺容许范围的作法并不限于上述各实施例中于第一图案化掩模层形成之后的各制作工艺步骤而可视制作工艺或/及设计需要应用于其他类型的图案化制作工艺中。
58.综上所述，在本发明的图案化结构的制作方法中，可利用注入制作工艺改变第一掩模层中部分区域的被蚀刻速率，由此提升第一掩模层与图案化光致抗蚀剂层之间的蚀刻选择比，进而达到提升相关制作工艺容许范围(process window)或/及图案化制作工艺分辨率的效果。
59.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。