射频装置的制作方法

1.本发明涉及一种射频装置，尤其是涉及一种具有电感器结构的射频装置。


背景技术：

2.由集成电路(integrated circuit,ic)所构成的微处理器系统已被普遍运用于生活的各个层面，例如家电用品、移动通讯设备、个人计算机等，都有集成电路的踪迹。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。
3.为了因应通讯时代的来临，现有半导体装置常会设计有无线射频电路结构，以执行无线通讯功能。在射频装置中，电感器(inductor)的品质因子(q
‑
factor)会直接影响装置的能量效率(energy efficiency)，故如何通过结构或/及制作工艺上的设计调整来改善射频装置的品质因子为相关领域人士持续研究的方向。


技术实现要素：

4.本发明提供了一种射频装置，利用掩模图案覆盖位于电感器结构下方的屏蔽结构，由此降低能量损失而达到提升电感器结构品质因子的效果。
5.本发明的一实施例提供一种射频装置，包括一半导体基底、一电感器结构、一屏蔽结构以及一掩模图案。半导体基底包括一第一区以及一第二区。电感器结构设置于半导体基底的第一区上。屏蔽结构设置于半导体基底的第一区上且在一垂直方向上位于电感器结构与半导体基底之间。掩模图案设置于半导体基底上，掩模图案的一第一部分设置于屏蔽结构上且直接接触屏蔽结构，且屏蔽结构的上表面完全被掩模图案的第一部分覆盖。
附图说明
6.图1为本发明一实施例的射频装置的示意图；
7.图2为本发明一实施例的射频装置的屏蔽结构的上视示意图；
8.图3为本发明一实施例的射频装置的屏蔽结构与电感器结构的上视示意图；
9.图4至图7为本发明一实施例的射频装置的制作方法示意图，其中
10.图5为图4之后的状况示意图；
11.图6为图5之后的状况示意图；
12.图7为图6之后的状况示意图。
13.主要元件符号说明
14.10
ꢀꢀ
半导体基底
15.12
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隔离结构
16.22
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介电层
17.22a 第一部分
18.22b 第二部分
19.24
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图案化导电层
20.24a 第一部分
21.24b 第二部分
22.32
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第一间隙壁
23.32a 第一部分
24.32b 第二部分
25.34
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第二间隙壁
26.34a 第一部分
27.34b 第二部分
28.40
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掩模图案
29.40a 第一部分
30.40b 第二部分
31.42
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第一绝缘层
32.44
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第二绝缘层
33.50
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金属层
34.52a 硅化物层
35.52b 硅化物层
36.54
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介电层
37.54a 第一部分
38.54b 第二部分
39.56
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接触结构
40.62
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虚置金属结构
41.64
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互连结构
42.70
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电感器结构
43.70s 区段
44.100 射频装置
45.bs
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底表面
46.gs
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栅极结构
47.ild 层间介电层
48.m1
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图案化金属层
49.m11 第一部分
50.m12 第二部分
51.m2
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图案化金属层
52.m21 第一部分
53.m22 第二部分
54.m3
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图案化金属层
55.m31 第一部分
56.m32 第二部分
57.m4
ꢀꢀ
图案化金属层
58.m41 第一部分
59.m42 第二部分
60.m5
ꢀꢀ
图案化金属层
61.m51 第一部分
62.m52 第二部分
63.r1
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第一区
64.r2
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第二区
65.sp1 间隙壁结构
66.sp2 间隙壁结构
67.ss
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屏蔽结构
68.tm
ꢀꢀ
顶部金属导电层
69.tm1 第一部分
70.tm2 第二部分
71.ts
ꢀꢀ
上表面
72.ts1 上表面
73.ts2 上表面
74.ts3 上表面
75.v1
ꢀꢀ
连接插塞
76.v2
ꢀꢀ
连接插塞
77.v3
ꢀꢀ
连接插塞
78.v4
ꢀꢀ
连接插塞
79.v5
ꢀꢀ
连接插塞
80.z
ꢀꢀꢀ
垂直方向
具体实施方式
81.以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
82.在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
83.用语“在
…
上”、“在
…
上方”和“在
…
之上”的含义应当以最宽方式被解读，以使得“在
…
上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在
…
上方”或“在
…
之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
84.说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
85.在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语
旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
86.请参阅图1。图1所绘示为本发明一实施例的射频装置100的示意图。如图1所示，射频装置100包括一半导体基底10、一电感器(inductor)结构70、一屏蔽结构ss以及一掩模图案40。半导体基底10包括一第一区r1以及一第二区r2。电感器结构70设置于半导体基底10的第一区上。屏蔽结构ss设置于半导体基底10的第一区r1上且在一垂直方向z上位于电感器结构70与半导体基底10之间。掩模图案40设置于半导体基底10上，掩模图案40的一第一部分40a设置于屏蔽结构ss上且直接接触屏蔽结构ss，且屏蔽结构ss的上表面ts1完全被掩模图案40的第一部分40a覆盖。
87.在一些实施例中，位于电感器结构70下方的屏蔽结构ss可由导电材料形成，用以阻挡电场线穿过半导体基底10并降低电感器结构70与半导体基底10之间的耦合电容。在本发明中，可利用掩模图案40覆盖屏蔽结构ss的设计，降低能量损失(energy loss)并提高电感器结构70与位于电感器结构70下方结构之间的耦合电阻，进而达到提升电感器结构70的品质因子(q
‑
factor)的效果。
88.在一些实施例中，上述的垂直方向z可被视为半导体基底10的厚度方向，而半导体基底10可于垂直方向z上具有相对的一上表面ts与一底表面bs，且上述的电感器结构70、屏蔽结构ss以及掩模图案40可设置于上表面ts的一侧，但并不以此为限。与垂直方向z正交的水平方向可大体上与半导体基底10的上表面ts或/及底表面bs平行。此外，在本文中所述在垂直方向z上相对较高的位置或/及部件与半导体基底10的底表面bs之间在垂直方向z上的距离大于在垂直方向z上相对较低的位置或/及部件与半导体基底10的底表面bs之间在垂直方向z上的距离。各部件的下部或底部可比同一部件的上部或顶部在垂直方向z上更接近半导体基底10的底表面bs，在某个部件之上的另一部件可被视为在垂直方向z上相对较远离半导体基底10的底表面bs，而在某个部件之下的另一部件可被视为在垂直方向z上相对较接近半导体基底10的底表面bs。
89.进一步说明，在一些实施例中，射频装置100可还包括一隔离结构12、至少一栅极结构gs、一第一间隙壁结构(例如图1中所示的间隙壁结构sp2)以及一第二间隙壁结构(例如图1中所示的间隙壁结构sp1)。隔离结构12可至少部分设置于半导体基底10中，用以于半导体基底10中定义出多个互相分隔的区域，例如可在半导体基底10的第二区r2中定义出多个主动(有源)区，但并不以此为限。栅极结构gs可设置于半导体基底10的第二区r2上，间隙壁结构sp1可设置于屏蔽结构ss的侧壁上，而间隙壁结构sp2可设置于栅极结构gs的侧壁上。在一些实施例中，间隙壁结构sp1的材料组成可与间隙壁结构sp2的材料组成相同，但并不以此为限。举例来说，一第一间隙壁32以及一第二间隙壁34可设置于半导体基底10的第一区r1与第二区r2上，且第二间隙壁34可设置于第一间隙壁32上，间隙壁结构sp1可包括第一间隙壁32的第一部分32a以及第二间隙壁34的第一部分34a，而间隙壁结构sp2可包括第一间隙壁32的第二部分32b以及第二间隙壁34的第二部分34b。第一间隙壁32与第二间隙壁34可分别包括单层或多层绝缘材料，例如氧化硅、氮化硅或其他适合的绝缘材料。
90.在一些实施例中，掩模图案40的第一部分40a可共形地设置于屏蔽结构ss与间隙壁结构sp1上，而掩模图案40的一第二部分40b可共形地设置于栅极结构gs、间隙壁结构sp2以及半导体基底10的第二区r2上。值得说明的是，在一些实施例中，半导体基底10的第二区
r2上可设置有多个栅极结构gs，而图1中所绘示的两个栅极结构gs可为互相分离的两个栅极结构gs或同一个栅极结构gs在不同部分的剖面状况。因此，栅极结构gs在垂直方向z上可仅部分被掩模图案40的第二部分40b覆盖而未完全被掩模图案40的第二部分40b覆盖。
91.掩模图案40可包括单层或多层的绝缘材料，例如氧化硅、氮化硅、氮氧化硅或其他适合的绝缘材料。在一些实施例中，掩模图案40可包括一第一绝缘层42以及一第二绝缘层44，第二绝缘层44可共形地设置于第一绝缘层42上，且第二绝缘层44的材料组成可不同于第一绝缘层42的材料组成。举例来说，第一绝缘层42可为氧化硅层，而第二绝缘层44可为氮化硅层，但并不以此为限。此外，在一些实施例中，第一绝缘层42可被视为一衬层，而第二绝缘层44可被视为主要的掩模材料，故第一绝缘层42可比第二绝缘层44薄，即第一绝缘层42在垂直方向z上的厚度可小于第二绝缘层44垂直方向z上的厚度，但并不以此为限。在一些实施例中，掩模图案40的第一部分40a可由设置在半导体基底10的第一区r1上的第一绝缘层42与第二绝缘层44构成，而掩模图案40的第二部分40b可由设置在半导体基底10的第二区r2上的第一绝缘层42与第二绝缘层44构成，故掩模图案40的第一部分40a的材料组成可与掩模图案40的第二部分40b的材料组成相同。
92.在一些实施例中，栅极结构gs的材料组成可与屏蔽结构ss的材料组成相同。举例来说，一图案化导电层24可设置于半导体基底10的第一区r1与第二区r2上，屏蔽结构ss可包括图案化导电层24的一第一部分24a，且栅极结构gs可包括图案化导电层24的一第二部分24b。图案化导电层24可包括含硅的导电材料例如经掺杂的多晶硅材料或其他适合的导电材料，故图案化导电层24可为图案化导电多晶硅层，但并不以此为限。在一些实施例中，射频装置100可还包括一介电层22设置于半导体基底10的第一区r1与第二区r2上，介电层22的第一部分22a可于垂直方向z上设置于屏蔽结构ss与半导体基底10之间，而介电层22的第二部分22b可于垂直方向z上设置于栅极结构gs与半导体基底10之间。介电层22可包括氧化物层例如氧化硅层或其他适合的介电材料，而介电层22的第二部分22b可被视为栅极介电层。
93.在一些实施例中，屏蔽结构ss可为电性浮置(electrically floating)导电结构，例如可被绝缘材料(例如上述的掩模图案40的第一部分40a、间隙壁结构sp1以及介电层22的第一部分22a)完全包覆，但并不以此为限。换句话说，图案化导电层24的第一部分24a与第二部分24b可在物理上(physically)以及电性上彼此分离。此外，在一些实施例中，掩模图案40可被视为用以阻挡自对准式硅化物层形成的阻挡层，故在半导体基底10的第二区r2上未被掩模图案40覆盖的栅极结构gs以及半导体基底10上可形成有自对准式硅化物层。举例来说，射频装置100可还包括一硅化物层52a以及一硅化物层52b，硅化物层52a可设置于半导体基底10的第二区r2上且直接接触半导体基底10，而硅化物层52b可设置于栅极结构gs上且直接接触栅极结构gs。硅化物层52a与硅化物层52b可包括钴
‑
金属硅化物(cobalt
‑
silicide)、镍
‑
金属硅化物(nickel
‑
silicide)或其他适合的金属硅化物。
94.在一些实施例中，硅化物层52b可包括由栅极结构gs的一部分转变而成的材料，但硅化物层52b的上表面ts3在垂直方向z上可仍高于其他区域的栅极结构gs的上表面ts2，而屏蔽结构ss的上表面ts1与栅极结构gs的上表面ts2可位于与垂直方向z正交的同一个平面之内，但并不以此为限。因此，相较于在屏蔽结构ss上直接形成硅化物层的状况，利用掩模图案40的第一部分40a完全覆盖屏蔽结构ss而避免于屏蔽结构ss上形成硅化物层可增加半
导体基底10与屏蔽结构的整体电阻值并相对地拉大电感器结构70与屏蔽结构之间的距离(特别是当图案化导电层24的第一部分24a以及形成于其上的硅化物层可一并被视为屏蔽结构时)，由此降低由基底造成的能量损失(energy loss)。换句话说，在一些实施例中，屏蔽结构ss可仅由多晶硅材料形成而不具有上述的硅化物(例如金属硅化物)。此外，电感器结构70的品质因子与储存能量和每震荡周期的能量损失的比值成正比(也就是跟每震荡周期的能量损失成反比)，其中的能量损失包括了由金属造成的能量损失以及由基底造成的能量损失，由金属造成的能量损失可包括例如dc耗损以及集肤效应(skin effect)造成的耗损，而由基底造成的能量损失可包括由电场引发的基底电流以及涡电流(eddy current)造成的耗损。因此，利用掩模图案40的第一部分40a在垂直方向z上完全覆盖屏蔽结构ss而避免于屏蔽结构ss上形成硅化物层可降低由基底造成的能量损失，进而可提升电感器结构70的品质因子以及射频装置100的装置效能。
95.在一些实施例中，射频装置100可还包括一介电层54设置于半导体基底10的第一区r1与第二区r2上，介电层54的一第一部分54a可设置于半导体基底10的第一区r1上且覆盖掩模图案40的第一部分40a，而介电层54的一第二部分54b可设置于半导体基底10的第二区r2上且覆盖栅极结构gs、硅化物层52a、硅化物层52b、间隙壁结构sp2以及掩模图案40的第二部分40b。硅化物层52b可设置于栅极结构gs与介电层54的第二部分54b之间，而硅化物层52b可直接接触栅极结构gs以及介电层54的第二部分54b。此外，在一些实施例中，射频装置100可还包括一个或多个接触结构56在垂直方向z上贯穿第二区r2上的介电层54，用以与硅化物层52a或硅化物层52b接触而形成电连接。在一些实施例中，介电层54可具有平坦化效果而需相对较厚的厚度，故介电层54可比掩模图案40厚，即介电层54在垂直方向z上的厚度可大于掩模图案40在垂直方向z上的厚度，但并不以此为限。
96.在一些实施例中，射频装置100可还包括一虚置金属结构62、一互连结构64以及一层间介电层ild。层间介电层ild可设置于介电层54上并位于半导体基底10的第一区r1与第二区r2上。虚置金属结构62可在垂直方向z上设置于介电层54的第一部分54a与电感器结构70之间，互连结构64可设置于介电层54的第二部分54b上，而虚置金属结构62、互连结构64以及电感器结构70可至少部分设置于层间介电层ild中。在一些实施例中，虚置金属结构62可为电性浮置金属结构，而互连结构64可与半导体基底10上的主动元件(例如栅极结构gs对应的晶体管)或/及被动(无源)元件电连接。
97.举例来说，射频装置100可包括多个金属层(例如图1中所示的图案化金属层m1、图案化金属层m2、图案化金属层m3、图案化金属层m4、图案化金属层m5以及顶部金属导电层tm)设置于介电层54上并于垂直方向z上堆叠设置。虚置金属结构62可包括图案化金属层m1的第一部分m11、图案化金属层m2的第一部分m21、图案化金属层m3的第一部分m31、图案化金属层m4的第一部分m41或/及图案化金属层m5的第一部分m51，而互连结构64可包括图案化金属层m1的第二部分m12、图案化金属层m2的第二部分m22、图案化金属层m3的第二部分m32、图案化金属层m4的第二部分m42以及图案化金属层m5的第二部分m52。此外，电感器结构70可包括顶部金属导电层tm的一第一部分tm1，而顶部金属导电层tm的一第二部分tm2可设置于互连结构64上且与互连结构64电连接。
98.在一些实施例中，射频装置100可包括多个连接插塞(例如图1中所示的连接插塞v1、连接插塞v2、连接插塞v3、连接插塞v4以及连接插塞v5)与上述的金属层(例如图案化金
属层m1的第二部分m12、图案化金属层m2的第二部分m22、图案化金属层m3的第二部分m32、图案化金属层m4的第二部分m42、图案化金属层m5的第二部分m52以及顶部金属导电层tm的第二部分tm2)在垂直方向z上交替堆叠设置而互相电连接。此外，虚置金属结构62可为电性浮置金属结构而与互连结构64电性分离，故上述各图案化金属层的第一部分与第二部分可在物理上以及电性上彼此分离。此外，在一些实施例中，电感器结构70可与顶部金属导电层tm的第二部分tm2电性分离，而电感器结构70可通过上述的图案化金属层的其他部分电连接至对应的元件，例如形成在半导体基底10的第二区r2上的元件或形成在半导体基底10的第一区r1与第二区r2以外的区域上的元件。
99.在一些实施例中，基底10可包括半导体基底例如硅基底、硅锗半导体基底、硅覆绝缘(silicon
‑
on
‑
insulator，soi)基底或其他适合材料所形成的基底。隔离结构12可包括单层或多层的绝缘材料例如氧化硅、氮化硅或其他适合的绝缘材料。介电层22可包括氧化物层例如氧化硅层或其他适合的介电材料。介电层54可包括单层或多层的绝缘材料例如氧化硅、氮化硅或其他适合的介电材料。层间介电层ild可包括单层或多层的介电材料，例如氧化硅、氮化硅、氮碳化硅、氟硅玻璃(fluorosilicate glass，fsg)、低介电常数(low dielectric constant，low
‑
k)介电材料或其他适合的介电材料。上述的low
‑
k介电材料可包括介电常数相对较低(例如但并不限于介电常数低于2.9)的介电材料，例如苯并环丁烯(benzocyclclobutene，bcb)、hsq(hydrogen silsesquioxane)、msq(methyl silesquioxane)、硅氧碳氢化物(sioc
‑
h)或/及多孔性介电材料。上述的接触结构56、各图案化金属层、各连接插塞以及顶部金属导电层tm可分别包括一低电阻材料以及一阻障层，低电阻材料可包括电阻率相对较低的材料例如铜、铝、钨等，而阻障层可包括氮化钛、氮化钽或其他适合的阻障材料，但并不以此为限。
100.请参阅图2、图3以及图1。图2所绘示为本发明一实施例的射频装置的屏蔽结构ss的上视示意图，而图3所绘示为本发明一实施例的射频装置的屏蔽结构ss与电感器结构70的上视示意图。如图1至图3所示，在一些实施例中，图案化导电层24的第一部分24a可为具有镜像对称特征的图案，由此均匀化控制屏蔽结构ss的屏蔽效果，但并不以此为限。此外，电感器结构70可具有多个未直接相连的区段70s，各区段70s可通过上述图案化金属层的其他部分彼此电连接或分别电连接至不同的元件。值得说明的是，本发明的屏蔽结构ss以及电感器结构70的图案设计并不以图2以及图3所示的状况为限而可视设计需要使用具有其他图案特征的屏蔽结构ss或/及电感器结构70。此外，在一些实施例中，第一区r1可被视为射频装置100中的电感器区，第二区r2可被视为射频装置100中的其他电路区，而第一区r1中以及第一区r1上可未设置主动元件例如晶体管，由此降低对于电感器结构70操作上的负面影响。
101.请参阅图4至图7以及图1。图4至图7所绘示为本发明一实施例的射频装置的制作方法示意图，其中图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，而图1可被视为绘示了图7之后的状况示意图。本实施例的射频切换装置101的制作方法可包括但并不限于下列步骤，如图4所示，可于半导体基底10上形成隔离结构12、介电层22、图案化导电层24、第一间隙壁32以及第二间隙壁34，而屏蔽结构ss与栅极结构gs可分别由图案化导电层24的第一部分24a与第二部分24b形成，故屏蔽结构ss与栅极结构gs可由相同的制作工艺一并形成，由此达到制作工艺简化的效果，且屏蔽
结构ss的上表面ts1与栅极结构gs的上表面ts2可大体上位于与垂直方向z正交的同一个平面之内。然后，如图4至图5所示，可形成上述的掩模图案40，而栅极结构gs的至少一部分以及半导体基底10的第二区r2的至少一部分可未被掩模图案40覆盖。
102.然后，如图6所示，可全面性地形成一金属层50，金属层50可直接接触未被掩模图案40覆盖的半导体基底10的第二区r2以及栅极结构gs。之后，如图6至图7所示，可进行一热处理以使金属层50与栅极结构gs以及半导体基底10产生反应而形成上述的硅化物层52a与硅化物层52b，并于硅化物层52a与硅化物层52b形成之后将金属层50移除。在一些实施例中，金属层50可包括钴、镍或其他适合的金属材料，而硅化物层52a与硅化物层52b可包括钴
‑
金属硅化物、镍
‑
金属硅化物或其他对应的金属层50的金属材料的硅化物。之后，如图7与图1所示，可形成上述的介电层54、接触结构56、层间介电层ild、虚置金属结构62、互连结构64、电感器结构70或/及其他需要的部件，从而形成图1所示的射频装置100。
103.综上所述，在本发明的射频装置中，可利用掩模图案覆盖位于电感器结构下方的屏蔽结构，由此降低能量损失而达到提升电感器结构品质因子的效果。
104.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。