一种半导体元件的制作方法

1.本发明涉及一种半导体元件，尤其是涉及一种电阻式随机存取存储器元件。


背景技术：

2.由于非挥发性存储器具有数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作。目前，业界积极发展的一种非挥发性存储器元件是电阻式随机存取存储器(resistive random access memory，rram)，其具有写入操作电压低、写入抹除时间短、存储时间长、非破坏性读取、多状态存储、结构简单以及所需面积小等优点，因此在未来将可成为个人计算机和电子设备所广泛采用的非挥发性存储器元件之一。
3.在集成电路(ic)元件中，电阻式随机存取存储器(以下简称rram)为用于下一世代非挥发式存储器元件的一合并技术。电阻式随机存取存储器为一种存储器结构，其包括一电阻式随机存取存储器单元阵列，每一个电阻式随机存取存储器单元是利用电阻值而非电荷来存储一位元的数据。特别地，每一个电阻式随机存取存储器单元包括一电阻材料层，可调整其电阻值来表示逻辑“0”或逻辑“1”。
4.优化电阻式随机存取存储器单元阵列的方法之一即是将其尺寸越做越小，然而随着尺寸降低制作工艺复杂度也随之提高并造成成本增加，因此如何在维持产品良率并降低成本的情况下改良现有制作工艺即为业界一大挑战。


技术实现要素：

5.本发明一实施例揭露一种半导体元件，其主要包含第一金属间介电层设于基底上，第一金属内连线设于该第一金属间介电层内，一下电极设于该第一金属间介电层以及该第一金属内连线上并接触该第一金属间介电层以及该金属内连线，一阻抗感测元件设于该下电极上以及一上电极设于该阻抗感测元件上。
6.依据本发明一实施例，半导体元件另包含一间隙壁设于下电极、阻抗感测元件以及上电极侧壁，一遮盖层设于第一金属间介电层、间隙壁以及上电极上，一第二金属间介电层设于遮盖层上以及一第二金属内连线设于遮盖层及第二金属间介电层内并接触上电极。
7.依据本发明一实施例，其中该间隙壁底部接触该第一金属间介电层。
8.依据本发明一实施例，另包含一氧化层设于该上电极以及该遮盖层之间。
9.依据本发明一实施例，其中该遮盖层包含氮掺杂碳化物。
10.依据本发明一实施例，其中该第二金属内连线包含铜。
11.依据本发明一实施例，其中该第一金属内连线包含铜。
12.依据本发明一实施例，其中该下电极包含氮化钛。
13.依据本发明一实施例，其中该上电极包含氮化钛。
附图说明
14.图1至图2为本发明一实施例制作电阻式随机存取存储器的方法示意图。
15.主要元件符号说明：
16.12:基底
17.14:层间介电层
18.16:金属内连线结构
19.18:金属间介电层
20.20:金属内连线
21.22:下电极
22.24:阻抗感测元件
23.26:上电极
24.28:氧化层
25.30:间隙壁
26.32:遮盖层
27.34:金属间介电层
28.36:阻障层
29.38:金属层
30.40:金属内连线
具体实施方式
31.请参照图1至图2，图1至图2为本发明一实施例制作电阻式随机存取存储器的方法示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组。基底12上可包含例如金属氧化物半导体(metal
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oxide semiconductor,mos)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayer dielectric,ild)14等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等mos晶体管元件，其中mos晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层14可设于基底12上并覆盖mos晶体管，且层间介电层14可具有多个接触插塞电连接mos晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
32.然后于层间介电层14上形成至少一金属内连线结构16电连接前述的接触插塞，其中金属内连线结构16包含一金属间介电层18以及至少一金属内连线20镶嵌于金属间介电层20中。在本实施例中，金属内连线结构16中的各金属内连线20可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层18中并彼此电连接。例如各金属内连线20可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(ti)、氮化钛(tin)、钽(ta)以及氮化钽(tan)所构成的群组，而金属层可选自由铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等所构成的群组且较佳不包含钨(w)，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属
内连线20中的金属层较佳包含铜，金属间介电层18较佳包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,teos)，但不局限于此。
33.然后形成一下电极22、一阻抗感测元件24以及一上电极26于金属内连线结构16上。在本实施例中，形成下电极22、阻抗感测元件24以及上电极26的方式可先依序沉积一下电极层、阻抗感测元件层以及上电极层于金属间介电层18与金属内连线20表面，然后利用图案化掩模(图未示)进行一道或一道以上蚀刻制作工艺去除部分上电极层、部分阻抗感测元件层以及部分下电极层以形成上电极26、阻抗感测元件24以及下电极22。在本实施例中，图案化形成上述上电极26、阻抗感测元件24以及下电极22所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ion etching,rie)以及/或离子束蚀刻制作工艺(ion beam etching,ibe)，但均不局限于此。另外下电极22及上电极26较佳包含导电材料，例如但不局限于钽(ta)、氮化钽(tan)、铂(pt)、铜(cu)、金(au)、铝(al)。阻抗感测元件24可包含过渡金属氧化物，其中过渡金属氧化物可例如为铪氧化物、钽氧化物、钛氧化物或镍氧化物等。
34.接着先形成一氧化层28于上电极26顶表面，再形成间隙壁30于阻抗感测元件24侧壁。在本实施例中，氧化层28较佳包含氧化硅而间隙壁30可包含氮化硅或氧化硅，但均不局限于此。
35.随后如图2所示，先形成一遮盖层32于金属间介电层18、间隙壁30以及氧化层28上，再形成一金属间介电层34覆盖遮盖层32表面，其中遮盖层32较佳包含氮掺杂碳化物层(nitrogen doped carbide,ndc)，遮盖层32厚度约250埃，金属间介电层34则较佳包含一超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(sioc)或氧碳化硅氢(sioch)。
36.随后进行一图案转移制作工艺，例如可利用一图案化掩模(图未示)去除部分金属间介电层34、部分遮盖层32及部分氧化层28以形成接触洞(图未示)暴露出上电极26顶表面。然后于接触洞中填入所需的导电材料，例如包含钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)等所构成的阻障层36以及选自钨(w)、铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等低电阻材料或其组合的金属层38。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属层38及部分阻障层36以形成接触插塞或金属内连线40于接触洞内电连接或接触上电极26。在本实施例中，金属间介电层34较佳包含一超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(sioc)或氧碳化硅氢(sioch)。
37.请再参照图2，图2又揭露本发明一实施例的一半导体元件的结构示意图。如图2所示，半导体元件主要包含金属间介电层18设于基底12上，金属内连线20设于金属间介电层18内，下电极22设于金属间介电层18及金属内连线20上，阻抗感测元件24设于下电极22上，上电极26设于阻抗感测元件24上，间隙壁30设于下电极22、阻抗感测元件24及上电极26侧壁，遮盖层32设于金属间介电层18、间隙壁30以及上电极26上，氧化层28设于上电极26及遮盖层32之间，金属间介电层34设于遮盖层32上以及金属内连线40设于遮盖层32及金属间介电层34内并接触上电极26。
38.从细部来看，下电极22底部较佳直接接触下方的金属间介电层18及金属内连线20，间隙壁30底部直接接触金属间介电层18，下电极22与间隙壁30底部切齐遮盖层32底部，
且遮盖层32直接接触氧化层28顶部、间隙壁30侧壁以及金属间介电层18顶表面，其中下电极22正下方的金属内连线18较佳包含铜且不包含钨，上电极26上方的金属内连线40也较佳包含铜，而上电极26与下电极22则较佳包含氮化钛。
39.一般而言，现行电阻式随机存取存储器在制备过程中通常需于金属间介电层内形成高度较短且由钨所构成的接触洞插塞后才进行后续下电极与阻抗感测元件的制作。为了简化流程并降低成本本发明主要省略上述短接触洞插塞的制作并直接将上电极与阻抗感测元件形成于高度较高且由铜所构成的金属内连线上。由于下电极下方改连接由铜所构成的金属内连线，因此下电极以及两侧的间隙壁底部均接触金属内连线旁的金属间介电层。
40.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。