半导体装置的制作方法

1.本发明实施例涉及源极/漏极分隔结构与其制作方法，尤其涉及形成不同 的虚置鳍状物以达有源区之间的不同空间以减少尺寸或改善效能。


背景技术：

2.半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进 展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演 进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比 如采用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小的工 艺有利于增加产能并降低相关成本。尺寸缩小亦会增加处理与制造集成电路 的复杂度。
3.举例来说，由于集成电路技术朝更小的技术节点进展，已导入多栅极装 置以增加栅极
‑
通道耦合、减少关闭状态电流与减少短通道效应，进而改善 栅极控制。多栅极装置通常视作栅极结构或其部分位于通道区的多侧上的装 置。鳍状场效晶体管与多桥状通道晶体管为多栅极装置的例子，其为高效能 与漏电流应用的有力候选。鳍状场效晶体管具有隆起的通道，而栅极包覆通 道的多侧(比如包覆自基板延伸的半导体材料鳍状物的顶部与侧壁)。多桥状 通道晶体管的栅极结构可部分或完全延伸于通道区周围，以由两侧或更多侧 接触通道区。由于栅极结构围绕通道区，多桥状通道晶体管亦可视作围绕栅 极晶体管或全绕式栅极晶体管。可由纳米线、纳米片或其他纳米结构形成多 桥状通道晶体管的通道区，因此多桥状通道晶体管亦可视作纳米线晶体管或 纳米片晶体管。
4.集成电路装置可包含重复的物理设计区块，其可视作标准单元。这些标 准单元可包含逻辑门如nand、nor、xnor、xor、and、or或逆变器 的标准单元，或存储器位元如静态随机存取存储器单元。达到较小几何尺寸 的方法之一为减少标准单元的尺寸。由于标准单元重复多次，标准单元的尺 寸缩小可转换成实质的尺寸缩小。标准单元可包含交错的多个有源区(如多 个鳍状结构或桥状通道组件的多个堆叠)与多个虚置鳍状物，而虚置鳍状物 用于隔离相邻装置的源极/漏极结构。虚置鳍状物会增加空间，且在缩小标准 单元尺寸时造成挑战。虽然现有的虚置鳍状物与其形成方法通常适用于其发 展目的，但无法符合所有方面的需求。


技术实现要素：

5.本发明实施例的目的在于提供一种半导体装置，以解决上述至少一个问 题。
6.本发明一例示性的实施例关于半导体装置。半导体装置包括第一源极/ 漏极结构；第二源极/漏极结构；第三源极/漏极结构；第一虚置鳍状物，沿 着方向位于第一源极/漏极结构与第二源极/漏极结构之间，以隔离第一源极/ 漏极结构与第二源极/漏极结构；以及第二虚置鳍状物，沿着方向位于第二源 极/漏极结构与第三源极/漏极结构之间，以隔离第二源极/漏极结构与第三源 极/漏极结构。第一虚置鳍状物包括外侧介电层、内侧介电层位于外侧介电层 上与第一盖层位于外侧介电层与内侧介电层上，第二虚置鳍状物包括
底部与 第二盖层位于底部上。
7.本发明另一实施例关于静态随机存取存储器单元。静态随机存取存储器 单元包括下拉晶体管，包括第一源极/漏极结构；上拉晶体管，包括第二源极 /漏极结构；第一虚置鳍状物，沿着方向分隔下拉晶体管与上拉晶体管；以及 第二虚置鳍状物，与第二源极/漏极结构相邻。上拉晶体管沿着方向位于第一 虚置鳍状物与第二虚置鳍状物之间。第一虚置鳍状物包括外侧介电层、内侧 介电层位于外侧介电层上与第一盖层位于外侧介电层与内侧介电层上。第二 虚置鳍状物包括底部与第二盖层位于底部上。
8.本发明又一实施例关于半导体装置的形成方法。方法包括接收工件，其 包括:第一鳍状结构，其长度方向沿着第一方向延伸，并具有第一基底部分与 第一堆叠部分位于第一基底部分上；第二鳍状结构，其长度方向沿着第一方 向延伸，并具有第二基底部分与第二堆叠部分位于第二基底部分上，其中第 一鳍状结构与第二鳍状结构隔有第一空间，以及第三鳍状结构，其长度方向 沿着第一方向延伸，并具有第三基底部分与第三堆叠部分位于第三基底部分 上，其中第二鳍状结构与第三鳍状结构隔有第二空间，且第二空间小于第一 空间。方法还包括形成隔离结构于第一基底部分与第二基底部分之间，以及 第二基底部分与第三基底部分之间；顺应性地沉积第一介电层于第一堆叠部 分、第二堆叠部分、第三堆叠部分与隔离结构上；沉积第二介电层于第一介 电层上；平坦化工件以形成第一虚置鳍状物于第一堆叠部分与第二堆叠部分 之间，并形成第二虚置鳍状物于第二堆叠部分与第三堆叠部分之间；回蚀刻 第一虚置鳍状物与第二虚置鳍状物；选择性回蚀刻第二虚置鳍状物；在选择 性回蚀刻之后，沉积第三介电层于工件上；使第一堆叠部分、第二堆叠部分 与第三堆叠部分凹陷；以及形成第一源极/漏极结构于第一基底部分上、形成 第二源极/漏极结构于第二基底部分上、并形成第三源极/漏极结构于第三基 底部分上。
附图说明
9.图1为本发明一或多个实施例中，形成半导体装置所用的方法的流程图。
10.图2至图12为本发明一或多个实施例中，依据图1的方法的制作工艺 时的工件的部分剖视图。
11.图13为本发明一或多个实施例中，依据图1的方法的制作工艺时的半 导体装置的部分俯视图。
12.附图标记如下：
13.d1:第一深度
14.d2:第二深度
15.is
‑
1:第一隔离晶体管
16.is
‑
2:第二隔离晶体管
17.pd
‑
1:第一下拉晶体管
18.pd
‑
2:第二下拉晶体管
19.pg
‑
1:第一穿闸晶体管
20.pg
‑
2:第二穿闸晶体管
21.pu
‑
1:第一上拉晶体管
22.pu
‑
2:第二上拉晶体管
23.s1:第一空间
24.s2:第二空间
25.12b:基底部分
26.12s:堆叠部分
27.21:第一凹陷
28.22:第二凹陷
29.23:第三凹陷
30.100:方法
31.102,104,106,108,110,112,114,116,118,120,122,124,126:步骤
32.200:工件
33.202:基板
34.203:隔离结构
35.204:堆叠
36.206:牺牲层
37.208:通道层
38.210:硬掩模层
39.212:鳍状结构
40.212
‑
1:第一鳍状结构
41.212
‑
2:第二鳍状结构
42.212
‑
3:第三鳍状结构
43.212
‑
4:第四鳍状结构
44.212
‑
5:第五鳍状结构
45.214:覆层
46.216:第一虚置鳍状物
47.218:第二虚置鳍状物
48.219:空洞
49.220:第一介电层
50.222:第二介电层
51.224:光刻胶掩模
52.226:开口
53.228:盖层
54.230:虚置栅极堆叠
55.232:内侧间隔物结构
56.234:源极/漏极沟槽
57.234
‑
1:第一源极/漏极沟槽
58.234
‑
2:第二源极/漏极沟槽
59.234
‑
3:第三源极/漏极沟槽
60.234
‑
4:第四源极/漏极沟槽
61.234
‑
5:第五源极/漏极沟槽
62.236:第一型源极/漏极结构
63.238:第二型源极/漏极结构
64.240:第一栅极结构
65.242:第二栅极结构
66.244:第三栅极结构
67.246:第四栅极结构
68.250:静态随机存取存储器单元
具体实施方式
69.下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的 是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清 楚说明，可任意增加或减少各种结构的尺寸。
70.下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特 定构件与排列的实施例是用以简化本公开而非局限本发明。举例来说，形成 第一构件于第二构件上的叙述包含两者直接接触，或两者的间隔有其他额外 构件而非直接接触。此外，本发明的多种实例可重复采用相同标号以求简洁， 但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关 系。
71.此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧
”ꢀ
或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间 性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。此外， 当数值或数值范围的描述有“约”、“近似”或类似用语时，除非特别说明否 则其包含所述数值的 /
‑
10％。举例来说，用语“约5nm”包含的尺寸范围为4.5nm至5.5nm。设备亦可转动90
°
或其他角度，因此方向性用语仅用以说 明图示中的方向。此外，当数值或数值范围的描述有“约”、“近似”或类似 用语时，除非特别说明否则其包含所述数值的 /
‑
10％。举例来说，用语“约 5nm”包含的尺寸范围为4.5nm至5.5nm。
72.如上所述，多桥状通道晶体管亦可视作围绕栅极晶体管、全绕式栅极晶 体管、纳米片晶体管或纳米线晶体管，且其可为n型或p型。标准单元可包 含多个多桥状通道晶体管，其可自鳍状结构形成。每一鳍状结构包括交错的 多个通道层与多个牺牲层。在一些公知技术中，鳍状结构彼此平行且间隔相 同，而虚置鳍状物插置于鳍状结构之间。虚置鳍状物用于分隔相邻装置的源 极/漏极结构。当鳍状结构的间隔不同，虚置鳍状物宽度的变化与蚀刻负载可 能造成虚置鳍状物的高度与结构不一致，导致源极/漏极结构合并与装置失 效。
73.本发明实施例提供不同宽度与结构的不同虚置鳍状物所用的形成工艺。 这些不同虚置鳍状物可包含第一虚置鳍状物，与比第一虚置鳍状物狭窄的第 二虚置鳍状物。由于宽度差异，第一虚置鳍状物与第二虚置鳍状物可具有不 同结构，且回蚀刻工艺中可不同地蚀刻第一虚置鳍状物与第二虚置鳍状物。 本发明实施例提供的工艺可确保第一虚置鳍状物与第二虚置鳍状物的高度 一致，并完全分隔相邻的源极/漏极结构。本发明实施例的工艺与结构可减少 标准单元尺寸或改善标准单元效能。
74.本发明的多种实施例将搭配附图详述。图1为本发明一或多个实施例中， 自工件
形成半导体装置的方法的流程图。方法100仅用于举例，而非局限本 发明实施例至方法100实际记载处。可在方法100之前、之中与之后提供额 外步骤，且方法的额外实施例可置换、省略或调换一些步骤。此处不详述所 有步骤以简化说明。方法100将搭配图2至图12说明如下，而图2至图12 为依据方法100的实施例的不同制作阶段的工件的部分剖视图。
75.如图1及图2所示，方法100的步骤102接收工件200。由于自工件200 形成半导体装置，工件200亦可依说明需要而视作半导体装置。如图2所示， 工件200包括基板202，与位于基板202上的堆叠204。在一实施例中，基 板202可为硅基板。在一些其他实施例中，基板202可包含其他半导体，比 如锗、硅锗或iii
‑
v族半导体材料。iii
‑
v族半导体材料可包含砷化镓、磷化 铟、磷化镓、氮化镓、磷砷化镓、砷化铝铟、砷化铝镓、磷化镓铟或砷化镓 铟。基板202亦可包含绝缘层如氧化硅层，以具有绝缘层上硅结构或绝缘层 上锗结构。在一些实施例中，基板202可包含一或多个井区(比如掺杂n型 掺质如磷或砷的n型井区，或掺杂p型掺质如硼的p型井区)，以形成不同 型的装置。n型井与p型井的掺杂方法可采用离子注入或热扩散。
76.如图2所示，堆叠204可包含交错的多个通道层208与多个牺牲层206。 通道层208与牺牲层206可具有不同的半导体组成。在一些实施方式中，通 道层208的组成为硅，而牺牲层206的组成为硅锗。在这些实施方式中，牺 牲层206中的额外锗含量使牺牲层206可选择性凹陷或移除，而不实质损伤 通道层208。在一些实施例中，牺牲层206与通道层208的沉积方法可采用 外延工艺。外延成长堆叠204的方法可采用化学气相沉积技术(如气相外延 及/或超高真空化学气相沉积)、分子束外延及/或其他合适工艺。可依序交错 沉积牺牲层206与通道层208以形成堆叠204。值得注意的是，图2所示的 四个牺牲层206与三个通道层208交错地垂直配置，仅用于说明目的而非局 限本发明实施例至权利要求未实际记载处。层状物的数目取决于半导体装置 如工件200所用的通道组件的所需数目。在一些实施例中，通道层208的数 目介于2至10之间。为了图案化的目的，工件200亦可包含硬掩模层210 位于堆叠204上。硬掩模层210可为单层或多层。在一例中，硬掩模层210 包括氧化硅层与氮化硅层。
77.如图1及图3所示，方法100的步骤104形成第一鳍状结构212
‑
1、第 二鳍状结构212
‑
2、第三鳍状结构212
‑
3、第四鳍状结构212
‑
4与第五鳍状结 构212
‑
5。为了易于说明，第一鳍状结构212
‑
1、第二鳍状结构212
‑
2、第三 鳍状结构212
‑
3、第四鳍状结构212
‑
4与第五鳍状结构212
‑
5可一起视作鳍状 结构212。如图3所示，可自堆叠204与基板202的一部分形成鳍状结构212。 在一些实施例中，步骤104图案化堆叠204与基板202以形成鳍状结构212。 鳍状结构212沿着z方向自基板202垂直延伸。每一鳍状结构212包括自基 板202形成的基底部分12b，与自堆叠204形成的堆叠部分12s。可采用合 适工艺图案化鳍状结构212，包含多重图案化或多重图案化工艺。一般而言， 双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小 于采用单一的直接光刻工艺所得的图案间距。举例来说，一些实施例形成材 料层于基板上，并采用光刻工艺图案化材料层。可采用自对准工艺沿着图案 化的材料层的侧部形成间隔物。接着移除材料层，而保留的间隔物或芯之后 可用于图案化鳍状结构212，且图案化方法可为蚀刻堆叠204与基板202。 蚀刻工艺可包含干蚀刻、湿蚀刻、反应性离子蚀刻及/或其他合适工艺。
78.在图3所示的一些实施例中，鳍状结构212的间隔不同。第一鳍状结构 212
‑
1与第
二鳍状结构212
‑
2隔有第一空间s1。第二鳍状结构212
‑
2与第三 鳍状结构212
‑
3隔有第二空间s2。第三鳍状结构212
‑
3与第四鳍状结构212
‑
4 隔有第一空间s1。第四鳍状结构212
‑
4与第五鳍状结构212
‑
5隔有第一空间 s1。在所述例子中，第二空间s2小于第一空间s1。在本发明实施例中，实 施较小的第二空间s2的理由至少有两个。在标准单元的情况下，与含有一 致的第一空间s1的另一标准单元相较，较小的第二空间s2可减少标准单元 的宽度。当标准单元的宽度固定时，较小的第二空间s2可转换成较大的第 一空间s1或较宽的鳍状结构212以改善装置效能。在一些例子中，第一空 间s1可介于约15nm至约40nm之间，而第二空间s2可介于约5nm至约 40nm之间。
79.如图1及图3所示，方法100的步骤106形成隔离结构203。在形成鳍 状结构212之后，可形成隔离结构203于相邻的鳍状结构212之间。隔离结 构203亦可视作浅沟槽隔离结构203。在例示性工艺中，可先沉积介电层于 工件200上，以将介电材料填入鳍状结构212之间的沟槽。在一些实施例中， 介电层可包含氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介 电层、上述的组合及/或其他合适材料。在多种例子中，介电层的沉积方法可 采用化学气相沉积工艺、次压化学气相沉积工艺、可流动的化学气相沉积工 艺、原子层沉积工艺、物理气相沉积工艺、旋转涂布及/或其他合适工艺。接 着可由化学机械研磨工艺等方法薄化与平坦化沉积的介电材料。可由干蚀刻 工艺、湿蚀刻工艺及/或上述的组合使平坦化的介电层进一步凹陷，以形成隔 离结构203。如图3所示，鳍状结构212的堆叠部分12s高于隔离结构203。
80.如图1及图3所示，方法100的步骤108形成覆层214于第一鳍状结构 212
‑
1、第二鳍状结构212
‑
2、第三鳍状结构212
‑
3、第四鳍状结构212
‑
4与 第五鳍状结构212
‑
5上。在一些实施例中，覆层214的组成可与牺牲层206 的组成类似。在一例中，覆层214的组成可为硅锗。由于共同组成，后续工 艺中释放通道层208时可选择性地移除牺牲层206与覆层214。在一些其他 实施例中，牺牲层206与覆层214的组成为硅锗但锗含量不同，以在形成内 侧间隔物凹陷时导入不同的蚀刻选择性。覆层214的锗含量可小于牺牲层 206的锗含量。在一些例子中，牺牲层206的锗含量可介于约20％至约25％ 之间，而覆层214的锗含量可介于约15％至约19％之间。在步骤108中，覆 层214的外延成长方法可采用气相外延或分子束外延。在未图示于图3的一 些实施方式中，形成覆层214的方法对鳍状结构212的堆叠部分12s的表面 具有选择性，而不沉积或少量沉积覆层214于硬掩模层210或隔离结构203 上。在图3所示的一些其他实施例中，可顺应性地形成覆层214于鳍状结构 212上，包括形成于硬掩模层210上。在一些实施例中，步骤108亦可包含 回蚀刻工艺以移除隔离结构203上的覆层214。回蚀刻工艺的一例可为干蚀 刻工艺，其采用溴化氢、氧气、氯气或上述的混合物的等离子体。
81.如图1及图4所示，方法100的步骤110形成第一虚置鳍状物216与第 二虚置鳍状物218。如图4所示，第一虚置鳍状物216填入第一鳍状结构212
‑
1 与第二鳍状结构212
‑
2之间、第三鳍状结构212
‑
3与第四鳍状结构212
‑
4之 间、以及第四鳍状结构212
‑
4与第五鳍状结构212
‑
5之间的第一空间s1。第 二虚置鳍状物218填入第二鳍状结构212
‑
2与第三鳍状结构212
‑
3之间，以 及其他两个类似位置的鳍状结构之间的第二空间s2。在工艺的一例中，先 顺应性沉积第一介电层220于工件200上，包括沿着鳍状结构212的侧壁与 隔离结构203的上表面沉积第一介电层220。在一些实施例中，第一介电层 220可包含碳氮化硅或碳氮氧化
硅，且其沉积方法可采用化学气相沉积或原 子层沉积。如图4所示，顺应性沉积的第一介电层220不完全填满第一空间 s1，但可完全填满第二空间s2。在一些例子中，第一介电层220过早封闭 第二鳍状结构212
‑
2与第三鳍状结构212
‑
3之间的开口，因此可在第二虚置 鳍状物218中发现空洞219。在沉积第一介电层220之后，可沉积第二介电 层222于工件200上，包括沉积于第一介电层220上。在一些实施例中，第 二介电层222可包含氧化硅，且其沉积方法可采用旋转涂布、可流动的化学 气相沉积工艺或合适的沉积工艺。在一些例子中，为了改善第二介电层222 的完整性与密度，可进行退火工艺以退火第二介电层222。在沉积第二介电 层222之后，可进行平坦化工艺如化学机械研磨工艺以平坦化第一介电层220与第二介电层222的上表面。在平坦化工艺之后，即形成第一虚置鳍状 物216与第二虚置鳍状物218。
82.以图4进行说明。由于第一虚置鳍状物216形成于第一空间s1中，每 一第一虚置鳍状物216沿着x方向的宽度可与第一空间s1相当。在一实施 例中，第一虚置鳍状物216的宽度与第一空间s1相同。类似地，由于第二 虚置鳍状物218形成于第二空间s2中，每一第二虚置鳍状物218沿着x方 向的宽度可与第二空间s2相当。在一实施例中，第二虚置鳍状物218的宽 度与第二空间s2相同。在此阶段中，第一虚置鳍状物216可视作具有第一 介电层220(如外侧介电层)，以及第二介电层222(如内侧介电层)。如图4 所示，外侧介电层如第一介电层220包覆内侧介电层如第二介电层222的侧 壁与下表面，并隔开内侧介电层如第二介电层222与覆层214。第二虚置鳍 状物218包括第一介电层220，且不含第二介电层222。由于第一虚置鳍状 物216与第二虚置鳍状物218的构造不同，其可具有不同的抗蚀刻性与性质。 第一介电层220的组成可为碳氮化硅或碳氮氧化硅，第二介电层222的组成 可为氧化硅，因此第一介电层220的抗蚀刻性大于第二介电层222的抗蚀刻 性。由于第二虚置鳍状物218由第一介电层220形成而无第二介电层222， 回蚀刻工艺(如步骤112的回蚀刻工艺，见下述内容)中的第二虚置鳍状物218 的蚀刻速率小于第一虚置鳍状物216的蚀刻速率。
83.如图1及图5所示，方法100的步骤112回蚀刻第一虚置鳍状物216与 第二虚置鳍状物218。在步骤112中，可选择性地非等向回蚀刻第一虚置鳍 状物216与第二虚置鳍状物218，以形成第一凹陷21与第二凹陷22。如图5 所示，由于第一虚置鳍状物216与第二虚置鳍状物218的构造不同，第一凹 陷21比第二凹陷22深。在一些实施方式中，第一凹陷21可各自具有沿着z 方向的第一深度d1，而第二凹陷22可各自具有沿着z方向的第二深度d2。 第一深度d1大于第二深度d2。步骤112的回蚀刻可采用干蚀刻工艺。干蚀 刻工艺的一例可采用含氧气体、氢气、含氟气体(如四氟化碳、六氟化硫、 二氟甲烷、氟仿及/或六氟乙烷)、含氯气体(如氯气、氯仿、四氯化碳及/或三 氯化硼)、含溴气体(如溴化氢及/或溴仿)、含碘气体、其他合适气体及/或等 离子体及/或上述的组合。
84.如图1、图6及图7所示，方法100的步骤114选择性修整第二虚置鳍 状物218。由于盖层228(如下述)可沉积于第一虚置鳍状物216与第二虚置 鳍状物218上的凹陷中，较小的第二深度d2可能造成第二虚置鳍状物218 上的盖层228较薄。由于盖层228作为抗蚀刻的保护层，其厚度较小则可能 会预期之外地移除盖层228，并使第二虚置鳍状物218的高度额外减少。第 二虚置鳍状物218的高度较小，则可能无法分隔相邻装置的源极/漏极结构。 为解决此挑战，本发明实施例实施步骤114以选择性修整第二虚置鳍状物 218，进而增加第二凹陷22的深度以形成较深的第三凹陷23(见图7)。
85.先参考图6。在工艺的一例中，步骤114的选择性修整可包含形成光刻 胶掩模224以露出第二虚置鳍状物218，并覆盖工件200的其余部分。举例 来说，可采用旋转涂布或合适工艺涂布光刻胶层于工件200上。为了图案化 光刻胶层以形成光刻胶掩模224，可软烘烤、以穿过光掩膜或自光掩膜反射 的射线曝光、在曝光后烘烤工艺中烘烤、在显影溶液中显影、冲洗、并干燥 光刻胶层。在图案化之后，光刻胶掩模224包含开口226以露出第二虚置鳍 状物218。在光刻胶掩模224的存在下，可由干蚀刻工艺、湿蚀刻工艺或其 他合适的蚀刻工艺蚀刻第二虚置鳍状物218。合适的干蚀刻工艺可采用含氧 气体、氢气、含氟气体(如四氟化碳、六氟化硫、二氟甲烷、氟仿及/或六氟 乙烷)、含氯气体(如氯气、氯仿、四氯化碳及/或三氯化硼)、含溴气体(如溴 化氢及/或溴仿)、含碘气体、其他合适气体及/或等离子体及/或上述的组合。 合适的湿蚀刻工艺可采用稀释氢氟酸或缓冲清氟酸。在图7所示的一些实施 例中，步骤114的修整方法可增加第二凹陷22的第二深度d2以形成第三凹 陷23。在其他实施例中，虽然第三凹陷23的深度大于第二深度d2，其可小 于或大于第一深度d1。如此一来，本发明实施例的第三凹陷23的深度不需 与第一深度d1相同，只要大于第二深度d2即可。如图7所示，在选择性 修整第二虚置鳍状物218之后，可由灰化或其他合适工艺移除光刻胶掩模 224。
86.如图1及图8所示，方法100的步骤116沉积盖层228于第一虚置鳍状 物216与第二虚置鳍状物218上。在一些实施例中，盖层228可包含高介电 常数的介电材料，比如金属氧化物。此处所用的高介电常数的介电材料，指 的是介电常数大于氧化硅的介电常数(约3.9)的介电材料。合适的金属氧化物 可包含氧化铪、氧化锆、氧化钛、氧化钽或氧化铝。在一实施例中，盖层228 包括氧化铪。在一些实施方式中，盖层228的沉积方法可采用化学气相沉积、 可流动的化学气相沉积或合适的沉积方法。沉积的盖层228可覆盖第一虚置 鳍状物216、第二虚置鳍状物218、硬掩模层210与覆层214的上表面。沉 积盖层228之后可进行平坦化工艺如化学机械研磨工艺，以移除鳍状结构 212上的盖层228。此时的第一虚置鳍状物216与第二虚置鳍状物218的上 表面共平面。在平坦化工艺之后，盖层228盖住第一虚置鳍状物216与第二 虚置鳍状物218的每一者。盖层228可视作第一虚置鳍状物216或第二虚置 鳍状物218的一部分。在此考虑下，每一第二虚置鳍状物218可视作具有第 一介电层220所形成的底部，以及底部上的盖层228。如此一来，步骤116 之后的每一第一虚置鳍状物216包含外侧介电层如第一介电层220、内侧介 电层如第二介电层222与盖层228，而每一第二虚置鳍状物218包含盖层228 位于第一介电层220上。在一些例子中，第一虚置鳍状物216亦可视作第一 混合鳍状物或第一介电鳍状物。类似地，第二虚置鳍状物218亦可视作第二 混合鳍状物或第二介电鳍状物。由于第一虚置鳍状物216与第二虚置鳍状物 218只用于分隔结构且组成非半导体材料，其不形成半导体装置如工件200 的功能电路的部分。
87.如图1及图9所示，方法100的步骤118形成一或多个虚置栅极堆叠230 于鳍状结构212、第一虚置鳍状物216与第二虚置鳍状物218上。在一些实 施例中，采用栅极置换工艺(或栅极后制工艺)，其中一或多个虚置栅极堆叠 230作为功能栅极结构所用的占位物。其他工艺与设置亦属可能。当一或多 个虚置栅极堆叠230出现在图9的剖视图的平面之外时，采用虚线表示一个 或多个虚置栅极堆叠230的相对位置。虽然附图中的一或多个虚置栅极堆叠 230为连续结构，其长度方向沿着x方向延伸越过鳍状结构212，但虚置栅 极堆叠230可包含超过一个虚置栅极部分。一或多个虚置栅极堆叠230之下 的鳍状结构212的区域，可
视作通道区。鳍状结构中的每一通道区夹设于形 成源极/漏极所用的两个源极/漏极区之间。
88.一或多个虚置栅极堆叠230的每一者可包含虚置介电层与虚置栅极。在 一些实施例中，一或多个虚置栅极堆叠230的形成方法可为多种工艺步骤， 比如层状物沉积、图案化、蚀刻、以及其他合适的工艺步骤。例示性的层状 物沉积工艺可包含低压化学气相沉积、化学气相沉积、等离子体辅助化学气 相沉积、物理气相沉积、原子层沉积、热氧化、电子束蒸镀、其他合适的沉 积技术或上述的组合。图案化工艺可包含光刻工艺(如光刻或电子束光刻)， 其可进一步包含涂布光刻胶(如旋转涂布)、软烘烤、对准光掩膜、曝光、曝 光后烘烤、显影光刻胶、冲洗、干燥(如旋干及/或硬烘烤)、其他合适的光刻 技术及/或上述的组合。在一些实施例中，蚀刻工艺可包含干蚀刻(如反应性 离子蚀刻)、湿蚀刻及/或其他蚀刻方法。在工艺的一例中，可依序沉积虚置 介电层、虚置栅极层与栅极顶部的硬掩模层于工件200上，包括沉积于鳍状 结构212上。接着采用光刻工艺图案化虚置介电层与虚置栅极层，以形成一 或多个虚置栅极堆叠230。在一些实施例中，虚置介电层可包含氧化硅，而 虚置栅极层可包含多晶硅。栅极顶部的硬掩模层可包含氧化硅层与氮化物 层。
89.虽然未图示，在形成一或多个虚置栅极堆叠230之后，可沿着一或多个 虚置栅极堆叠230的侧壁沉积一或多个栅极间隔物。一或多个栅极间隔物可 包含介电材料，其可用于选择性移除一或多个虚置栅极堆叠230。一或多个 栅极间隔物所用的合适介电材料可包含氮化硅、碳氮氧化硅、碳氮化硅、氧 化硅、碳氧化硅、碳化硅、氮氧化硅及/或上述的组合。在工艺的一例中，先 顺应性沉积一或多个栅极间隔物的层状物于含有一或多个虚置栅极堆叠230 的工件200上，其可采用化学气相沉积、次压化学气相沉积或原子层沉积。 接着可采用回蚀刻工艺以自顶面表面移除这些层状物，并沿着一或多个虚置 栅极堆叠230的侧壁留下一或多个栅极间隔物。
90.如图1及图10所示，方法100的步骤120使第一鳍状结构212
‑
1的源 极/漏极区、第二鳍状结构212
‑
2的源极/漏极区、第三鳍状结构212
‑
3的源极 /漏极区、第四鳍状结构212
‑
4的源极/漏极区与第五鳍状结构212
‑
5的源极/ 漏极区凹陷。以一或多个虚置栅极堆叠230与一或多个栅极间隔物掩模通道 区，并使鳍状结构212的源极/漏极区凹陷以形成第一源极/漏极沟槽234
‑
1、 第二源极/漏极沟槽234
‑
2、第三源极/漏极沟槽234
‑
3、第四源极/漏极沟槽 234
‑
4与第五源极/漏极沟槽234
‑
5。第一源极/漏极沟槽234
‑
1位于第一鳍状 结构212
‑
1的源极/漏极区中。第二源极/漏极沟槽234
‑
2位于第二鳍状结构 212
‑
2的源极/漏极区中。第三源极/漏极沟槽234
‑
3位于第三鳍状结构212
‑
3 的源极/漏极区中。第四源极/漏极沟槽234
‑
4位于第四鳍状结构212
‑
4的源极/漏极区中。第五源极/漏极沟槽234
‑
5位于第五鳍状结构212
‑
5的源极/漏极 区中。为了方便说明，第一源极/漏极沟槽234
‑
1、第二源极/漏极沟槽234
‑
2、 第三源极/漏极沟槽234
‑
3、第四源极/漏极沟槽234
‑
4与第五源极/漏极沟槽 234
‑
5可一起视作源极/漏极沟槽234。在图10所示的一些实施例中，步骤 120可实质上移除鳍状结构212的堆叠部分12s。步骤120的凹陷方法可包 含干蚀刻工艺或其他合适的蚀刻工艺。举例来说，干蚀刻工艺可实施含氧气 体、氢气、含氟气体(如四氟化碳、六氟化硫、二氟甲烷、氟仿及/或六氟乙 烷)、含氯气体(如氯气、氯仿、四氯化碳及/或三氯化硼)、含溴气体(如溴化 氢及/或溴仿)、含碘气体、其他合适气体及/或等离子体及/或上述的组合。如 图10所示，源极/漏极沟槽234中露出通道区中的牺牲层206与通道层208 的侧壁。由于通道
区在图10的剖视平面之外，因此以虚线表示牺牲层206 与通道层208。
91.如图1及图11所示，方法100的步骤122形成内侧间隔物结构232。在 步骤122中，使源极/漏极沟槽234中露出的牺牲层206选择性地部分凹陷以 形成内侧间隔物凹陷，而实质上未蚀刻露出的通道层208。在一实施例中， 通道层208基本上由硅组成，而牺牲层206基本上由硅锗组成，且使牺牲层 206选择性地部分凹陷的步骤可包括硅锗氧化工艺与之后的硅锗氧化物移 除。在这些实施例中，硅锗氧化工艺可采用臭氧。在一些实施例中，选择性 凹陷步骤可为选择性等向蚀刻工艺(如选择性干蚀刻工艺或选择性湿蚀刻工 艺)，而蚀刻工艺的时间可控制牺牲层206的凹陷量。选择性干蚀刻工艺可 采用一或多种福为主的蚀刻剂，比如氟气或氢氟碳化物。选择性湿蚀刻工艺 可包含氢氟酸或氢氧化铵的蚀刻剂。接着顺应性沉积内侧间隔物材料层于工 件200上，包括形成于内侧间隔物凹陷之上与之中，且沉积方法可采用化学 气相沉积或原子层沉积。内侧间隔物材料可包含氮化硅、碳氮氧化硅、碳氮 化硅、氧化硅、碳氧化硅、碳化硅或氮氧化硅。在沉积内侧间隔物材料层之 后，可回蚀刻内侧间隔物材料层以形成内侧间隔物结构232。
92.如图1及图12所示，方法100的步骤124形成第一型源极/漏极结构236 与第二型源极/漏极结构238于源极/漏极沟槽234中。在一些实施例中，第 一型源极/漏极结构236为n型源极/漏极结构，而第二型源极/漏极结构238 为p型源极/漏极结构。在一些其他实施例中，第一型源极/漏极结构236为p型源极/漏极结构，而第二型源极/漏极结构238为n型源极/漏极结构。由 于第一型源极/漏极结构236与第二型源极/漏极结构238不同，因此可采用 至少一掩模层分开形成上述两者。在一些实施例中，第一型源极/漏极结构 236与第二型源极/漏极结构238的形成方法可采用外延工艺，比如气相外延、 超高真空化学气相沉积、分子束外延及/或其他合适工艺。外延成长工艺可采 用气态及/或液态前驱物，其可与基板202以及通道层208的组成作用。n型 源极/漏极结构的例子可包含硅、砷化镓、砷化硅、磷化硅、磷砷化镓或其他 合适材料。在外延工艺时可导入n型掺质如磷、砷或上述两者以原位掺杂n 型源极/漏极结构，或采用注入工艺(比如接面注入工艺)掺杂n型源极/漏极结 构。p型源极/漏极结构的例子可包含锗、硅锗、砷化铝镓、硼化硅锗或其他 合适材料。在外延工艺时可导入p型掺质如硼以原位掺杂p型源极/漏极结构， 或采用注入工艺(比如接面注入工艺)掺杂p型源极/漏极结构。
93.如图1所示，方法100的步骤126可进行后续工艺。如图1及图13所 示，方法100可包含后续工艺。举例来说，这些后续工艺可包含沉积接点蚀 刻停止层、沉积层间介电层、移除虚置栅极堆叠230(见图12)、选择性移除 通道区中的牺牲层206、以及形成栅极结构。在工艺的一例中，可先沉积接 点蚀刻停止层于工件200上。接点蚀刻停止层可包含氮化硅、氧化硅、氮氧 化硅及/或本技术领域已知的其他材料。接点蚀刻停止层的沉积方法可采用原 子层沉积、等离子体辅助化学气相沉积工艺及/或其他合适的沉积或氧化工 艺。层间介电层沉积于接点蚀刻停止层上。在一些实施例中，层间介电层包 含的材料可为四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅 (如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃或硼硅酸盐玻璃)及/或其 他合适的介电材料。层间介电层的沉积方法可为旋转涂布、等离子体辅助化 学气相沉积工艺或其他合适的沉积技术。一些实施例在形成层间介电层之 后，可退火工件200以改善层间介电层的完整性。为了移除多余材料与露出 虚置栅极堆叠230的上表面，可进行平坦化工艺如化学机械研磨工艺。接着 自工件200移除露出的虚
置栅极堆叠230。移除虚置栅极堆叠230可形成栅 极沟槽于一或多个栅极间隔物所定义的通道区上。移除虚置栅极堆叠230的 方法可包含一或多道蚀刻工艺，其对虚置栅极堆叠230中的材料具有选择性。 举例来说，可采用选择性湿蚀刻、选择性干蚀刻或上述的组合以移除虚置栅 极堆叠230。在移除虚置栅极堆叠230之后，栅极沟槽中可露出通道区中的 覆层214、通道层208与牺牲层206的侧壁。
94.在移除虚置栅极堆叠230之后，可选择性移除通道区中的通道层208与 覆层之间的牺牲层206以释放通道层208，进而形成通道组件。选择性移除 牺牲层206的步骤可实施选择性干蚀刻、选择性湿蚀刻或其他选择性蚀刻工 艺。在一些实施例中，选择性湿蚀刻包括采用氢氧化铵、过氧化氢与水的混 合物的蚀刻。在牺牲层206与覆层214的组成为硅锗的实施例中，选择性移 除的方法包括氧化硅锗，接着移除硅锗氧化物。举例来说，可由臭氧清洁进 行氧化，接着以蚀刻剂如氢氧化铵移除氧化硅锗。接着沉积栅极结构于栅极 沟槽中，以在x
‑
z平面上包覆每一通道组件。在一些实施例中，栅极结构可 包含栅极介电层，与形成于栅极介电层上的栅极。在一些实施例中，栅极介 电层可包含界面层与高介电常数的介电层。此处所用与所述的高介电常数的 栅极介电层包含高介电常数的介电材料，比如介电常数大于热氧化硅的介电 常数(约3.9)的介电材料。界面层可包含介电材料如氧化硅、硅酸铪或氮氧化 硅。界面层的沉积方法可采用化学氧化、热氧化、原子层沉积、化学气相沉 积及/或其他合适方法。高介电常数的介电层可包含氧化铪。在其他实施例中， 高介电常数的介电层可包含其他高介电常数的介电材料，比如氧化钛、氧化 铪锆、氧化钽、氧化铪硅、氧化锆、氧化锆硅、氧化镧、氧化铝、氧化钇、 钛酸锶、钛酸钡、氧化钡锆、氧化铪镧、氧化镧硅、氧化铝硅、氧化铪钽、 氧化铪钛、钛酸钡锶、氮化硅、氮氧化硅、上述的组合或其他合适材料。高 介电常数的介电层的形成方法可为原子层沉积、物理气相沉积、化学气相沉 积、氧化及/或其他合适方法。
95.栅极结构的栅极可包含单层或多层结构，比如具有选定功函数的金属层 的多种组合以增进装置效能(如功函数金属层)、衬垫层、湿润层、粘着层、 金属合金或金属硅化物。举例来说，栅极可为氮化钛、钛铝、氮化钛铝、氮 化钽、钽铝、氮化钽铝、碳化钽铝、碳氮化钽、铝、钨、镍、钛、钌、钴、 铂、碳化钽、氮化钽硅、铜、其他耐火金属、其他合适的金属材料或上述的 组合。在多种实施例中，栅极结构的栅极的形成方法可为原子层沉积、物理 气相沉积、化学气相沉积、电子束蒸镀或其他合适工艺。在多种实施例中， 可进行平坦化工艺如化学机械研磨工艺移除多余材料，以提供栅极结构的实 质上平坦的上表面。
96.参考图3。依据本发明实施例，第二空间s2小于第一空间s1，且第二 空间s2为相同导电型的晶体管所用的空间。在图3中，较小的第二空间s2 为第二鳍状结构212
‑
2与第三鳍状结构212
‑
3之间的x方向空间。第二鳍状 结构212
‑
2与第三鳍状结构212
‑
3用于一导电型的的晶体管，而第一鳍状结 构212
‑
1、第四鳍状结构212
‑
4与第五鳍状结构212
‑
5用于其他导电型的晶体 管。举例来说，第二鳍状结构212
‑
2与第三鳍状结构212
‑
3用于p型多桥状 通道晶体管，而第一鳍状结构212
‑
1、第四鳍状结构212
‑
4与第五鳍状结构 212
‑
5用于n型多桥状通道晶体管。在一例中，第二鳍状结构212
‑
2与第三 鳍状结构212
‑
3用于n型多桥状通道晶体管，而第一鳍状结构212
‑
1、第四 鳍状结构212
‑
4与第五鳍状结构212
‑
5用于p型多桥状通道晶体管。此设置 具有一些理由。举例来说，可分开形成不同型的多桥状通道晶体管所用的源 极/漏极结构，使不同的源极/漏极结构不易合并。
97.较小的第二空间s2可提供优点。在具有多个n型多桥状通道晶体管与 多个p型多桥状通道晶体管的标准单元中，减少相邻的n型多桥状通道晶体 管之间或相邻的p型多桥状通道晶体管的空间，可减少标准单元的x方向尺 寸以增加封装密度。当标准单元的x方向尺寸维持固定，某一型装置之间的 第二空间s2较小可加宽其他型装置所用的通道组件。本发明实施例的优点 如图13所示，其为半导体装置如工件200的俯视图。如图13所示，半导体 装置如工件200包含静态随机存取存储器单元250。静态随机存取存储器单 元250包含第一下拉晶体管pd
‑
1、第二下拉晶体管pd
‑
2、第一上拉晶体管 pu
‑
1、第二上拉晶体管pu
‑
2、第一穿闸晶体管pg
‑
1与第二穿闸晶体管pg
‑
2。 在图13所示的一些实施方式中，静态随机存取存储器单元250可进一步包 含第一隔离晶体管is
‑
1与第二隔离晶体管is
‑
2。第一栅极结构240可控制第 一穿闸晶体管pg
‑
1。第一下拉晶体管pd
‑
1、第一上拉晶体管pu
‑
1与第二 隔离晶体管is
‑
2可共用第二栅极结构242。第一隔离晶体管is
‑
1、第二上拉 晶体管pu
‑
2与第二下拉晶体管pd
‑
2可共用第三栅极结构244。第四栅极结 构246可控制第二穿闸晶体管pg
‑
2。
98.在一些实施例中，第一下拉晶体管pd
‑
1、第一穿闸晶体管pg
‑
1、第二 穿闸晶体管pg
‑
2与第二下拉晶体管pd
‑
2为位于p型井上的n型多桥状通道 晶体管，而第一上拉晶体管pu
‑
1与第二上拉晶体管pu
‑
2为位于n型井上的 p型装置。第一下拉晶体管pd
‑
1、第一穿闸晶体管pg
‑
1、第二穿闸晶体管 pg
‑
2与第二下拉晶体管pd
‑
2的源极/漏极结构为第一型源极/漏极结构236。 第一上拉晶体管pu
‑
1与第二上拉晶体管pu
‑
2的源极/漏极结构为第二型源 极/漏极结构238。在这些实施例中，第一型源极/漏极结构236为n型源极/ 漏极结构，而第二型源极/漏极结构238为p型源极/漏极结构。第一型源极/ 漏极结构236与第二型源极/漏极结构238隔有第一虚置鳍状物216。相邻的 第二型源极/漏极结构238彼此隔有第二虚置鳍状物218。相邻的第一型源极 /漏极结构236彼此隔有第一虚置鳍状物216。如图13所示，较小的第二空 间s2可减少静态随机存取存储器单元250的尺寸，或沿着x方向增加n型 晶体管(如第一下拉晶体管pd
‑
1、第一穿闸晶体管pg
‑
1、第二穿闸晶体管 pg
‑
2与第二下拉晶体管pd
‑
2)所用的通道宽度。在后者的状况中，增加n型 多桥状通道晶体管的通道宽度，可改善n型多桥状通道晶体管的效能并减少 静态随机存取存储器单元250的最小电源电压。
99.本发明一例示性的实施例关于半导体装置。半导体装置包括第一源极/ 漏极结构；第二源极/漏极结构；第三源极/漏极结构；第一虚置鳍状物，沿 着方向位于第一源极/漏极结构与第二源极/漏极结构之间，以隔离第一源极/ 漏极结构与第二源极/漏极结构；以及第二虚置鳍状物，沿着方向位于第二源 极/漏极结构与第三源极/漏极结构之间，以隔离第二源极/漏极结构与第三源 极/漏极结构。第一虚置鳍状物包括外侧介电层、内侧介电层位于外侧介电层 上与第一盖层位于外侧介电层与内侧介电层上，第二虚置鳍状物包括底部与 第二盖层位于底部上。
100.在一些实施例中，第一源极/漏极结构为n型源极/漏极结构，而第二源 极/漏极结构与第三源极/漏极结构为p型源极/漏极结构。在一些实施例中， 第一源极/漏极结构包括硅与n型掺质，而第二源极/漏极结构与第三源极/漏 极结构包括硅锗与p型掺质。在些实施例中，内侧介电层与第一源极/漏极 结构隔有外侧介电层，并与第二源极/漏极结构隔有外侧介电层。在一些例子 中，外侧介电层包括碳氮化硅或碳氮氧化硅，内侧介电层包括氧化硅，且第 一盖层包括氧化铪、氧化锆、氧化钛、氧化钽或氧化铝。在一些实施例中， 底部包括碳氮化硅或碳氮氧化硅，且第二盖层包括氧化铪、氧化锆、氧化钛、 氧化钽或氧化铝。在
一些实施例中，内侧介电层的上表面与底部的上表面实 质上共平面。在一些实施例中，第一虚置鳍状物沿着方向的宽度大于第二鳍 状物沿着方向的宽度。
101.本发明另一实施例关于静态随机存取存储器单元。静态随机存取存储器 单元包括下拉晶体管，包括第一源极/漏极结构；上拉晶体管，包括第二源极 /漏极结构；第一虚置鳍状物，沿着方向分隔下拉晶体管与上拉晶体管；以及 第二虚置鳍状物，与第二源极/漏极结构相邻。上拉晶体管沿着方向位于第一 虚置鳍状物与第二虚置鳍状物之间。第一虚置鳍状物包括外侧介电层、内侧 介电层位于外侧介电层上与第一盖层位于外侧介电层与内侧介电层上。第二 虚置鳍状物包括底部与第二盖层位于底部上。
102.在一些实施例中，下拉晶体管包括n型晶体管，且上拉晶体管包括p型 晶体管。在一些实施例中，第一源极/漏极结构包括硅与n型掺质，且第二源 极/漏极结构包括硅锗与p型掺质。在一些实施方式中，内侧介电层与第一源 极/漏极结构隔有外侧介电层，并与第二源极/漏极结构隔有外侧介电层。在 一些实施例中，外侧介电层包括碳氮化硅或碳氮氧化硅，内侧介电层包括氧 化硅，且第一盖层包括氧化铪、氧化锆、氧化钛、氧化钽或氧化铝。在一些 例子中，底部包括碳氮化硅或碳氮氧化硅，且第二盖层包括氧化铪、氧化锆、 氧化钛、氧化钽或氧化铝。在一些实施方式中，第一虚置鳍状物沿着方向的 宽度大于第二虚置鳍状物沿着方向的宽度。
103.本发明又一实施例关于半导体装置的形成方法。方法包括接收工件，其 包括:第一鳍状结构，其长度方向沿着第一方向延伸，并具有第一基底部分与 第一堆叠部分位于第一基底部分上；第二鳍状结构，其长度方向沿着第一方 向延伸，并具有第二基底部分与第二堆叠部分位于第二基底部分上，其中第 一鳍状结构与第二鳍状结构隔有第一空间，以及第三鳍状结构，其长度方向 沿着第一方向延伸，并具有第三基底部分与第三堆叠部分位于第三基底部分 上，其中第二鳍状结构与第三鳍状结构隔有第二空间，且第二空间小于第一 空间。方法还包括形成隔离结构于第一基底部分与第二基底部分之间，以及 第二基底部分与第三基底部分之间；顺应性地沉积第一介电层于第一堆叠部 分、第二堆叠部分、第三堆叠部分与隔离结构上；沉积第二介电层于第一介 电层上；平坦化工件以形成第一虚置鳍状物于第一堆叠部分与第二堆叠部分 之间，并形成第二虚置鳍状物于第二堆叠部分与第三堆叠部分之间；回蚀刻 第一虚置鳍状物与第二虚置鳍状物；选择性回蚀刻第二虚置鳍状物；在选择 性回蚀刻之后，沉积第三介电层于工件上；使第一堆叠部分、第二堆叠部分 与第三堆叠部分凹陷；以及形成第一源极/漏极结构于第一基底部分上、形成 第二源极/漏极结构于第二基底部分上、并形成第三源极/漏极结构于第三基 底部分上。
104.在一些实施例中，第一堆叠部分、第二堆叠部分与第三堆叠部分包括交 错的多个通道层与多个牺牲层。多个通道层包括硅，且多个牺牲层包括硅锗。 一些实施例还包括在顺应性沉积第一介电层之前，沉积硅锗覆层于第一堆叠 部分、第二堆叠部分与第三堆叠部分上。在一些实施例中，第一介电层包括 碳氮化硅或碳氮氧化硅，第二介电层包括氧化硅，且第三介电层包括氧化铪、 氧化锆、氧化钛、氧化钽或氧化铝。在一些例子中，回蚀刻第一虚置鳍状物 与第二虚置鳍状物之后，第二虚置鳍状物的上表面与隔离结构的距离大于第 一虚置鳍状物的上表面与隔离结构的距离。
105.上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领 域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完 成上述实施例的相
同目的及/或相同优点。本技术领域中技术人员亦应理解， 这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范 畴的前提下进行改变、替换或更动。