半导体器件及其形成方法与流程

1.本技术的实施例涉及半导体器件及其形成方法。


背景技术：

2.电子工业对更小且更快的电子器件的需求日益增长，这些电子器件同时能够支持更多日益复杂和精密的功能。为了满足这些需求，集成电路(ic)工业中存在制造低成本、高性能和低功耗ic的持续趋势。迄今为止，这些目标已经在很大程度上通过减小ic尺寸(例如，最小ic部件尺寸)来实现，从而提高生产效率并且降低相关成本。但是，这种缩放也增加了ic制造工艺的复杂性。因此，实现ic器件及其性能的持续进步需要ic制造工艺和技术中的类似进步。
3.近来，已经引入了多栅极器件以改善栅极控制。已经观察到多栅极器件可以增加栅极
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沟道耦接、减小截止状态电流和/或减小短沟道效应(sce)。一种这样的多栅极器件是全环栅(gaa)器件，其包括可以部分或全部在沟道区域周围延伸以至少在两侧上提供至沟道区域的访问的栅极结构。gaa器件能够积极缩小ic技术、维持栅极控制并且降低sce，同时与传统ic制造工艺无缝集成。但是，随着gaa器件继续缩放，通常用于将不同gaa器件的栅极彼此隔离的非自对准栅极切割技术(诸如将第一gaa晶体管的第一栅极与第二gaa晶体管的第二栅极隔离)正在阻碍密集封装先进ic技术节点所需的ic部件。因此，虽然现有的gaa器件和用于制造这种器件的方法通常已经足以满足其预期目的，但是它们不是在所有方面都完全令人满意。


技术实现要素：

4.本技术的一些实施例提供了一种多栅极器件，包括：衬底；多栅极器件，具有沟道层、包裹所述沟道层的部分的金属栅极和设置在所述衬底上方的源极/漏极部件，其中，所述沟道层沿第一方向在所述源极/漏极部件之间延伸；以及第一介电鳍和第二介电鳍，设置在所述衬底上方，其中：所述沟道层沿第二方向在所述第一介电鳍和所述第二介电鳍之间延伸，其中，所述第二方向与所述第一方向不同，所述金属栅极设置在所述沟道层和所述第二介电鳍之间，以及所述第一介电鳍与所述第二介电鳍不同。
5.本技术的另一些实施例提供了一种多栅极器件，包括：鳍部分，设置在第一隔离部件和第二隔离部件之间，其中，所述第一隔离部件与所述第二隔离部件不同；第一介电鳍和第二介电鳍，所述第一介电鳍设置在所述第一隔离部件上方并且所述第二介电鳍设置在所述第二隔离部件上方，其中，所述第一介电鳍与所述第二介电鳍不同；以及多栅极器件，具有沟道层、包裹所述沟道层的部分的金属栅极以及源极/漏极部件，其中：所述沟道层沿第一方向在所述源极/漏极部件之间延伸，并且沿第二方向在所述第一介电鳍和所述第二介电鳍之间延伸，所述第二方向与所述第一方向不同，以及所述金属栅极设置在所述沟道层和所述第二介电鳍之间并且将所述沟道层和所述第二介电鳍分隔开。
6.本技术的又一些实施例一种形成多栅极器件的方法，包括：形成具有沟道层、包裹
所述沟道层的部分的金属栅极和位于衬底上方的源极/漏极部件的多栅极器件，其中，所述沟道层沿第一方向在所述源极/漏极部件之间延伸；以及在所述衬底上方形成第一介电鳍和第二介电鳍，其中：所述沟道层沿第二方向在所述第一介电鳍和所述第二介电鳍之间延伸，其中，所述第二方向与所述第一方向不同；所述金属栅极设置在所述沟道层和所述第二介电鳍之间，以及所述第一介电鳍与所述第二介电鳍不同。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1是根据本发明的各个方面的用于制造多栅极器件的方法的流程图。
9.图2至图28、图29a和图29b是根据本发明的各个方面的多栅极器件在各个制造阶段(诸如与图1中的方法相关的那些)的部分或整体的局部立体图。
10.图29c和图29d是根据本发明的各个方面的多栅极器件在各个制造阶段(诸如与图1中的方法相关的那些)的部分或整体的局部截面图。
具体实施方式
11.本发明总体上涉及集成电路器件，并且更具体地，涉及用于多栅极器件的金属栅极切割技术。
12.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在
…
之上”、“在
…
上方”、“在
…
下方”、“在
…
之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语以及它们的衍生词(例如，“水平地”、“向下地”、“向上地”等)以易于理解本发明的一个部件与另一部件的关系。空间相对术语旨在包括部件的器件的不同方位。此外，当用“约”、“大概”等描述数值或数值范围时，该术语旨在涵盖在包括在合理范围内的数值，考虑到如本领域普通技术人员所理解的在制造期间固有出现的变化。例如，数值或数值范围涵盖包括所描述的数值的合理的范围，诸如在所描述的数值的 /
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10％之内，基于与制造具有与数值相关的特性的部件相关的已知制造公差。例如，具有“约5nm”厚度的材料层可以涵盖从4.5nm至5.5nm的尺寸范围，其中本领域普通技术人员已知的与沉积材料层相关的制造公差为 /
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10％。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
13.示例性的非自对准栅极切割技术可以包括在栅极堆叠件上方形成掩模层，其中掩模层覆盖栅极堆叠件的第一部分和栅极堆叠件的第二部分，并且经由形成在掩模层中的开口暴露栅极堆叠件的第三部分。栅极堆叠件的第三部分设置在栅极堆叠件的第一部分和栅极堆叠件的第二部分之间。然后实施蚀刻工艺，该蚀刻工艺去除栅极堆叠件的暴露的第三
部分(包括例如至少一个栅电极层和至少一个栅极介电层)，从而在栅极堆叠件的第一部分和栅极堆叠件的第二部分之间形成将栅极堆叠件的第一部分与栅极堆叠件的第二部分分隔开的栅极开口。然后在栅极开口中形成诸如介电层(例如，氮化硅层)的栅极隔离部件，以在栅极堆叠件的第一部分(其可以设置在第一gaa器件的第一沟道层(即，第一有源器件区域)上方)和栅极堆叠件的第二部分(其可以设置在第二gaa器件的第二沟道层(即，第二有源器件区域)上方)之间提供电隔离。
14.有源器件区域(诸如第一沟道层和第二沟道层)之间的间隔有意设计为大于补偿在非自对准栅极切割技术期间出现的工艺变化所必需的间隔。例如，蚀刻负载效应和/或其它负载效应可以降低横跨晶圆的临界尺寸均匀性(cdu)，从而使得在一些位置中，掩模层中的开口的宽度和/或栅极开口的宽度可以大于目标宽度，这可以导致第一沟道层、第二沟道层、栅极堆叠件的第一部分和/或栅极堆叠件的第二部分的无意暴露和/或损坏。在另一实例中，由光刻工艺引起的上面的偏移可能导致掩模层中的开口在其预期位置的左侧或右侧偏移，这也可以导致第一沟道层、第二沟道层、栅极堆叠件的第一部分和/或栅极堆叠件的第二部分的无意暴露和/或损坏。有源器件区域之间为充分补偿这种工艺变化所需增加的间隔阻止了先进ic技术节点所需的有源器件区域的紧凑封装，从而降低了图案密度。
15.因此，本发明提出了用于多栅极器件的自对准栅极切割技术，与非自对准栅极切割技术所需的有源器件区域之间的间隔相比，该技术允许有源器件区域之间的间隔更小。所提出的自对准栅极切割技术也减小了金属栅极尺寸和源极/漏极部件尺寸，从而增大图案密度。已经进一步观察到，减小的金属栅极尺寸和源极/漏极部件尺寸减小了金属栅极和源极/漏极部件(cgd)之间的寄生电容，从而改善多栅极器件的速度和性能。在一些实施例中，所提出的自对准栅极切割技术提供了具有不对称栅极轮廓的多栅极器件，例如，其中多栅极器件的沟道层具有物理接触多栅极器件的金属栅极的第一侧壁和物理接触第一类型介电鳍的第二侧壁。在器件是多栅极器件的情况下，所提出的自对准栅极切割技术提供了将第一多栅极器件(特别是第一多栅极器件的第一金属栅极)与第二多栅极器件(特别是第二多栅极器件的第二金属栅极)分隔开的第二类型介电鳍。第二类型介电鳍与第一类型介电鳍不同。在一些实施例中，第二类型介电鳍包括低k介电层、氧化物层和高k介电层，而第一类型介电鳍包括低k介电层和氧化物层。在一些实施例中，第一类型介电鳍和第二类型介电鳍设置在不同配置的隔离部件上，诸如不同的浅沟槽隔离(sti)部件。例如，第一类型介电鳍设置在第一类型隔离部件上，该第一类型隔离部件包括设置在介电衬垫上方的氧化物层，并且第二类型介电鳍设置在第二类型隔离部件上，该第二类型隔离部件包括氧化物层(并且没有任何介电衬垫)。所提出的自对准栅极切割技术还提供了将第一多栅极器件的第一源极/漏极部件与第二多栅极器件的第二源极/漏极部件分隔开的第三类型介电鳍。第一源极/漏极部件还设置在第三类型介电鳍和第四类型介电鳍之间。在一些实施例中，第三类型介电鳍和第四类型介电鳍每个包括低k介电层、氧化物层和高k介电层。在一些实施例中，第三类型介电鳍设置在与第二类型隔离部件配置基本相同的隔离部件上方，并且第四类型介电鳍设置在与第一类型隔离部件配置基本相同的隔离部件上方。在一些实施例中，第三类型介电鳍和第四类型介电鳍配置为类似于第二类型介电鳍，除了第二类型介电鳍的高k介电层的相对于衬底的顶面高于第三类型介电鳍和第四类型介电鳍的相对于衬底的顶面之外。第一源极/漏极部件具有不对称的源极/漏极轮廓。在一些实施例中，第一源极/漏极
部件的物理接触第三类型介电鳍的第一侧壁的长度小于第一源极/漏极部件的物理接触第四类型介电鳍的第二侧壁的长度。在一些实施例中，第一源极/漏极部件的靠近第三类型介电鳍的第一小平面的长度大于第一源极/漏极部件的靠近第四类型介电鳍的第二小平面的长度。将金属栅极分隔开并且隔离的各个介电鳍也可以称为栅极隔离鳍、介电栅极隔离鳍和/或隔离鳍。本文将在以下几页中描述所提出的用于多栅极器件的自对准栅极切割技术和所得多栅极器件的细节。
16.图1是根据本发明的各个方面的用于制造多栅极器件的方法100的流程图。在一些实施例中，方法100制造p型多栅极晶体管和/或n型多栅极晶体管。在框110中，方法100包括在衬底中形成第一隔离部件和第二隔离部件。第一隔离部件与第二隔离部件不同。例如，第一隔离部件包括第一氧化物层、第一介电衬垫和第一硅衬垫，并且第二隔离部件包括第二氧化物层和第二硅衬垫。在一些实施例中，第二隔离部件没有介电衬垫。在框115中，方法100包括在第一隔离部件上方形成第一介电鳍并且在第二隔离部件上方形成第二介电鳍。第一介电鳍与第二介电鳍不同。例如，第一介电鳍包括多栅极器件的沟道区域中的第三氧化物层和第一介电层，第一介电鳍包括多栅极器件的源极/漏极区域中的第三氧化物层、第一介电层和第二介电层，并且第二介电鳍包括多栅极器件的沟道区域和源极/漏极区域中的第四氧化物层、第三介电层和第四介电层。第一介电层和第三介电层具有第一介电常数，第二介电层和第四介电层具有第二介电常数，并且第二介电常数大于第一介电常数。在一些实施例中，第一隔离部件的介电衬垫具有第一介电常数。在一些实施例中，第一介电鳍的宽度与第一隔离部件的宽度大约相同，并且第二介电鳍的宽度小于第二隔离部件的宽度。在一些实施例中，第一介电层和第三介电层包括含硅介电材料，并且第二介电层和第四介电层包括含金属和氧的材料。
17.在框120中，方法100包括形成具有沟道层、包裹沟道层的部分的金属栅极以及源极/漏极部件的多栅极器件。沟道层沿第一方向在源极/漏极部件之间延伸并且沿第二方向在第一介电鳍和第二介电鳍之间延伸。第二方向与第一方向不同。金属栅极设置在沟道层和第二介电鳍之间并且将沟道层与第二介电鳍分隔开。金属栅极和源极/漏极部件具有不对称轮廓。在一些实施例中，多栅极器件是设置在ic器件的第一多栅极器件区域中的第一多栅极器件，诸如晶体管。在这样的实施例中，第一介电鳍将第一多栅极器件的金属栅极与第一多栅极器件区域中的第二多栅极器件的器件部件(诸如金属栅极)分隔开并且隔离。第一多栅极器件和第二多栅极器件可以在第一多栅极器件区域中形成互补晶体管。在这样的实施例中，第二介电鳍将第一多栅极器件与第三多栅极器件或第二多栅极器件区域中的设置为与第一多栅极器件区域相邻的其它类型的器件分隔开并且隔离。本发明考虑了额外处理。可以在方法100之前、期间和之后提供额外步骤，并且对于方法100的额外实施例，可以移动、替换或消除所描述的一些步骤。以下讨论示出了可以根据方法100制造的基于多栅极的集成电路器件的各个实施例。
18.图2至图28、图29a和图29b是根据本发明的各个方面的多栅极器件200在各个制造阶段(诸如与图1中的方法100相关的那些)的部分或整体的局部立体图。图29c和图29d是根据本发明的各个方面的多栅极器件200在各个制造阶段(诸如与图1中的方法100相关的那些)的部分或整体的局部截面图。如本文所描述，多栅极器件200包括处理以形成n型晶体管的n型晶体管区域202a、处理以形成p型晶体管的p型晶体管区域202b以及处理以形成n型晶
体管的n型晶体管区域。如本文进一步所描述，进一步处理n型晶体管区域202a、p型晶体管区域202b和n型晶体管区域202c，以在第一多栅极器件区域204a中提供第一多栅极器件，并且在第二多栅极器件区域204b中提供第二多栅极器件。第一多栅极器件包括n型晶体管(形成在n型晶体管区域202a中)和p型晶体管(形成在p型晶体管区域202b中)，并且第二多栅极器件包括n型晶体管(形成在n型晶体管区域202c中)和p型晶体管(形成在p型晶体管区域202b中)，从而使得第一多栅极器件区域204a和第二多栅极器件区域204b每个包括互补晶体管，诸如互补金属氧化物半导体(cmos)晶体管。在一些实施例中，第一多栅极器件区域204a和第二多栅极器件区域204b是器件区域的部分，诸如核心区域(通常称为逻辑区域)、存储器区域(诸如静态随机存取存储器(sram)区域)、模拟区域、外围区域(通常称为i/o区域)、伪区域、其它合适的区域或它们的组合。器件区域可以包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(pfet)、n型场效应晶体管(nfet)、金属氧化物半导体场效应晶体管(mosfet)、cmos晶体管、双极结型晶体管(bjt)、横向扩散mos(ldmos)晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。多栅极器件200可以包括在微处理器、存储器和/或其它ic器件中。在一些实施例中，多栅极器件200是ic芯片、片上系统(soc)或它们的部分的部分。为了清楚起见，已经简化了图2至图28、图29a、图29b、图29c和图29d，以更好地理解本发明的发明构思。可以在多栅极器件200中添加额外部件，并且在多栅极器件200的其它实施例中可以替换、修改或消除以下描述的一些部件。
19.转至图2，实施鳍制造工艺以形成从衬底(晶圆)206延伸的鳍。例如，鳍208a、鳍208b、鳍208c和鳍208d(也称为鳍结构、鳍元件等)在鳍制造工艺之后从衬底206延伸。鳍208a
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208d的每个包括衬底部分(即，衬底206的鳍部分206’(也称为衬底延伸部分、衬底鳍部分、蚀刻的衬底部分等))、设置在衬底部分上方的半导体层堆叠件部分(即，包括半导体层215和半导体层220的半导体层堆叠件210)、设置在半导体层堆叠件部分上方的图案化层部分(即，包括焊盘层226和掩模层227的图案化层225)。鳍208a
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208d沿y方向基本上彼此平行延伸，具有在y方向上限定的长度、在x方向上限定的宽度以及在z方向上限定的高度。
20.在一些实施例中，实施光刻和/或蚀刻工艺以图案化半导体层堆叠件以形成鳍208a
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208d。光刻工艺可以包括：在半导体层堆叠件210上方形成抗蚀剂层(例如，通过旋涂)；实施预曝光烘烤工艺；使用掩模实施曝光工艺；实施曝光后烘烤工艺；以及实施显影工艺。在曝光工艺期间，抗蚀剂层暴露于辐射能量(诸如紫外(uv)光、深uv(duv)光或极uv(euv)光)，其中掩模会阻挡、透射和/或反射辐射至抗蚀剂层，取决于掩模的掩模图案和/或掩模类型(例如，二进制掩模、相移掩模或euv掩模)，从而使得图像投影至与掩模图案对应的抗蚀剂层上。因为抗蚀剂层对辐射能量敏感，所以抗蚀剂层的暴露部分发生化学变化，并且在显影工艺期间抗蚀剂层的暴露(或非暴露)部分溶解，取决于抗蚀剂层的特性和在显影工艺中使用的显影液的特性。在显影之后，图案化的抗蚀剂层包括与掩模对应的抗蚀剂图案。蚀刻工艺使用图案化的抗蚀剂层作为蚀刻掩模来去除半导体层堆叠件210的部分。在一些实施例中，在设置在半导体层堆叠件210上方的掩模层上方形成图案化的抗蚀剂层，第一蚀刻工艺去除掩模层的部分以形成图案化层225(即，图案化的硬掩模层)，并且第二蚀刻工艺使用图案化层225作为蚀刻掩模去除半导体层堆叠件210的部分。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是反
应离子蚀刻(rie)工艺。在蚀刻工艺之后，例如通过抗蚀剂剥离工艺或其它合适的工艺来去除图案化的抗蚀剂层。可选地，鳍208a
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208d通过多重图案化工艺来形成，诸如双重图案化光刻(dpl)工艺(例如，光刻
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蚀刻
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光刻
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蚀刻(lele)工艺、自对准双重图案化(sadp)工艺、间隔件是电介质(sid)sadp工艺、其它双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻
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蚀刻
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光刻
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蚀刻
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光刻
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蚀刻(lelele)工艺、自对准三重图案化(satp)工艺、其它三重图案化工艺或它们的组合)、其它多重图案化工艺(例如，自对准四重图案化(saqp)工艺)或它们的组合。这样的工艺也可以为鳍208a
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208d提供图案化层225、半导体层堆叠件210和鳍部分206’，如图2所描绘。在一些实施例中，在图案化半导体层堆叠件210的同时实施定向自组装(dsa)技术。此外，在一些实施例中，曝光工艺可以实施无掩模光刻、电子束(e
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beam)写入和/或离子束写入，用于图案化抗蚀剂层。
21.在所描绘的实施例中，衬底206包括硅。可选地或额外地，衬底206包括：另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(sige)、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或它们的组合。可选地，衬底206是绝缘体上半导体衬底，诸如绝缘体上硅(soi)衬底、绝缘体上硅锗(sgoi)衬底或绝缘体上锗(goi)衬底。绝缘体上半导体衬底可以使用注氧隔离(simox)、晶圆接合和/或其它合适的方法来制造。衬底206可以包括各个掺杂区域。例如，衬底206(包括鳍部分206’)可以包括n型晶体管区域202a、202c中的p型掺杂区域(称为p阱)和p型晶体管区域202b中的n型掺杂区域(称为n阱)。n阱掺杂有n型掺杂剂，诸如磷、砷、其它n型掺杂剂或它们的组合。p阱掺杂有p型掺杂剂，诸如硼、铟、其它p型掺杂剂或它们的组合。在一些实施例中，衬底206包括利用p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。可以直接在衬底206上和/或中形成各个掺杂区域，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其它合适的掺杂工艺以形成各个掺杂区域。
22.每个半导体层堆叠件210设置在衬底206的相应鳍部分206’上方，并且包括以交错或交替配置从衬底206的顶面垂直(例如，沿z方向)堆叠的半导体层215和半导体层220。在一些实施例中，半导体层215和半导体层220以所描绘的交错和交替配置外延生长。例如，在衬底206上外延生长半导体层215的第一个，在半导体层215的第一个上外延生长半导体层220的第一个，在半导体层220的第一个上外延生长半导体层215的第二个，依此类推，直至半导体层堆叠件210具有期望数量的半导体层215和半导体层220。在这样的实施例中，半导体层215和半导体层220可以称为外延层。在一些实施例中，外延生长半导体层215和半导体层220通过分子束外延(mbe)工艺、化学汽相沉积(cvd)工艺、金属有机化学汽相沉积(mocvd)工艺、其它合适的外延生长工艺或它们的组合来实现。半导体层215的成分与半导体层220的成分不同，以在随后处理期间实现蚀刻选择性和/或不同的氧化速率。在一些实施例中，半导体层215对蚀刻剂具有第一蚀刻速率，并且半导体层220对蚀刻剂具有第二蚀刻速率，其中第二蚀刻速率与第一蚀刻速率不同。在一些实施例中，半导体层215具有第一氧化速率，并且半导体层220具有第二氧化速率，其中第二氧化速率与第一氧化速率不同。在所描绘的实施例中，半导体层215和半导体层220包括不同的材料、成分原子百分比、成分重量百分比、厚度和/或特性，以在蚀刻工艺(诸如实施以在多栅极器件200的沟道区域中形成悬浮的沟道层的蚀刻工艺)期间实现期望的蚀刻选择性。例如，在半导体层215包括硅锗
并且半导体层220包括硅的情况下，半导体层220的硅蚀刻速率小于半导体层215的硅锗蚀刻速率。在一些实施例中，半导体层215和半导体层220包括相同的材料，但是具有不同的成分原子百分比，以实现蚀刻选择性和/或不同的氧化速率。例如，半导体层215和半导体层220可以包括硅锗，其中半导体层215具有第一硅原子百分比和/或第一锗原子百分比，并且半导体层220具有第二、不同硅原子百分比和/或第二、不同锗原子百分比。本发明设想半导体层215和半导体层220包括可以提供期望的蚀刻选择性、期望的氧化速率差和/或期望的性能特征(例如，使电流最大化的材料)的半导体材料的任何组合，包括本文公开的任何半导体材料。
23.如以下进一步描述，半导体层220或它们的部分形成多栅极器件200的沟道区域。在所描绘的实施例中，每个半导体层堆叠件210包括配置为形成设置在衬底206上方的三个半导体层对的三个半导体层215和三个半导体层220，每个半导体层对具有相应半导体层215和相应半导体层220。在经过随后处理之后，这样的配置将产生具有三个沟道的多栅极器件200。但是，本发明设想半导体层堆叠件210包括更多或更少的半导体层的实施例，例如，取决于多栅极器件200期望的沟道数量和/或多栅极器件200的设计要求。例如，半导体层堆叠件210可以包括两个至十个半导体层215和两个至十个半导体层220。在进一步所描绘的实施例中，半导体层215具有厚度t1，并且半导体层220具有厚度t2，其中厚度t1和厚度t2基于多栅极器件200的制造和/或器件性能考虑来选择。例如，厚度t1可以配置为限定多栅极器件200的相邻沟道之间(例如，半导体层220之间)的期望距离(或间隙)，厚度t2可以配置为实现多栅极器件200的期望的沟道厚度，并且厚度t1和厚度t2可以配置为实现多栅极器件200的期望的性能。在一些实施例中，半导体层220包括n型和/或p型掺杂剂，取决于它们的对应晶体管区域。例如，n型晶体管区域202a、202c中的半导体层220可以包括p型掺杂剂，并且p型晶体管区域202b中的半导体层220可以包括n型掺杂剂。
24.在鳍208a和鳍208b之间限定沟槽230a，在鳍208b和鳍208c之间限定沟槽230b，并且在鳍208c和鳍208d之间限定沟槽230c。例如，沟槽230a具有由鳍208a限定的侧壁、由鳍208b限定的侧壁以及由在侧壁之间延伸的衬底206限定的底部；沟槽230b具有由鳍208b限定的侧壁、由鳍208c限定的侧壁以及由在侧壁之间延伸的衬底206限定的底部；并且沟槽230c具有由鳍208c限定的侧壁、由鳍208d限定的侧壁以及由在侧壁之间延伸的衬底206限定的底部。转至图3，在鳍208a
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208d和衬底206上方形成硅衬垫235，从而使得硅衬垫235部分填充沟槽230a
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230c。例如，硅衬垫235覆盖衬底206和鳍208a
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208d，从而使得硅衬垫235覆盖沟槽230a
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230c的侧壁和底部。在一些实施例中，实施原子层沉积(ald)工艺以在多栅极器件200上方沉积具有厚度t3的硅衬垫235。在一些实施例中，厚度t3在多栅极器件200的各个表面上方基本均匀。例如，沿沟槽230a
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230c的侧壁(即，在鳍208a
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208d的侧壁上方)的厚度t3与沿沟槽230a
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230c的底部(即，在衬底206的顶面上方)的厚度t3和沿鳍208a
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208d的顶面的厚度t3基本相同。在一些实施例中，厚度t3为约1nm至约5nm。在一些实施例中，硅衬垫235通过化学汽相沉积(cvd)、物理汽相沉积(pvd)、高密度等离子体cvd(hdpcvd)、金属有机cvd(mocvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、低压cvd(lpcvd)、原子层cvd(alcvd)、大气压cvd(apcvd)、次大气压汽相沉积(savcd)、其它合适的方法或它们的组合来形成。在一些实施例中，硅衬垫235包括n型掺杂剂和/或p型掺杂剂。
25.转至图4，在硅衬垫235上方形成部分填充沟槽230a
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230c的介电衬垫240。例如，介
电衬垫240覆盖衬底206和鳍208a
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208d，从而使得介电衬垫240覆盖沟槽230a
‑
230c的侧壁和底部。在一些实施例中，实施ald工艺以在多栅极器件200上方沉积具有厚度t4的介电衬垫240。在一些实施例中，厚度t4在多栅极器件200的各个表面上方基本均匀。例如，沿沟槽230a
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230c的侧壁(即，在鳍208a
‑
208d的侧壁上方)的厚度t4与沿沟槽230a
‑
230c的底部(即，在衬底206的顶面上方)的厚度t4和沿鳍208a
‑
208d的顶面的厚度t4基本相同。在一些实施例中，厚度t4为约2nm至约10nm。在一些实施例中，介电衬垫240通过cvd、pvd、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、apcvd、savcd、其它合适的方法或它们的组合来形成。介电衬垫240包括含氮的介电材料，诸如包括与硅、碳和/或氧结合的氮的介电材料，并且因此可以称为氮化物衬垫。例如，在一些实施例中，介电衬垫240包括氮化硅(sin)、氮氧化硅(sion)、碳氮化硅(sicn)和/或碳氮氧化硅(siocn)。在一些实施例中，介电衬垫240包括n型掺杂剂和/或p型掺杂剂。
26.转至图5，从不同器件区域之间的界面区域(诸如第一多栅极器件区域204a和第二多栅极器件区域204b之间的界面区域)去除介电衬垫240。例如，实施光刻工艺(诸如本文描述的那些)以形成其中具有暴露多栅极器件200的界面区域的开口的图案化的掩模层245。在所描绘的实施例中，图案化的掩模层245包括：开口247a，暴露第一多栅极器件区域204a和第二多栅极器件区域204b之间的第一界面区域；开口247b，暴露第一多栅极器件区域204a和另一器件区域之间的第二界面区域(例如，位于第一多栅极器件区域204a的左侧)；以及开口247c，暴露第二多栅极器件区域204b和另一器件区域之间的第三界面区域(例如，位于第二多栅极器件区域204b的右侧)。由开口247a暴露的第一界面区域包括第一多栅极器件区域204a和第二多栅极器件区域204b之间的界面、第一多栅极器件区域204a的与界面相邻的部分以及第二多栅极器件区域204b的与界面相邻的部分。因此，开口247a暴露设置在沟槽230b中的介电衬垫240，以及介电衬垫240的设置在鳍208b的顶面上方的部分和介电衬垫240的设置在鳍208c的顶面上方的部分。图案化的掩模层245包括掩模部分245a，其填充沟槽230a并且覆盖n型晶体管区域202a和p型晶体管区域202b之间的界面区域。掩模部分245a覆盖鳍208a的顶面的部分和鳍208b的顶面的部分。图案化的掩模层245也包括掩模部分245b，其填充沟槽230c并且覆盖p型晶体管区域202b和n型晶体管区域202c之间的界面区域。掩模部分245b覆盖鳍208c的顶面的部分和鳍208d的顶面的部分。
27.然后实施蚀刻工艺以从暴露的界面区域去除介电衬垫240，从而形成介电衬垫240a和介电衬垫240b。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在所描绘的实施例中，蚀刻工艺选择性蚀刻介电衬垫240而最少(至不)蚀刻硅衬垫235，从而使得硅衬垫235保留在不同器件区域之间的界面区域处的沟槽中，诸如跨越第一多栅极器件区域204a和第二多栅极器件区域204b的沟槽230b。在图5中，介电衬垫240a跨越第一多栅极器件区域204a中的n型晶体管区域202a和p型晶体管区域202b之间的界面，并且介电衬垫240b跨越第二多栅极器件区域204b中的p型晶体管区域202b和n型晶体管区域202c之间的界面。介电衬垫240a覆盖沟槽230a的侧壁和底部，并且介电衬垫240b覆盖沟槽230c的侧壁和底部。在一些实施例中，介电衬垫240a覆盖鳍208a的顶面的部分和鳍208b的顶面的部分，并且介电衬垫240b覆盖鳍208c的顶面的部分和鳍208d的顶面的部分。在一些实施例中，图案化的掩模层245配置为使得从鳍208a
‑
208d的顶面去除介电衬垫240，介电衬垫240a仅设置在沟槽230a中，并且介电衬垫240b仅设置在沟槽230c中。此后，转至图6，例如，通过抗蚀剂剥离工艺、蚀
刻工艺、其它合适的工艺或它们的组合从多栅极器件200去除图案化的掩模层245(这里是掩模部分245a和掩模部分245b)。因此，硅衬垫235和介电衬垫240a部分填充沟槽230a，硅衬垫235部分填充沟槽230b，并且硅衬垫235和介电衬垫240b部分填充沟槽230c。
28.转至图7，沟槽230a
‑
230c的剩余部分填充有氧化物材料250。例如，实施沉积工艺和平坦化工艺以在硅衬垫235、介电衬垫240a和介电衬垫240b上方形成填充沟槽230a
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230c的任何剩余部分的氧化物材料250。在一些实施例中，氧化物材料250通过可流动cvd(fcvd)工艺来沉积，该工艺包括例如在多栅极器件200上方沉积可流动氧化物材料(例如，以液态)以及通过退火工艺将可流动氧化物材料转化为固体氧化物材料。可流动氧化物材料可以流入沟槽230a
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230c中并且符合多栅极器件200的暴露表面，能够无空隙填充沟槽230a
‑
230c。例如，fcvd工艺将含硅前体和氧化剂(统称为反应物)引入沉积室，其中含硅前体和氧化剂反应并且冷凝至多栅极器件200的暴露表面(例如，硅衬垫235、介电衬垫240a和/或介电衬垫240b)上以形成可流动氧化物材料。在一些实施例中，可流动氧化物材料是可流动含硅和氧的材料。在一些实施例中，含硅前体是基于硅氮烷的前体(例如，聚硅氮烷、甲硅烷基胺、二苯乙烯基胺、二甲基硅烷、三甲基硅烷、四甲基硅烷、二乙基硅烷、其它合适的含硅前体或它们的组合)，并且氧化剂包括氧(例如，o2、o3、过氧化氢(h2o2)、h2o、其它合适的含氧成分或它们的组合)。在一些实施例中，含硅前体(诸如基于硅氮烷的前体)以液态或气态引入沉积室。在一些实施例中，氧化剂由等离子体激发至离子化状态，从而使得氧化剂以等离子体状态引入沉积室。在一些实施例中，含硅前体和/或氧化剂在引入沉积室之前或之后与载气(包括例如，氢、氦、氩、氮、氙、氪、氖、其它合适的成分或它们的组合)混合。在所描绘的实施例中，退火工艺将可流动含硅和氧的材料转化成含硅和氧的层，诸如氧化硅层。氧化物材料250因此可以称为氧化硅层。在一些实施例中，退火工艺是将多栅极器件200加热至可以促进可流动氧化物材料转化成固体氧化物材料的温度的热退火。在一些实施例中，退火工艺将可流动氧化物材料暴露于uv辐射。在一些实施例中，氧化物材料250通过高高宽比沉积(harp)工艺来沉积。harp工艺可以实施teos前体和o3前体。在一些实施例中，氧化物材料250通过hdpcvd来沉积。hdpcvd可以实施sih4前体和o2前体。本发明设想实施其它沉积工艺和/或前体以沉积氧化物材料250。
29.沉积工艺过填充沟槽230a
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230c，从而使得氧化物材料250的厚度大于鳍208a
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208d的高度。在沉积工艺之后，对氧化物材料250实施诸如化学机械抛光(cmp)工艺的平坦化工艺，从而减小氧化物材料250的厚度。在所描绘的实施例中，硅衬垫235用作平坦化(例如，cmp)停止层，从而使得实施平坦化工艺直至到达并且暴露设置在鳍208a
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208d的顶面上方的硅衬垫235。因此，在平坦化工艺之后，氧化物材料的厚度基本上等于鳍208a
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208d的高度和设置在鳍208a
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208d的顶面上方的硅衬垫235的厚度t3之和。因此，平坦化工艺去除设置在鳍208a
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280d的顶面上方的任何氧化物材料250、介电衬垫240a和介电衬垫240b。在一些实施例中，在平坦化工艺之后，氧化物材料250、介电衬垫240a、介电衬垫240b和硅衬垫235的顶面基本上平坦。在一些实施例中，随后实施退火工艺以进一步固化和/或致密化氧化物材料250。
30.转至图8，使氧化物材料250凹进，从而使得鳍208a
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208d从氧化物材料250之间延伸(突出)。例如，氧化物材料250围绕鳍208a
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208d的底部，从而限定鳍208a
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208d的上部鳍有源区域255u(通常指鳍208a
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208d的从氧化物材料250的顶面延伸的部分)和鳍208a
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208d
的下部鳍有源区域255l(通常指鳍208a
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208d的由氧化物材料250围绕的部分，其从衬底206的顶面延伸至氧化物材料250的顶面)。在图8中，在使氧化物材料250凹进之后，沟槽230a的下部填充有氧化物材料250、介电衬垫240a和硅衬垫235，而沟槽230a的上部部分填充有介电衬垫240a和硅衬垫235；沟槽230b的下部填充有氧化物材料250和硅衬垫235，而沟槽230a的上部部分填充有硅衬垫235；并且沟槽230c的下部填充有氧化物材料250、介电衬垫240a和硅衬垫235，而沟槽230c的上部部分填充有介电衬垫240a和硅衬垫235。在一些实施例中，蚀刻工艺使氧化物材料250凹进直至实现上部鳍有源区域255u的期望的(目标)高度。在所描绘的实施例中，蚀刻工艺继续进行，直至到达鳍208a
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208d的鳍部分206’，从而使得半导体层堆叠件210限定上部鳍有源区域255u。在一些实施例中，如所描绘的，在蚀刻工艺之后，鳍部分206’的顶面与氧化物材料250的顶面基本共面。在一些实施例中，鳍部分206’通过蚀刻工艺部分暴露，从而使得在蚀刻工艺之后，鳍部分206’的顶面相对于衬底206的顶面高于氧化物材料250的顶面。在一些实施例中，半导体层堆叠件210通过蚀刻工艺部分而不是完全暴露，从而使得在蚀刻工艺之后，鳍部分206’的顶面相对于衬底206的顶面低于氧化物材料250的顶面。蚀刻工艺配置为相对于硅衬垫235、介电衬垫240a和介电衬垫240b选择性去除氧化物材料250。换句话说，蚀刻工艺基本上去除氧化物材料250，但是不去除或基本上不去除硅衬垫235、介电衬垫240a和介电衬垫240b。例如，为蚀刻工艺选择蚀刻剂，该蚀刻剂以比硅(即，硅衬垫235)和含硅和氮的材料(即，介电衬垫240a、240b)高的速率蚀刻氧化硅(即，氧化物材料250)(即，蚀刻剂相对于氧化硅具有高蚀刻选择性)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施例中，干蚀刻工艺实施含氮蚀刻气体(诸如nf3和nh3或nh3和hf)以相对于硅(即，硅衬垫235)和含硅和氮的材料(即，介电衬垫240a和介电衬垫240b)选择性蚀刻氧化硅(即，氧化物材料250)。在一些实施例中，蚀刻工艺使用图案化的掩模层作为蚀刻掩模，其中图案化的掩模层覆盖鳍208a
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208d，但是具有暴露氧化物材料250的开口。
31.转至图9，在鳍208a
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208d上方形成硅锗牺牲层258。在所描绘的实施例中，在鳍208a
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208d的顶面和鳍208a
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208d的一个侧壁的上部上形成硅锗牺牲层258。在进一步所描绘的实施例中，沟槽230b的上部部分填充有硅锗牺牲层258，而沟槽230a和沟槽230c的上部分别由介电衬垫240a和介电衬垫240b部分填充。硅锗牺牲层258具有大于硅衬垫235的厚度t3的厚度t5。在一些实施例中，厚度t5为约4nm至约15nm。在一些实施例中，实施沉积工艺，该工艺选择性在硅衬垫235的暴露部分(即，半导体表面)上方生长硅锗层，而不在介电衬垫240a、介电衬垫240b和氧化物材料250的暴露部分(例如，介电表面)上生长硅锗层，其中沉积工艺或在沉积工艺之后实施的热处理(例如，退火工艺)的热条件(例如，生长温度)将锗从硅锗层驱动(扩散)至硅衬垫235的暴露部分中，从而使得硅衬垫235的暴露部分成为硅锗层的一部分。在一些实施例中，沉积工艺是使用cvd沉积技术(例如，lpcvd、vpe和/或uhv
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cvd)、分子束外延、其它合适的外延生长工艺或它们的组合的外延工艺。外延工艺可以使用与硅衬垫235的成分相互作用的气态和/或液态前体(例如，硅烷前体和锗前体)。硅锗牺牲层258也可以称为硅锗包覆层、硅锗帽和/或硅锗保护层。
32.转至图10，通过蚀刻工艺从沟槽230a
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230c的上部去除介电衬垫240a和介电衬垫240b，从而形成隔离部件260a和隔离部件260b。隔离部件260a将多栅极器件200的有源器件区域和/或无源器件区域彼此电隔离。例如，隔离部件260a将第一多栅极器件区域204a与第
二多栅极器件区域204b分隔开并且电隔离，第一多栅极器件区域204a形成多栅极器件200的其它有源器件区域和/或无源器件区域，并且第二多栅极器件区域204b形成多栅极器件200的其它有源器件区域和/或无源器件区域。在图10中，隔离部件260a中的一个填充沟槽230b的下部，并且设置在鳍208b、208c的下部鳍有源区域255l之间。隔离部件260b将多栅极器件200的器件区域内的器件彼此电隔离，诸如器件区域内的不同晶体管。例如，隔离部件260b将第一多栅极器件区域204a内的n型晶体管区域202a与p型晶体管区域202b分隔开并且电隔离，并且将第二多栅极器件区域204b内的p型晶体管区域202b与n型晶体管区域202c分隔开并且电隔离。在图10中，隔离部件260b填充沟槽230a、230c的下部，其中隔离部件260b中的一个设置在鳍208a、208b的下部鳍有源区域255l之间，并且隔离部件260b中的一个设置在鳍208c、208d的下部鳍有源区域255l之间。隔离部件260a、260b包括不同的衬垫，隔离部件260a包括设置在下部鳍有源区域255l的侧壁上的硅衬垫235和设置在硅衬垫235上的氧化物材料250，而隔离部件260b包括设置在下部鳍有源区域255l的侧壁上的硅衬垫235、设置在硅衬垫235上的介电衬垫(例如，介电衬垫240a或介电衬垫240b)以及设置在介电衬垫上的氧化物材料250。在隔离部件260a、260b中，氧化物材料250可以称为氧化物层250。氧化物材料250也可以称为隔离部件260a、260b的块状电介质和/或块状介电层。隔离部件260a、260b的各个尺寸和/或特性可以在与图3至图10相关的处理期间配置为实现浅沟槽隔离(sti)结构、深沟槽隔离(dti)结构、硅的局部氧化(locos)结构、其它合适的隔离结构或它们的组合。在所描绘的实施例中，隔离部件260a和隔离部件260b是sti。
33.蚀刻工艺配置为相对于硅锗牺牲层258和氧化物材料250选择性去除介电衬垫240a、240b。换句话说，蚀刻工艺基本上去除介电衬垫240a、240b，但是不去除或基本上不去除硅锗牺牲层258和氧化物材料250。例如，为蚀刻工艺选择蚀刻剂，该蚀刻剂以比硅锗(即，硅锗牺牲层258)和氧化硅(即，氧化物材料250)高的速率蚀刻氮化硅(即，介电衬垫240a、240b)(即，蚀刻剂相对于氮化硅具有高蚀刻选择性)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施例中，干蚀刻工艺使用包括chf3和/或o2的蚀刻气体以相对于硅锗(即，硅锗牺牲层258)和氧化硅(即，氧化物材料250)选择性蚀刻氮化硅(即，介电衬垫240a、240b)。在一些实施例中，蚀刻工艺包括多个步骤。
34.转至图11，沟槽230a
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230c的上部填充有介电部件270，介电部件的每个包括介电衬垫272和设置在介电衬垫272上方的氧化物层274。在所描绘的实施例中，介电衬垫272包括具有小于约8.0(k＜8.0)的介电常数的介电材料。为了本发明的目的，这样的介电材料称为低k介电材料，并且介电衬垫272可以称为低k介电衬垫。在一些实施例中，介电衬垫272包括具有约1.0至约8.0的介电常数的介电材料。在一些实施例中，介电衬垫272包括含氮介电材料，诸如包括与硅、碳和/或氧结合的氮的介电材料。在这样的实施例中，介电衬垫272也可以称为氮化物衬垫。例如，介电衬垫272包括氮化硅、碳氮化硅、碳氮氧化硅或它们的组合。在一些实施例中，介电衬垫272包括n型掺杂剂和/或p型掺杂剂。例如，介电衬垫272可以是硼掺杂的氮化物衬垫。在一些实施例中，介电衬垫272包括具有小于二氧化硅(sio2)的介电常数(k≈3.9)的介电常数的介电材料，诸如氟掺杂的氧化硅(通常称为氟硅酸盐玻璃(fsg))、碳掺杂的氧化硅(通常称为碳掺杂的fsg)、(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、基于苯并环丁烯(bcb)的介电材料、silk(密歇根州米德兰市陶氏化学)、聚酰亚胺、其它低k介电材料或它们的组合。在
一些实施例中，介电衬垫272包括硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)和/或硼掺杂的磷硅酸盐玻璃(bpsg)。在一些实施例中，氧化物层274类似于氧化物材料250，并且因此可以形成并且包括如以上参考氧化物材料250所描述的材料。例如，氧化物层274包括硅和氧，并且因此可以称为氧化硅层。
35.在一些实施例中，介电部件270通过在多栅极器件200上方沉积介电层，其中介电层部分填充沟槽230a
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230c的上部；在介电层上方沉积氧化物材料，其中氧化物材料填充沟槽230a
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230c的上部的剩余部分；以及实施平坦化工艺(诸如化学机械抛光(cmp)工艺)以去除设置在鳍208a
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208d的顶面上方的任何氧化物材料和/或介电层来形成。例如，图案化层225用作平坦化(例如，cmp)停止层，从而使得实施平坦化工艺直至到达并且暴露鳍208a
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208d的图案化层225。氧化物材料和介电层的剩余部分形成介电部件270的每个介电衬垫272和每个氧化物层274。在这样的实施例中，平坦化工艺去除硅锗牺牲层258的设置在鳍208a
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208d的顶面上方的部分，从而形成硅锗牺牲部件258’。在一些实施例中，实施ald工艺以沉积介电层，从而使得介电衬垫272在多栅极器件200上方具有厚度t6。在一些实施例中，实施lpcvd工艺以沉积介电层，从而使得介电衬垫272在多栅极器件200上方具有厚度t6。在一些实施例中，厚度t6在多栅极器件200的各个表面上方基本均匀。例如，沿沟槽230a
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230c的上部的侧壁(即，在鳍208a
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208d的侧壁以及硅锗牺牲层258的顶部和侧壁表面上方)的厚度t6与沿沟槽230a
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230c的上部的底部(即，在隔离部件260a、260b的顶面上方)的厚度t6基本相同。在一些实施例中，厚度t6为约3nm至约10nm。在一些实施例中，介电衬垫272通过cvd、pvd、hdpcvd、mocvd、rpcvd、pecvd、apcvd、savcd、其它合适的沉积工艺或它们的组合来形成。在一些实施例中，通过fcvd、hpcvd、harp、cvd和/或其它合适的沉积工艺在介电层上方沉积氧化物材料。在图11中，介电部件270填充沟槽230a的整个上部和沟槽230c的整个上部，而在沟槽230b中，硅锗牺牲部件258’部分填充沟槽230b的上部，并且介电部件270中的一个填充沟槽230b的上部的剩余部分。因此，沟槽230b的上部中的氧化物层274的厚度t7小于沟槽230a、230c的上部中的氧化物层274的厚度t8。在一些实施例中，厚度t7为至少约4nm，并且厚度t8为约4nm至约20nm。在沟槽230a中，介电衬垫272覆盖鳍208a和鳍208b的上部鳍有源区域255a的侧壁(其限定沟槽230a的上部的侧壁)以及隔离部件260b的填充沟槽230a的底部的顶面(其限定沟槽230a的上部的底部)。在沟槽230b中，介电衬垫272覆盖硅锗牺牲部件258’的侧壁(设置在沟槽230b的上部中)以及隔离部件260a的填充沟槽230b的底部的顶面(其限定沟槽230b的上部的底部)。在沟槽230c中，介电衬垫272覆盖鳍208c和鳍208d的上部鳍有源区域255a的侧壁(其限定沟槽230c的上部的侧壁)以及隔离部件260b的填充沟槽230c的底部的顶面(其限定沟槽230c的上部的底部)。
36.转至图12，从沟槽230a
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230c部分去除介电部件270。例如，使介电部件270凹进以暴露图案化层225的侧壁以及硅锗牺牲部件258’的设置为沿图案化层225的侧壁的部分。在凹进之后，介电部件270部分填充沟槽230a
‑
230c的上部(即，填充沟槽230a
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230c的上部的下部)。在一些实施例中，蚀刻工艺使介电部件270凹进，直至到达鳍208a
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208d的半导体层堆叠件210。例如，在蚀刻工艺之后，半导体层堆叠件210的顶面(这里是半导体层堆叠件210的最顶部半导体层220的顶面)与介电部件270的顶面基本共面。在一些实施例中，半导体层堆叠件210的侧壁通过蚀刻工艺部分暴露，从而使得在蚀刻工艺之后，介电部件270的顶面相对于衬底206的顶面低于半导体层堆叠件210的顶面。蚀刻工艺配置为相对于硅锗牺牲部
件258’和图案化层225选择性去除介电衬垫272和氧化物层274。换句话说，蚀刻工艺基本上去除介电衬垫272和氧化物层274，但是不去除或基本上不去除硅锗牺牲部件258’和图案化层225。在一些实施例中，蚀刻工艺包括多个步骤，例如，实施第一蚀刻剂以使氧化物层274凹进，以及实施第二蚀刻剂以使介电衬垫272凹进。例如，第一蚀刻步骤去除相对于介电衬垫272和/或图案化层225具有高蚀刻选择性的氧化物层274，并且第二蚀刻步骤去除相对于半导体层堆叠件210、硅锗部件258’和/或图案化层225具有高蚀刻选择性的介电衬垫272。在一些实施例中，第一蚀刻步骤的第一蚀刻剂可以以比碳氮化硅(即，介电衬垫272)和/或氮化硅(即，图案化层225)高的速率蚀刻氧化硅(即，氧化物层274)(即，蚀刻剂相对于氧化硅具有高蚀刻选择性)。在一些实施例中，第二蚀刻步骤的第二蚀刻剂可以以比硅锗(即，硅锗牺牲部件258’和/或半导体层堆叠件210)、硅(即，半导体层堆叠件210)和/或氮化硅(即，图案化层225)高的速率蚀刻碳氮化硅(即，介电衬垫272)(即，蚀刻剂相对于碳氮化硅具有高蚀刻选择性)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施例中，干蚀刻工艺使用包括nf3、o2和h2的蚀刻气体以实现相对于硅锗牺牲部件258’和图案化层225(包括例如，sin)选择性蚀刻介电衬垫272(包括例如，sicn、siocn和/或sioc)。在一些实施例中，蚀刻工艺使用图案化的掩模层作为蚀刻掩模，其中图案化的掩模层覆盖硅锗牺牲部件258’和图案化层225，但是其中具有暴露介电衬垫272和氧化物层274的开口。
37.转至图13，在介电部件270上方形成介电层276，以填充沟槽230a
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230c的上部的剩余部分，从而在隔离部件260a上方形成介电鳍280a，并且在隔离部件260b上方形成介电鳍280b。介电鳍280a、280b的每个包括设置在相应介电部件270上方的相应介电层276。在所描绘的实施例中，因为一些沟槽(例如，沟槽230b)部分填充有硅锗牺牲部件258’，所以鳍208a
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208d的侧壁物理直接接触介电鳍280b，但是不物理直接接触介电鳍280a。例如，鳍208a
‑
208d的每个具有物理接触相应介电鳍280b的第一侧壁以及通过相应硅锗牺牲部件258’与相应介电鳍280a分隔开的第二侧壁，从而使得第二侧壁不物理接触相应介电鳍280a。此外，因为一些沟槽(例如，沟槽230b)部分填充有硅锗牺牲部件258’，所以介电鳍280a沿x方向的宽度小于隔离部件260a沿x方向的宽度，而介电鳍280b沿x方向的宽度与隔离部件260b沿x方向的宽度基本相同。在一些实施例中，介电层276通过在多栅极器件200上方沉积介电材料，其中介电材料填充沟槽230a
‑
230c的剩余上部，以及实施平坦化工艺(诸如cmp工艺)以去除设置在鳍208a
‑
208d的顶面上方的任何介电材料来形成。例如，图案化层225可以用作平坦化停止层，从而使得实施平坦化工艺直至到达并且暴露鳍208a
‑
208d的图案化层225。介电材料的剩余部分形成介电层276。在一些实施例中，介电材料通过ald、cvd、pvd、hdpcvd、mocvd、rpcvd、pecvd、apcvd、savcd、其它合适的沉积工艺或它们的组合来形成。介电层276包括具有大于介电衬垫272的介电材料的介电常数的介电常数的介电材料。例如，介电层276包括具有大于或等于约8.0(k≥8.0)的介电常数的介电材料。为了本发明的目的，这样的介电材料称为高k介电材料，并且介电层276可以称为高k介电层。在一些实施例中，介电层276包括具有约8.0至约30.0的介电常数的介电材料。在一些实施例中，介电层276包括具有例如约9.0至约30.0的介电常数的含金属和氧的介电材料。在这样的实施例中，金属可以是铪、铝和/或锆。在这样的实施例中，介电层276也可以称为金属氧化物层。例如，介电层276包括氧化铪(例如，hfo
x
)、氧化铝(alo
x
)、氧化锆(zro
x
)或它们的组合，其中x是介电层276的介电材料中的氧原子的数量。在一些实施例中，介电层276包括n型掺杂剂
和/或p型掺杂剂。在一些实施例中，介电层276包括hfo2、hfsio、hfsio4、hfsion、hflao、hftao、hftio、hfzro、hfalo
x
、zro、zro2、zrsio2、alo、alsio、al2o3、tio、tio2、lao、lasio、ta2o3、ta2o5、y2o3、srtio3、bazro、batio3、(ba、sr)tio3、hfo2‑
al2o3、其它合适的高k介电材料或它们的组合。
38.转至图14，实施蚀刻工艺以从鳍208a
‑
208d和硅锗牺牲部件258’的设置为沿图案化层225的侧壁的部分去除图案化层225，从而形成暴露鳍208a
‑
208d的半导体层堆叠件210的开口284(限定在介电层286之间)。蚀刻工艺配置为相对于半导体层堆叠件210的介电层276和半导体层220选择性去除图案化层225和硅锗牺牲部件258’。换句话说，蚀刻工艺基本上去除图案化层225和硅锗牺牲部件258’(特别是硅锗牺牲部件258’的设置为沿图案化层225的侧壁的部分)，但是不去除或基本上不去除介电层276和半导体层220。在一些实施例中，蚀刻工艺包括多个步骤，例如，实施第一蚀刻剂以去除硅锗牺牲部件258’以及实施第二蚀刻剂以去除图案化层225。例如，第一蚀刻步骤去除相对于介电层276和/或图案化层225具有高蚀刻选择性的硅锗牺牲部件258’，并且第二蚀刻步骤去除相对于介电层276和/或硅锗牺牲部件258’具有高蚀刻选择性的图案化层225。在一些实施例中，第一蚀刻步骤的第一蚀刻剂可以以比高k介电材料(即，介电层276)和/或氮化硅(即，图案化层225)高的速率蚀刻硅锗(即，硅锗牺牲部件258’)(即，蚀刻剂相对于硅锗具有高蚀刻选择性)。在一些实施例中，第二蚀刻步骤的第二蚀刻剂可以以比高k介电材料(即，介电层276)、硅锗(即，硅锗牺牲部件258’和/或半导体层堆叠件210)和硅(即，半导体层堆叠件210)高的速率蚀刻氮化硅(即，图案化层225)(即，蚀刻剂相对于氮化硅具有高蚀刻选择性)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施例中，第一蚀刻剂是包括nh4oh、h2o2和h2o的湿蚀刻剂、包括o3和dhf的湿蚀刻剂、包括f2和nh3的干蚀刻气体或它们的组合。在一些实施例中，第二蚀刻剂是包括h3po4的湿蚀刻剂。在一些实施例中，蚀刻工艺使用图案化的掩模层作为蚀刻掩模，其中图案化的掩模层覆盖介电层276但是其中具有暴露图案化层225和(在一些实施例中)硅锗牺牲部件258’的设置为沿图案化层225的侧壁的部分的开口。
39.转至图15，在鳍208a
‑
208d、介电鳍280a和介电鳍280b的部分上方形成伪栅极堆叠件290。伪栅极堆叠件290填充开口284的部分。伪栅极堆叠件290在与鳍208a
‑
208d的纵向方向不同的方向上纵向延伸。例如，伪栅极堆叠件290沿x方向基本上彼此平行延伸，具有在x方向上限定的长度、在y方向上限定的宽度以及在z方向上限定的高度。伪栅极堆叠件290设置在多栅极器件200的沟道区域(c)上方以及多栅极器件200的源极/漏极区域(s/d)之间，其由介电层286中的开口284的剩余部分暴露。在x
‑
z平面中，伪栅极堆叠件290设置在鳍208a
‑
208d的顶面(特别是半导体层堆叠件210的顶面)、介电鳍280a、280b的介电层276的顶面以及介电鳍280a、280b的介电层276的侧壁表面上，从而使得伪栅极堆叠件290包裹介电鳍280a、280b的介电层276的部分。在y
‑
z平面中，伪栅极堆叠件290设置在鳍208a
‑
208d的相应沟道区域的顶面上方，从而使得伪栅极堆叠件290介于鳍208a
‑
208d的相应源极/漏极区域之间。每个伪栅极堆叠件290包括伪栅极电介质292、伪栅电极294和硬掩模296(包括例如，第一掩模层297和第二掩模层298)。伪栅极电介质292包括介电材料，诸如氧化硅、高k介电材料、其它合适的介电材料或它们的组合。在一些实施例中，伪栅极电介质292包括界面层(包括例如，氧化硅)和设置在界面层上方的高k介电层。伪栅电极294包括合适的伪栅极材料，诸如多晶硅。在一些实施例中，伪栅极堆叠件290包括许多其它层，例如，覆盖层、界面
层、扩散层、阻挡层或它们的组合。伪栅极堆叠件290通过沉积工艺、光刻工艺、蚀刻工艺、其它合适的工艺或它们的组合来形成。例如，实施第一沉积工艺以在多栅极器件200上方形成伪栅极介电层，实施第二沉积工艺以在伪栅极介电层上方形成伪栅电极层，并且实施第三沉积工艺以在伪栅电极层上方形成硬掩模层。沉积工艺包括cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、镀、其它合适的方法或它们的组合。然后实施光刻图案化和蚀刻工艺以图案化硬掩模层、伪栅电极层和伪栅极介电层，以形成伪栅极堆叠件290，其包括伪栅极电介质292、伪栅电极294和硬掩模296，如图15所描绘。光刻图案化工艺包括抗蚀剂涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影抗蚀剂、冲洗、干燥(例如，硬烘烤)、其它合适的光刻工艺或它们的组合。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其它蚀刻方法或它们的组合。
40.转至图16，沿伪栅极堆叠件290的侧壁形成栅极间隔件299，从而形成栅极结构300(其统称为伪栅极堆叠件290和栅极间隔件299)。在图16中，也至少部分去除多栅极器件200的源极/漏极区域中的鳍208a
‑
208d的部分(即，鳍208a
‑
208d的未由栅极结构300覆盖的源极/漏极区域)，以形成源极/漏极凹槽(沟槽)310。与形成栅极间隔件299和/或源极/漏极凹槽310相关的处理相对于介电层276的未暴露部分(例如，介电层276的在多栅极器件200的沟道区域中的部分)减小了介电层276的暴露部分(例如，介电层276的在多栅极器件200的源极/漏极区域中的部分)的厚度。例如，介电层276具有厚度t9，并且实施以形成栅极间隔件299和/或源极/漏极凹槽310的蚀刻工艺有意或无意地将介电层276的暴露部分的厚度从厚度t9减小至厚度t10。在一些实施例中，厚度t9为约10nm至约40nm，并且厚度t10小于约30nm。在一些实施例中，厚度t9与厚度t10的差(偏移)为约5nm至约20nm。因此，介电层276的设置在栅极结构300(这里是伪栅极堆叠件290和栅极间隔件299)下面的多栅极器件200的沟道区域中的部分具有厚度t9，而介电层276的设置在多栅极器件200的源极/漏极区域中并且不设置在栅极结构300下面的部分具有厚度t10。在一些实施例中，当形成栅极间隔件299和/或源极/漏极凹槽310(即，厚度t10＝0)时，完全去除介电层276的暴露部分。
41.栅极间隔件299设置为与相应伪栅极堆叠件290相邻(即，沿其侧壁)。栅极间隔件299通过任何合适的工艺来形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅和/或碳氮氧化硅)。例如，在多栅极器件200上方沉积并且蚀刻(例如、各向异性蚀刻)包括硅和氮的介电层(诸如氮化硅层)以形成栅极间隔件299。在一些实施例中，栅极间隔件299包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，形成与伪栅极堆叠件290相邻的多于一个间隔件组，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在这样的实施例中，各个间隔件组可以包括具有不同蚀刻速率的材料。例如，沉积并且蚀刻包括硅和氧的第一介电层(例如，氧化硅)，以形成与伪栅极堆叠件290的侧壁相邻的第一间隔件组，并且沉积并且蚀刻包括硅和氮的第二介电层(例如，氮化硅)以形成与第一间隔件组相邻的第二间隔件组。
42.在所描绘的实施例中，蚀刻工艺完全去除多栅极器件200的源极/漏极区域中的半导体层堆叠件210，从而暴露多栅极器件200的源极/漏极区域中的鳍部分206’。蚀刻工艺也完全去除硅锗牺牲部件258’的设置为沿多栅极器件200的源极/漏极区域中的半导体层堆叠件210的侧壁的部分。在所描绘的实施例中，每个源极/漏极凹槽310因此具有由介电鳍
280a的相应一个限定的侧壁、由介电鳍280b的相应一个限定的侧壁以及由半导体层堆叠件210的在多栅极器件200的沟道区域中的剩余部分和硅锗牺牲部件258’的设置为沿半导体层堆叠件210(其剩余部分设置在栅极结构300下面)的剩余部分的侧壁的剩余部分限定的侧壁。每个源极/漏极凹槽310还具有由相应鳍部分206’和相应隔离部件260a限定的底部。在一些实施例中，蚀刻工艺去除一些但不是全部的半导体层堆叠件210，从而使得源极/漏极凹槽310具有由相应半导体层215或半导体层220限定的底部。在一些实施例中，蚀刻工艺还去除了鳍208a
‑
208d的一些但不是全部的鳍部分206’，从而使得源极/漏极凹槽310在隔离部件260a、260b的顶面下方延伸。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是多个步骤的蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别和交替地去除半导体层215和半导体层220。在一些实施例中，蚀刻工艺的参数配置为选择性蚀刻半导体层堆叠件210而最少(至不)蚀刻栅极结构300(即，伪栅极堆叠件290和栅极间隔件299)、介电鳍280a、280b和/或隔离部件260a、260b。在一些实施例中，实施光刻工艺(诸如本文描述的那些)以形成覆盖栅极结构300和/或介电鳍280a、280b的图案化的掩模层，并且蚀刻工艺使用图案化的掩模层作为蚀刻掩模。在这样的实施例中，介电层276的厚度在源极/漏极区域中没有减小。
43.转至图17和图18，沿多栅极器件200的沟道区域中的半导体层215的侧壁在栅极结构300下面(特别是在栅极间隔件299下面)形成内部间隔件315a和内部间隔件315b。内间隔件315a将半导体层220彼此分隔开，并且将最底部半导体层220与鳍部分206’分隔开，而内间隔件315b将半导体层220和内间隔件315a与介电鳍280a分隔开。在图17中，实施第一蚀刻工艺，该蚀刻工艺选择性蚀刻由源极/漏极沟槽310暴露的半导体层215而最少(至不)蚀刻半导体层220、鳍部分206’、隔离部件260a、介电鳍280a、介电鳍280b和栅极结构300，从而使得在半导体层220之间以及鳍部分206’和半导体层220之间形成间隙315a’。第一蚀刻工艺进一步选择性蚀刻由源极/漏极沟槽310暴露的硅锗牺牲部件258’，从而使得在半导体层220和介电鳍280a之间以及在间隙315a’和介电鳍280a之间形成间隙315b’。间隙315a’和间隙315b’设置在栅极间隔件299下面。因此，半导体层220悬浮在栅极间隔件299下面，通过间隙315a’彼此分隔开，并且通过间隙315b’与介电鳍280a分隔开。在一些实施例中，间隙315a’和/或间隙315b’至少部分在伪栅极堆叠件290下面延伸。第一蚀刻工艺配置为横向蚀刻(例如，沿y方向)半导体层215，从而沿y方向减小了半导体层215的长度。第一蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在图18中，然后沉积工艺在栅极结构300上方以及在限定源极/漏极凹槽310的部件上方形成间隔件层(例如，半导体层215、半导体层220、鳍部分206’、介电鳍280a、介电鳍280b和隔离结构260a)，诸如cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、镀、其它合适的方法或它们的组合。间隔件层部分(并且在一些实施例中完全)填充源极/漏极凹槽310。沉积工艺配置为确保间隔件层填充间隙315a’和间隙315b’。然后实施第二蚀刻工艺，该第二蚀刻工艺选择性蚀刻间隔件层以形成填充间隙315a’的内部间隔件315a和填充间隙315b’的内部间隔件315b，如图18所描绘的，而最少(至不)蚀刻半导体层220、鳍部分206’、隔离部件260a、介电鳍280a、介电鳍280b和栅极结构300。间隔件层(以及因此内部间隔件315a和内部间隔件315b)包括与半导体层220的材料、鳍部分206’的材料、隔离部件260a的材料、介电鳍280a的材料、介电鳍280b的材料、伪栅极堆叠件290的材料和/或栅极间隔件299的材料不同的材料，以在第二
蚀刻工艺期间实现期望的蚀刻选择性。在一些实施例中，间隔件层包括介电材料，该介电材料包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅和/或碳氮氧化硅)。在一些实施例中，间隔件层包括低k介电材料，诸如本文描述的那些。在一些实施例中，将掺杂剂(例如，p型掺杂剂、n型掺杂剂或它们的组合)引入介电材料中，从而使得间隔件层包括掺杂的介电材料。
44.转至图19，在源极/漏极凹槽310中形成外延源极/漏极部件。例如，半导体材料从衬底206的鳍部分206’和由源极/漏极凹槽310暴露的半导体层220外延生长，在与n型晶体管对应的源极/漏极凹槽310(例如，n型晶体管区域202a、202c中的源极/漏极区域)中形成外延源极/漏极部件320a，并且在与p型晶体管对应的源极/漏极凹槽310(例如，p型晶体管区域202b中的源极/漏极区域)中形成外延源极/漏极部件320b。如以下详细描述，外延源极/漏极部件320a、320b沿x
‑
z平面具有不对称轮廓，这是由鳍部分206’的侧壁和半导体层220的侧壁相对于介电鳍280a、280b的位置引起的沿x方向的外延生长差异(变化)造成的。在一些实施例中，诸如所描绘的，外延源极/漏极部件320a、320b不完全填充源极/漏极凹槽310，从而使得外延源极/漏极部件320a、320b的顶面相对于衬底206的顶面低于介电层276的顶面。在一些实施例中，外延源极/漏极部件320a、320b完全填充源极/漏极凹槽310，从而使得外延源极/漏极部件320a、320b的顶面与介电层276的顶面基本共面，或者相对于衬底206的顶面高于介电层276的顶面。外延工艺可以使用cvd沉积技术(例如，lpcvd、vpe和/或uhv
‑
cvd)、分子束外延、其它合适的外延生长工艺或它们的组合。外延工艺可以使用气态和/或液态前体，它们与鳍部分206’和/或半导体层220的成分相互作用。外延源极/漏极部件320a、320b掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施例中，对于n型晶体管，外延源极/漏极部件320a包括硅，其可以掺杂有碳、磷、砷、其它n型掺杂剂或它们的组合(例如，形成si:c外延源极/漏极部件、si:p外延源极/漏极部件或si:c:p外延源极/漏极部件)。在一些实施例中，对于p型晶体管，外延源极/漏极部件320b包括硅锗或锗，其可以掺杂有硼、其它p型掺杂剂或它们的组合(例如，形成si:ge:b外延源极/漏极部件)。在一些实施例中，外延源极/漏极部件320a和/或外延源极/漏极部件320b包括多于一个外延半导体层，其中外延半导体层可以包括相同或不同的材料和/或掺杂剂浓度。在一些实施例中，外延源极/漏极部件320a、320b包括在n型晶体管和/或p型晶体管的相应沟道区域中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施例中，在沉积期间，通过将杂质添加至外延工艺的源材料(即，原位)来掺杂外延源极/漏极部件320a、320b。在一些实施例中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极部件320a、320b。在一些实施例中，实施退火工艺(例如，快速热退火和/或激光退火)以激活外延源极/漏极部件320a、320b和/或其它源极/漏极区域(例如，重掺杂的源极/漏极区域和/或轻掺杂的源极/漏极(ldd)区域)中的掺杂剂。在一些实施例中，外延源极/漏极部件320a、320b以不同的处理顺序形成，包括例如，当在n型晶体管区域202a、202c中形成外延源极/漏极部件320a时掩蔽p型晶体管区域202b，以及当在p型晶体管区域202b中形成外延源极/漏极部件320b时掩蔽n型晶体管区域202a、202c。
45.转至图20，实施沉积工艺(诸如cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其它合适的方法或它们的组合)以在多栅极器件200上方形成层间介电(ild)层330，并且实施cmp工艺和/或其它平坦化工艺，直至到达(暴露)伪栅极堆叠件290的顶部
(或顶面)。在一些实施例中，ild层330通过fcvd、harp、hdp或它们的组合来形成。在一些实施例中，诸如所描绘的，平坦化工艺去除伪栅极堆叠件290的硬掩模层296以暴露伪栅极堆叠件290的下面的伪栅电极294，诸如多晶硅栅电极。ild层330设置在多栅极器件200的源极/漏极区域中的外延源极/漏极部件320a、320b、介电鳍280a和介电鳍280b上方。ild层330还设置在相邻的栅极结构300之间。ild层330包括介电材料，该介电材料包括例如氧化硅、碳掺杂的氧化硅、氮化硅、氮氧化硅、teos形成的氧化物、psg、bsg、bpsg、fsg、(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、基于bcb的介电材料、silk(密歇根州米德兰市陶氏化学)、聚酰亚胺、其它合适的介电材料或它们的组合。在一些实施例中，ild层330包括具有小于二氧化硅的介电常数(例如，k＜3.9)的介电常数的介电材料。在一些实施例中，ild层330包括具有小于约2.5的介电常数的介电材料(即，极低k(elk)介电材料)，诸如二氧化硅(sio2)(例如，多孔二氧化硅)、碳化硅(sic)和/或碳掺杂的氧化物(例如，基于sicoh的材料(具有例如，si
‑
ch3键))，它们的每个调整/配置为表现出小于2.5的介电常数。ild层330可以包括具有多种介电材料的多层结构。在一些实施例中，如所描绘的，接触蚀刻停止层(cesl)332设置在ild层330和外延源极/漏极部件320a、320b、(介电鳍280a、280b的)介电层276以及栅极间隔件299之间。cesl 332包括与ild层330不同的材料，诸如与ild层330的介电材料不同的介电材料。例如，在ild层330包括包含硅和氧并且具有小于二氧化硅的介电常数的介电常数的介电材料的情况下，cesl 332可以包括硅和氮，诸如氮化硅或氮氧化硅。ild层330和cesl 332可以是多栅极器件200的多层互连(mli)部件340的部分。mli部件340电耦接各个器件(例如，多栅极器件200的p型晶体管和/或n型晶体管、电阻器、电容器和/或电感器)和/或组件(例如，p型晶体管和/或n型晶体管的栅电极和/或外延源极/漏极部件)，从而使得各个器件和/或组件可以由多栅极器件200的设计要求指定的方式进行操作。mli部件340包括配置为形成各个互连结构的介电层和导电层(例如，金属层)的组合。导电层配置为形成垂直互连部件(诸如器件级接触件和/或通孔)和/或水平互连部件(诸如导线)。垂直互连部件通常在mli部件340的不同层(或不同平面)中连接水平互连部件。在操作期间，互连部件配置为在多栅极器件200的器件和/或组件之间布线信号和/或向多栅极器件200的器件和/或组件分布信号(例如，时钟信号、电压信号和/或接地信号)。
46.转至图21至图26，实施栅极替换工艺以利用金属栅极堆叠件替换伪栅极堆叠件290，并且实施沟道释放工艺以在多栅极器件200的沟道区域中形成悬浮的沟道层，其中金属栅极堆叠件至少部分围绕悬浮的沟道层。为了便于描述和理解，图21至图26是沿图20中的线g
‑
g’穿过栅极结构300中的一个截取(切割)的(并且因此称为金属栅极切割立体图)。转至图21，通过部分去除伪栅极堆叠件290在栅极结构300中形成栅极开口350。例如，实施使伪栅电极294凹进的蚀刻工艺，直至伪鳍280a、280b的介电层276暴露并且从伪栅电极294的剩余部分之间延伸(突出)。在图21中，在使伪栅电极294凹进之后，伪栅电极294的最顶面相对于衬底206的顶面低于伪鳍280a、280b的介电层276的最顶面。在一些实施例中，多栅极器件200的沟道区域中的伪栅电极294的最顶面和介电层276的最顶面之间的高度差δh1为约5nm至约30nm。蚀刻工艺配置为相对于ild层330、cesl 332、栅极间隔件299和/或伪栅极电介质292选择性去除伪栅电极294。换句话说，蚀刻工艺基本上去除伪栅电极294，但是不去除或基本上不去除ild层330、cesl 332、栅极间隔件299和/或伪栅极电介质292。例如，为
蚀刻工艺选择蚀刻剂，该蚀刻剂以比氧化硅和/或氮化硅(即，ild层330、cesl 332、栅极间隔件299和/或伪栅极电介质292)高的速率蚀刻多晶硅(即，伪栅电极294)的蚀刻工艺(即，蚀刻剂相对于多晶硅具有高蚀刻选择性)。在一些实施例中，诸如所描绘的，蚀刻工艺不去除伪栅极电介质232，从而使得伪栅极电介质292保持覆盖介电层276的暴露部分。在一些实施例中，蚀刻工艺部分或完全去除伪栅极电介质292。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施例中，干蚀刻工艺使用包括hbr和/或cl2的蚀刻气体以实现相对于氧化硅和/或氮化硅(即，ild层330、栅极间隔件299和/或伪栅极电介质292)选择性蚀刻多晶硅(即，伪栅电极294)。在一些实施例中，蚀刻工艺包括多个步骤。在一些实施例中，蚀刻工艺使用图案化的掩模层作为蚀刻掩模，其中图案化的掩模层覆盖ild层330、cesl 332和/或栅极间隔件299，但是其中具有暴露伪栅电极294的开口。
47.转至图22和图23，从多栅极器件200的沟道区域中的介电鳍280b去除介电层276。在图22中，实施光刻工艺(诸如本文描述的那些)以形成图案化的掩模层360，其包括掩模部分360a、掩模部分360b、掩模部分360c、由掩模部分360a、360b限定的开口362a以及由掩模部分360b、360c限定的开口362b。在一些实施例中，图案化的掩模层360是图案化的抗蚀剂层。掩模部分360a
‑
360c覆盖跨越不同器件区域之间的界面区域的介电鳍，诸如介电鳍280a。例如，掩模部分360a覆盖第一多栅极器件区域204a和另一器件区域(例如，位于第一多栅极器件区域204a的左侧)之间的第一器件界面区域，掩模部分360b覆盖多栅极器件区域204a和多栅极器件区域204b之间的第二器件界面区域，并且掩模部分360c覆盖第二多栅极器件区域204b和另一器件区域(例如，位于第二多栅极器件区域204b的右侧)之间的第三器件界面区域。因此，跨越第一器件界面区域、第二器件界面区域和第三器件界面区域的介电鳍280a由掩模部分360a
‑
360c覆盖。开口362a、362b暴露跨越器件区域内的不同晶体管和/或器件之间的界面区域的介电鳍，诸如介电鳍280b。例如，开口362a暴露n型晶体管区域202a和p型晶体管区域202b之间的第一晶体管界面区域，并且开口362b暴露p型晶体管区域202b和n型晶体管区域202c之间的第二晶体管界面区域。在进一步所描绘的实施例中，开口362a暴露n型晶体管区域202a和p型晶体管区域202b中的栅极结构300的与第一晶体管界面区域相邻的部分，并且开口362b暴露p型晶体管区域202b和n型晶体管区域202c中的栅极结构300的与第二晶体管界面区域相邻的部分。因此，开口362a、362b暴露跨越第一晶体管界面区域和第二晶体管界面区域、伪栅极电介质292的部分以及伪栅电极294的部分的介电鳍280b。
48.在图23中，然后实施蚀刻工艺以从介电鳍280b的设置在多栅极器件200的沟道区域中的部分去除介电层276，从而使得介电鳍280b在多栅极器件200的沟道区域中具有第一部分280b
‑
1，并且在多栅极器件200的源极/漏极区域中具有第二部分280b
‑
2。第一部分280b
‑
1包括介电层276和介电部件270(即，介电衬垫272和氧化物层274)，而第二部分280b
‑
2仅包括介电部件270。在所描绘的实施例中，蚀刻工艺选择性蚀刻介电层276而最少(至不)蚀刻栅极间隔件299、ild层330和/或cesl 332。换句话说，蚀刻工艺基本上去除介电层276，但是不去除或基本上不去除栅极间隔件299、ild层330和/或cesl 332。例如，为蚀刻工艺选择蚀刻剂，该蚀刻剂以比氧化硅和/或氮化硅(即，ild层330、cesl 332和/或栅极间隔件299)高的速率蚀刻金属氧化物(即，介电层276)(即，蚀刻剂相对于金属氧化物具有高蚀刻选择性)。在一些实施例中，蚀刻剂在介电层276和栅极间隔件299、ild层330和/或cesl 232
之间具有第一蚀刻选择性，在介电层276和伪栅极电介质292和/或伪栅电极294之间具有第二蚀刻选择性，其中第一蚀刻选择性大于第二蚀刻选择性。在这样的实施例中，诸如图23所描绘的，蚀刻工艺不去除或基本上不去除栅极间隔件299、ild层330和/或cesl 332，但是部分去除伪栅极电介质292和/或伪栅电极294。例如，蚀刻工艺去除伪栅极电介质292的覆盖开口362a、362b中的介电层276的部分。并且部分去除伪栅极电介质292和/或伪栅电极294的覆盖多栅极器件200的沟道区域中的鳍208a
‑
208d的部分。在一些实施例中，蚀刻工艺部分去除图案化的掩模层360。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。此后，例如通过抗蚀剂剥离工艺、蚀刻工艺、其它合适的工艺或它们的组合，从多栅极器件200去除图案化的掩模层360或它们的任何剩余部分。
49.在图24中，从栅极开口350去除伪栅电极294的剩余部分。例如，蚀刻工艺完全去除伪栅电极294以暴露半导体层堆叠件210。蚀刻工艺类似于以上参考图21描述的蚀刻工艺。蚀刻工艺配置为选择性蚀刻伪栅电极294而最少(至不)蚀刻多栅极器件200的其它部件，诸如栅极间隔件299、介电鳍280a、介电鳍280b、ild层330、cesl 332和/或半导体层220。在所描绘的实施例中，蚀刻工艺进一步选择性蚀刻伪栅电极294而最少(至不)蚀刻伪栅极电介质292，从而使得伪栅极电介质292保持覆盖多栅极器件200的沟道区域中的半导体层堆叠件210和介电鳍270的介电层276。在一些实施例中，蚀刻工艺配置为完全或部分去除伪栅极电介质292。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是多个步骤的蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别去除伪栅极堆叠件的各个层，诸如伪栅电极294、伪栅极电介质292和/或硬掩模层。在一些实施例中，实施光刻工艺(诸如本文描述的那些)以形成在蚀刻工艺期间覆盖ild层330和/或栅极间隔件299的图案化的掩模层。
50.在图25中，从多栅极器件200的沟道区域选择性去除由栅极开口350暴露的半导体层堆叠件210的半导体层215，从而形成彼此分隔开的悬浮的半导体层220’和/或通过间隙365a分隔开的鳍部分206’。也从多栅极器件200的沟道区域选择性去除硅锗牺牲部件258’，从而在悬浮的半导体层220’和介电鳍280a之间形成间隙365b。因此，n型晶体管区域202a、p型晶体管区域202b和n型晶体管区域202c每个具有至少一个悬浮的半导体层220’。例如，n型晶体管区域202a、p型晶体管区域202b和n型晶体管区域202c每个包括沿z方向垂直堆叠的三个悬浮的半导体层220’，其将在晶体管的操作期间提供电流可以在相应外延源极/漏极部件(外延源极/漏极部件320a或外延源极/漏极部件320b)之间流动的三个沟道。因此、悬浮的半导体层220’在下文中称为沟道层220’，并且图25中描绘的工艺可以称为沟道释放工艺。沿z方向在沟道层220’之间限定间隔s1，并且沿x方向在沟道层220’和介电鳍280a之间限定间隔s2。间隔s1和间隔s2分别与间隙365a和365b的宽度对应。在一些实施例中，间隔s1约等于半导体层215的厚度t1，并且间隔s2约等于硅锗牺牲部件258’的厚度t5，但是本发明考虑了间隔s1大于或小于厚度t1并且间隔s2大于或小于厚度t5的实施例。在一些实施例中，每个沟道层220’具有纳米级尺寸，并且可以单独或共同称为“纳米结构”。例如，每个沟道层220’沿x方向可以具有约6nm至约80nm的宽度，沿y方向可以具有约8nm至约150nm的长度，并且沿z方向可以具有约3nm至约15nm的厚度。本发明还考虑了具有亚纳米尺寸的沟道层220’的实施例。在一些实施例中，沟道层220’具有圆柱形轮廓(例如，纳米线)、矩形轮廓(例如，纳米棒)、片形轮廓(例如，纳米片(即，x
‑
y平面中的尺寸大于x
‑
z平面和y
‑
z平面中的
尺寸，以形成片状结构))或任何其它合适形状的轮廓。
51.在一些实施例中，实施蚀刻工艺以选择性蚀刻半导体层215和硅锗牺牲部件258’，而最少(至不)蚀刻半导体层220、鳍部分206’、隔离部件260a、介电鳍280a、介电鳍280b、栅极间隔件299、内部间隔件315a、内部间隔件315b、ild层330和/或cesl 332。在一些实施例中，为蚀刻工艺选择蚀刻剂，该蚀刻剂以比硅(即，半导体层220和鳍部分206’)和介电材料(即，隔离部件260a、介电鳍280a、介电鳍280b、栅极间隔件299、内部间隔件315a、内部间隔件315b、ild层330和/或cesl 332)高的速率蚀刻硅锗(即，半导体层215和硅锗牺牲部件258’)(即，蚀刻剂相对于硅锗具有高蚀刻选择性)。在一些实施例中，蚀刻工艺部分但是最少蚀刻半导体层220、鳍部分206’和/或隔离部件260a。例如，在图25中，蚀刻工艺使鳍部分206’稍微凹进，从而使得多栅极器件200的沟道区域中的鳍部分206’的最顶面相对于衬底206的顶面低于多栅极器件200的源极/漏极区域中的鳍部分206’的最顶面。在进一步实例中，在图25中，蚀刻工艺也使隔离部件260a的由栅极开口350暴露的部分稍微凹进，诸如介电衬垫235和氧化物材料250的未由介电鳍280a覆盖的部分。蚀刻工艺不使氧化物材料250的设置在介电鳍280a下面的部分凹进，从而使得隔离部件260a在多栅极器件200的沟道区域中具有氧化物延伸部分250’。在这样的实施例中，多栅极器件200的沟道区域中的鳍部分206’的最顶面相对于衬底206的顶面低于隔离部件260a的氧化物延伸部分250’的最顶面。在一些实施例中，隔离部件260的凹进的部分(即，介电衬垫235和氧化物材料250)的最顶面与多栅极器件200的沟道区域中的鳍部分206’的最顶面基本共面。
52.蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施例中，干蚀刻工艺(诸如rie工艺)利用含氟气体(例如，sf6)以选择性蚀刻半导体层215和硅锗牺牲部件258’。在一些实施例中，可以调整含氟气体与含氧气体(例如，o2)的比率、蚀刻温度和/或rf功率以选择性蚀刻硅锗或硅。在一些实施例中，湿蚀刻工艺利用包括nh4oh和h2o的蚀刻溶液以选择性蚀刻半导体层215和硅锗牺牲部件258’。在一些实施例中，使用hcl的化学汽相蚀刻工艺选择性蚀刻半导体层215和硅锗牺牲部件258’。在一些实施例中，在实施蚀刻工艺之前，可以实施氧化工艺以将半导体层215和硅锗牺牲部件258’转化为硅锗氧化物部件，其中蚀刻工艺然后去除硅锗氧化物部件。在一些实施例中，蚀刻工艺包括多个步骤。在一些实施例中，蚀刻工艺使用图案化的掩模层作为蚀刻掩模，其中图案化的掩模层覆盖ild层330、cesl 332和/或栅极间隔件299，但是其中具有暴露多栅极器件200的沟道区域的开口。在一些实施例中，在去除半导体层215和硅锗牺牲部件258’之后，实施蚀刻工艺以修改沟道层220’的轮廓以实现期望的尺寸和/或期望的形状。
53.转至图26，在栅极开口350中形成金属栅极堆叠件380(也称为金属栅极和/或高k金属栅极)。金属栅极堆叠件380配置为根据多栅极器件200的设计要求实现期望的功能。金属栅极堆叠件380每个包括栅极电介质382(例如，栅极介电层)和栅电极384(例如，功函层和块状导电层)。金属栅极堆叠件380可以包括许多其它层，例如，覆盖层、界面层、扩散层、阻挡层、硬掩模层或它们的组合。在一些实施例中，形成金属栅极堆叠件380包括：在多栅极器件200上方沉积栅极介电层，其中栅极介电层部分填充栅极开口350；在栅极介电层上方沉积栅电极层，其中栅电极层填充栅极开口350的剩余部分；以及实施平坦化工艺以从多栅极器件200去除过量的栅极材料。例如，实施cmp工艺直至到达(暴露)ild层330的顶面，从而使得在cmp工艺之后，栅极结构300的顶面与ild层330的顶面基本共面。在图26中，栅极电介
质382和栅电极284每个不间断地从n型晶体管区域202a延伸至p型晶体管区域202b和n型晶体管区域202c。栅极电介质382和栅电极284也每个不间断地从第一多栅极器件区域204a延伸至第二多栅极器件区域204b。因为金属栅极堆叠件380跨越n型晶体管区域202a、p型晶体管区域202b和n型晶体管区域202c，所以金属栅极堆叠件380可以在与n型晶体管区域202a、p型晶体管区域202b和n型晶体管区域202c对应的区域中具有不同的层。例如，与p型晶体管区域202b对应的栅极电介质382和/或栅电极384的层的数量、配置和/或材料可以与与n型晶体管区域202a和/或n型晶体管区域202c对应的栅极电介质382和/或栅电极384的层的数量、配置和/或材料不同。在另一实例中，与第一多栅极器件区域204a中的n型晶体管区域202a对应的栅极电介质382和/或栅电极384的层的数量、配置和/或材料可以与与第二多栅极器件区域204b中的n型晶体管区域202c对应的栅极电介质382和/或栅电极384的层的数量、配置和/或材料不同。在又一实例中，与第一多栅极器件区域204a中的p型晶体管区域202b对应的栅极电介质382和/或栅电极384的层的数量、配置和/或材料可以与与第二多栅极器件区域204b中的p型晶体管区域202b对应的栅极电介质382和/或栅电极384的层的数量、配置和/或材料不同。
54.栅极电介质382部分填充栅极开口350并且包裹沟道层220’，从而使得栅极电介质382部分填充间隙365a和间隙365b。在所描绘的实施例中，栅极电介质382覆盖沟道层220’的暴露表面，从而使得栅极电介质382设置为沿沟道层220’的顶面、底面和一个侧壁(换句话说，沿沟道层220’的三侧)。在一些实施例中，栅极电介质382还设置在多栅极器件200的沟道区域中的鳍部分206’、隔离部件260a、介电鳍280a和介电鳍280b上方。栅极电介质382包括高k介电层，该高k介电层包括高k介电材料，为了金属栅极堆叠件380的目的，该高k介电层是指具有大于二氧化硅的介电常数(k≈3.9)的介电常数得介电材料。例如，高k介电层包括hfo2、hfsio、hfsio4、hfsion、hflao、hftao、hftio、hfzro、hfalo
x
、zro、zro2、zrsio2、alo、alsio、al2o3、tio、tio2、lao、lasio、ta2o3、ta2o5、y2o3、srtio3、bazro、batio3(bto)、(ba、sr)tio3(bst)、si3n4、二氧化铪
‑
氧化铝(hfo2‑
al2o3)合金、用于金属栅极堆叠件的其它合适的高k介电材料或它们的组合。高k介电层通过本文描述的任何工艺来形成，诸如ald、cvd、pvd、基于氧化的沉积工艺、其它合适的工艺或它们的组合。例如，ald工艺沉积高k介电层。在一些实施例中，ald工艺是共形沉积工艺，从而使得高k介电层的厚度在多栅极器件200的各个表面上方基本均匀(共形)。在一些实施例中，栅极电介质382包括设置在高k介电层和沟道层220’之间的界面层。界面层包括介电材料，诸如sio2、hfsio、sion、其它含硅介电材料、其它合适的介电材料或它们的组合。界面层通过本文描述的任何工艺形成，诸如热氧化、化学氧化、ald、cvd、其它合适的工艺或它们的组合。例如，界面层通过将沟道层220’的暴露表面暴露于氢氟酸的化学氧化工艺来形成。在一些实施例中，界面层通过将沟道层220’的暴露表面暴露于氧和/或空气环境的热氧化工艺来形成。在一些实施例中，在形成高k介电层之后形成界面层。例如，在一些实施例中，在形成高k介电层之后，可以在氧和/或氮环境(例如，一氧化二氮)中退火多栅极器件200。
55.在栅极电介质382上方形成栅电极384，填充栅极开口350的剩余部分并且包裹沟道层220’，从而使得栅电极284填充间隙365a和间隙365b的剩余部分。在所描绘的实施例中，栅电极384设置为沿沟道层220’的顶面、底面和一个侧壁(换句话说，沿沟道层220’的三侧)。在一些实施例中，栅电极384还设置在多栅极器件200的沟道区域中的鳍部分206’、隔
离部件260a、介电鳍280a和介电鳍280b上方。栅电极384包括导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钼、钴、tan、nisi、cosi、tin、wn、tial、tialn、tacn、tac、tasin、其它导电材料或它们的组合。在一些实施例中，栅电极284包括功函层和块状导电层。功函层是调整为具有期望的功函(例如，n型功函或p型功函)的导电层，并且块状导电层是形成在功函层上方的导电层。在一些实施例中，功函层包括n型功函材料，诸如ti、银、锰、锆、taal、taalc、tialn、tac、tacn、tasin、其它合适的n型功函材料或它们的组合。在一些实施例中，功函层包括p型功函材料，诸如钌、mo、al、tin、tan、wn、zrsi2、mosi2、tasi2、nisi2、wn、其它合适的p型功函材料或它们的组合。块状(或填充)导电层包括合适的导电材料，诸如al、w、ti、ta、多晶硅、cu、金属合金、其它合适的材料或它们的组合。栅电极284通过本文描述的任何工艺形成，诸如ald、cvd、pvd、镀、其它合适的工艺或它们的组合。
56.转至图27，实施自对准金属栅极切割工艺，该工艺去除金属栅极堆叠件380的部分，以在第一多栅极器件区域204a中形成金属栅极380a，并且在第二多栅极器件区域204b中形成金属栅极380b，其中介电鳍280a将金属栅极380a与金属栅极380b分隔开并且隔离。介电鳍280a也将金属栅极380a和金属栅极380b与相邻器件区域中的金属栅极和/或其它器件部件分隔开，诸如至第一多栅极器件区域204a的左侧和/或至第二多栅极器件区域204b的右侧。例如，实施回蚀工艺以使栅电极384凹进直至介电鳍280a的顶面没有栅电极384(即，栅电极384不设置在介电鳍280a的顶面上方并且不在介电鳍280a的顶面上方延伸)。回蚀刻工艺重新打开栅极开口350。在回蚀刻工艺之后，栅电极384不再不间断地从第一多栅极器件区域204a延伸至第二多栅极器件区域204b，从而在第一多栅极器件区域204a中形成栅电极384a，并且在第二多栅极器件区域204b中形成栅电极384b，其中介电鳍280a将栅电极384a和栅电极384b彼此分隔开，并且与相邻多栅极器件区域中的栅电极和/或其它器件部件分隔开。在所描绘的实施例中，栅电极384a、384b的顶面相对于衬底206的顶面低于介电鳍280a的顶面。例如，栅电极384a、384b的最顶面和介电鳍280a的最顶面(例如，介电层276的最顶面)之间的高度差δh2为约1nm至约10nm。在一些实施例中，栅电极384a、384b的顶面与介电鳍280a的顶面基本共面。在进一步所描绘的实施例中，回蚀工艺不或最低限度蚀刻栅极电介质382，从而使得栅极电介质382仍然不间断地从第一多栅极器件区域204a延伸至第二多栅极器件区域204b。因此，金属栅极380a包括相应栅极电介质382和相应栅电极384a的相应部分，并且金属栅极380b包括相应栅极电介质382和相应栅电极384b的相应部分。
57.回蚀工艺配置为相对于栅极间隔件299、ild层330、cesl 332和介电层276选择性去除栅电极384。换句话说，回蚀工艺基本上去除栅电极384，但是不去除或基本上不去除栅极间隔件299、ild层330、cesl 332和/或介电层276。例如，为蚀刻工艺选择蚀刻剂，该蚀刻剂以比介电材料(例如，栅极间隔件299、ild层330、cesl 332、介电层276和/或栅极电介质232)高的速率蚀刻金属材料(例如，栅电极384)(即，蚀刻剂相对于金属材料具有高蚀刻选择性)。回蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在一些实施例中，湿蚀刻工艺使用可以去除金属材料而基本上不去除介电材料的湿蚀刻剂溶液，诸如具有bcl3、cl和/或hbr的混合物的湿蚀刻剂溶液。在一些实施例中，回蚀刻工艺包括多个步骤(例如，每个步骤配置为蚀刻栅电极384的特定层)。
58.金属栅极切割工艺称为“自对准”，因为栅极隔离结构(这里是介电鳍280a，也称为
栅极隔离鳍)在金属栅极380a和金属栅极380b之间对准，而无需在形成金属栅极堆叠件380之后实施光刻工艺。自对准放置栅极隔离结构在相邻有源区域中的器件(诸如形成在第一多栅极器件区域204a中的晶体管和形成在第二多栅极器件区域204b中的晶体管)之间提供电隔离。自对准放置栅极隔离结构也允许更高的封装密度，而不会不利地影响高密度ic中紧密间隔的器件的操作。例如，当实施非自对准金属栅极切割技术时，第一多栅极器件区域204a的有源区域(例如，鳍部分206’)和第二多栅极器件区域204b的有源区域(例如，鳍部分206’)之间的间隔s3可以小于相邻多栅极器件区域的有源区域之间所需的间隔，这通常需要光刻工艺以形成栅极隔离结构。在一些实施例中，间隔s3为约20nm。有源区域之间的较小间隔是可能的，因为所提出的自对准金属栅极切割技术不会遭受与非自对准金属栅极切割技术相关的覆盖问题。因此，可以实现有源区域之间的较小的间隔，而不会冒无意损坏沟道层220’、金属栅极380a和/或金属栅极380b的风险，这种损坏可能是由非自对准金属栅极切割技术中固有的工艺变化引起的。不同的实施例可以具有不同的优势，并且没有特定的优势是任何实施例需要的。
59.转至图28，在金属栅极380a上方形成金属覆盖层390a，在金属栅极380b上方形成金属覆盖层390b，并且在金属覆盖层390a、390b上方形成介电层392。金属覆盖层390a、金属覆盖层390b和介电层392填充栅极开口350的剩余部分，从而使得金属覆盖层390a、390b和介电层392设置在栅极结构300的栅极间隔件299之间。介电层392在介电鳍280a的顶面上方延伸，从而使得介电层392不间断地从第一多栅极器件区域204a延伸至第二多栅极器件区域204b。在所描绘的实施例中，栅极电介质382将介电层392与介电鳍280a分隔开。在一些实施例中，例如，在图27的回蚀工艺期间，从介电鳍280a的顶面去除栅极电介质382的情况下，介电层392可以直接物理接触介电鳍280a(特别是介电层276)。金属覆盖层390a、390b包括金属材料并且通过任何合适的工艺来形成，诸如本文描述的那些。在一些实施例中，金属覆盖层390a、390b通过沉积工艺来形成，该沉积工艺从金属表面(即，栅电极384a、384b)选择性生长金属层，而不在介电表面(即，栅极电介质382、栅极间隔件299、ild层330和/或cesl 332)上生长金属层。在一些实施例中，金属覆盖层390a、390b包括钨并且称为钨层。介电层392包括介电材料并且通过任何合适的工艺来形成，诸如本文描述的那些。介电材料可以包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅和/或碳氮氧化硅)。在所描绘的实施例中，介电层392包括硅和氮，诸如氮化硅层。在一些实施例中，介电层392通过在多栅极器件200上方沉积介电材料，其中介电材料填充栅极开口350，以及实施平坦化工艺以从ild层330上方去除介电材料来形成。
60.然后制造可以继续形成各个接触件，诸如栅极接触件和源极/漏极接触件，以促进多栅极器件200的晶体管的操作。转至图29a至图29d，形成至外延源极/漏极部件320a、320b的源极/漏极接触件400。为了便于描述和理解，图29a是在经过与图21至图28和图29a至图29d相关的处理之后沿图20中的线g
‑
g’穿过栅极结构300中的一个截取(切割)的(并且可以称为金属栅极切割立体图)；图29b是在经过与图21至图28和图29a至图29d相关的处理之后沿图20中的线h
‑
h’穿过栅极结构300中的一个截取(切割)的(并且可以称为源极/漏极切割立体图)；图29c是在经过与图21至图28和图29a至图29d相关的处理之后沿图20中的线g
‑
g’的截面图(并且可以称为金属栅极截面图)；并且图29d是在经过与图21至图26和图29a至图29d相关的处理之后沿图20中的线h
‑
h’的截面图(并且可以称为源极/漏极截面图)。在图
29a至图29d中，源极/漏极接触件400穿过ild层408、cesl 410、ild层330和cesl 332延伸至外延源极/漏极部件320a、320b。在一些实施例中，源极/漏极接触件400通过在多栅极器件200上方(特别是在栅极接触件390、cesl 332、ild层330和栅极间隔件299上方)沉积cesl 410，在cesl 410上方沉积ild层408，图案化ild层和/或cesl(例如，ild层408、330和/或cesl 410、332)以形成源极/漏极接触开口，以及利用导电材料填充源极/漏极接触开口来形成。图案化ild层408、330和/或cesl 410、332可以包括光刻工艺和/或蚀刻工艺。在一些实施例中，光刻工艺包括：在相应ild层408上方形成抗蚀剂层；将抗蚀剂层暴露于图案化的辐射；以及显影暴露的抗蚀剂层，从而形成图案化的抗蚀剂层，该图案化的抗蚀剂层可以用作掩蔽元件，用于蚀刻延伸穿过ild层408、cesl 410、ild层330和cesl 332的源极/漏极接触开口，以暴露外延源极/漏极部件320a、320b。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其它蚀刻工艺或它们的组合。此后，源极/漏极接触开口填充有一种或多种导电材料，诸如钨、钌、钴、铜、铝、铱、钯、铂、镍、其它低电阻率金属成分、它们的合金或它们的组合。导电材料可以通过pvd、cvd、ald、电镀、化学镀、其它合适的沉积工艺或它们的组合来沉积。在一些实施例中，源极/漏极接触件400包括块状层(也称为导电插塞)。在一些实施例中，源极/漏极接触件400包括阻挡层、粘合层和/或设置在块状层和ild层408、330和/或cesl 410、332之间的其它合适的层。在这样的实施例中，阻挡层和/或粘合层符合源极/漏极接触开口，从而使得阻挡层和/或粘合层设置在ild层408、330和/或cesl 410、332上，并且块状层设置在阻挡层和/或粘合层上。在一些实施例中，阻挡层、粘合层和/或其它合适的层包括钛、钛合金(例如，tin)、钽、钽合金(例如，tan)、其它合适的成分或它们的组合。此后，可以通过诸如cmp工艺的平坦化工艺去除任何过量的导电材料，从而平坦化ild层408的顶面和外延源极/漏极部件的顶面。
61.因此，多栅极器件200包括第一多栅极器件区域204a中的第一cmos晶体管和第二多栅极器件区域204b中的第二cmos晶体管。第一cmos晶体管具有金属栅极380a(它们的每个包括相应栅极电介质382和相应栅电极384a的相应部分)和金属覆盖层390a，并且第二cmos晶体管具有金属栅极380b(它们的每个包括相应栅极电介质382和相应栅电极384b的相应部分)和金属覆盖层390b。在一些实施例中，金属覆盖层390a、390b可以分别被认为是金属栅极380a、380b的部分。每个第一cmos晶体管包括n型晶体管区域202a中的n型晶体管和p型晶体管区域202b中的p型晶体管，其中n型晶体管包括金属栅极380a的第一部分和相应外延源极/漏极部件320a，并且p型晶体管包括金属栅极380a的第二部分和相应外延源极/漏极部件320b。金属栅极380a的第一部分包裹相应沟道层220’，并且设置在其相应外延源极/漏极部件320a之间。金属栅极380a的第二部分包裹相应沟道层220’，并且设置在其相应外延源极/漏极部件320b之间。以类似的方式，每个第二cmos晶体管包括p型晶体管区域202b中的p型晶体管和n型晶体管区域202c中的n型晶体管，其中p型晶体管包括金属栅极380b的第一部分和相应外延源极/漏极部件320b，并且n型晶体管包括金属栅极380b的第二部分和相应外延源极/漏极部件320a。金属栅极380b的第一部分包裹相应沟道层220’，并且设置在其相应外延源极/漏极部件320a之间。金属栅极380b的第二部分包裹相应沟道层220’，并且设置在其相应外延源极/漏极部件320b之间。
62.介电鳍280a将第一cmos晶体管与第二cmos晶体管分隔开并且隔离。金属栅极380a、380b的第一部分通过介电鳍280b的相应第二部分280b
‑
2与金属栅极380a、380b的第
二部分分隔开。不同类型的介电鳍将不同的多栅极器件和不同的多栅极器件内的不同器件分隔开。因为用于隔离和分隔的不同类型的介电鳍，所以第一cmos晶体管和第二cmos晶体管的n型晶体管和p型晶体管具有不对称轮廓的金属栅极。例如，金属栅极380a的第一部分、金属栅极380a的第二部分、金属栅极380b的第一部分和金属栅极380b的第二部分设置为沿它们的相应沟道层220’的第一侧壁，但是不沿它们的相应沟道层220’的第二侧壁，其中相应沟道层220’的宽度限定在第一侧壁和第二侧壁之间。相反，它们的相应沟道层220’的第二侧壁物理接触介电鳍280b的第一部分280b
‑
1中的相应一个。因此，金属栅极380a的第一部分、金属栅极380a的第二部分、金属栅极380b的第一部分和金属栅极380b的第二部分部分而不是完全围绕它们的相应沟道层220’。特别地，金属栅极380a的第一部分、金属栅极380a的第二部分、金属栅极380b的第一部分和金属栅极380b的第二部分每个覆盖它们的相应沟道层220’的三侧。
63.介电鳍280a和280b之间的宽度差异使得外延源极/漏极部件320a、320b沿x方向的横向生长变化，这产生具有不对称轮廓的外延源极/漏极部件320a、320b。例如，外延源极/漏极部件320a、320b的每个具有：小平面a，该小平面a物理接触介电鳍280b的第一部分280b
‑
1中的相应一个；小平面b，该小平面b物理接触介电鳍280b中的相应一个；小平面c，该小平面c从小平面a延伸至鳍部分206’中的相应一个；小平面d，该小平面d从小平面b延伸至鳍部分206’中的相应一个；小平面e，该小平面e从小平面a延伸至小平面f(例如，外延源极/漏极部件320a、320b的顶面)，以及小平面g，该小平面g从小平面b延伸至小平面f。因为介电鳍280a的宽度小于它们的下面的隔离部件(例如，隔离部件260a)的宽度，但是介电鳍280b的宽度与它们的下面的隔离部件(例如，隔离部件260b)的宽度基本相同，从而使得介电鳍280a的侧壁沿x方向与鳍部分206’的侧壁间隔开，而介电鳍280b的侧壁沿x方向与鳍部分206’的侧壁不间隔开，所以外延材料可以沿x方向横向生长超过其生长的鳍部分206’的相应一个的第一侧壁，但是不超过其生长的鳍部分206’的相应一个的第二侧壁。这样的横向生长变化在靠近并且与介电鳍280a邻近的小平面和靠近并且与介电鳍280b邻近的小平面之间产生长度变化。在图29a至图29c中，小平面a的长度大于小平面b的长度，并且从小平面a延伸的小平面(例如，小平面c和小平面e)的长度小于从小平面b延伸的小平面(例如，小平面d和小平面g)的长度。因此，外延源极/漏极部件320a、320b的从介电鳍280a延伸的小平面长于并且大于外延源极/漏极部件320a、320b的从介电鳍280b延伸的小平面。此外，在一些实施例中，在小平面d、介电鳍280a和隔离部件260a之间形成气隙412，而在小平面c、介电鳍280b和隔离部件260b之间不形成气隙。在一些实施例中，在小平面c、介电鳍280b和隔离部件260b之间形成气隙的情况下，这样的气隙的这样的体积和/或尺寸小于气隙412的体积和/或尺寸，因为由介电鳍280a、280b的宽度差异引起的横向生长变化。
64.虽然未描绘，但是可以形成穿过ild层408、cesl 410和介电层392延伸至金属栅极380a和/或金属栅极380b的一个或多个栅极接触件。在一些实施例中，栅极接触件延伸至金属覆盖层390a、390b中或穿过金属覆盖层390a、390b。栅极接触件可以包括接触阻挡层和设置在接触阻挡层上方的接触插塞。接触阻挡层包括促进围绕的介电材料(这里是ild层408、cesl 410、介电层392和/或形成在ild层408上方的其它ild层、cesl层和/或介电层)和接触插塞之间的粘合的材料。接触阻挡层的材料可以进一步防止金属成分从接触插塞扩散至围绕的介电材料中。在一些实施例中，接触阻挡层包括钛、钛合金、钽、钽合金、钴、钴合金、钌、
钌合金、钼、钼合金、钯、钯合金、配置为促进和/或增强金属材料和介电材料之间的粘合和/或防止金属成分从金属材料扩散至介电材料的其它合适的成分或它们的组合。例如，接触阻挡层包括钽、氮化钽、氮化铝钽、氮化钽硅、碳化钽、钛、氮化钛、氮化硅钛、氮化铝钛、碳化钛、钨、氮化钨、碳化钨、氮化钼、钴、氮化钴、钌、钯或它们的组合。在一些实施例中，接触阻挡层包括多个层。例如，接触阻挡层可以包括包括钛的第一子层和包括氮化钛的第二子层。在另一实例中，接触阻挡层可以包括包括钽的第一子层和包括氮化钽的第二子层。接触插塞包括钨、钌、钴、铜、铝、铱、钯、铂、镍、低电阻率金属成分、它们的合金或它们的组合。栅极接触件可以使用镶嵌工艺、双重镶嵌工艺、本文描述的任何工艺和/或其它合适的工艺来形成。
65.在图2至图28和图29a至图29d中实施的各个蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺或它们的组合。干蚀刻工艺可以实施含氢的蚀刻气体(例如，h2和/或ch4)、含氮的蚀刻气体(例如，n2和/或nh3)、含氯的蚀刻气体(例如，cl2、chcl3、ccl4和/或bcl3)、含氧的蚀刻气体(例如，o2)、含氟的蚀刻气体(例如，f2、ch3f、ch2f2、chf3、cf4、c2f6、sf6和/或nf3)、含溴的蚀刻气体(例如，br、hbr、ch3br、ch2br2和/或chbr3)、含碘的蚀刻气体、其它合适的蚀刻气体或它们的组合。干蚀刻工艺可以使用载气以输送蚀刻气体。载气可以包括氮、氩、氦、氙、其它合适的载气成分或它们的组合。湿蚀刻工艺可以实施湿蚀刻剂溶液，该溶液包括h2so4、h2o2、nh4oh、hcl、hf、dhf、koh、nh3、ch3cooh、hno3、h3po4、h2o(其可以是diw或diwo3)、o3、其它合适的化学物质或它们的组合。在每个蚀刻工艺期间，可以调整各个蚀刻参数以实现期望的选择性蚀刻，诸如蚀刻气体的流速、蚀刻气体的浓度、载气的浓度、第一蚀刻气体的浓度与第二蚀刻气体的浓度的比率、载气的浓度与蚀刻气体的浓度的比率、湿蚀刻溶液的浓度、第一湿蚀刻成分的浓度与第二湿蚀刻成分的浓度的比率、rf源的功率、偏置电压、压力、蚀刻工艺的持续时间、蚀刻工艺期间工艺室中保持的温度、蚀刻工艺期间晶圆的温度、湿蚀刻溶液的温度、其它合适的蚀刻参数或它们的组合。此外，本文描述的各个蚀刻工艺可以包括多个步骤。
66.从上面的描述可以看出，本发明中描述的多栅极器件提供了优于传统多栅极器件的优势。但是，应该理解，其它实施例可以提供额外的优势，并且并非所有的优势都必须在此公开，并且并非所有的实施例都需要特定的优势。一个优势是，与使用传统金属栅极切割技术制造的晶体管相比，本文描述的制造工艺减小了晶体管的金属栅极和外延源极/漏极部件的尺寸和/或覆盖区，从而允许晶体管的更高的封装密度和增大的ic图案密度。出现了金属栅极和外延源极/漏极部件的减小的尺寸和/或覆盖区，这是因为介电鳍280a、280b限制了用于形成这样的部件的间隔。减小的尺寸和/或覆盖区的另一优势是减小了寄生电容。例如，较小的金属栅极和外延源极/漏极部件减小了金属栅极和源极/漏极部件之间的寄生电容(cgd)，从而改善晶体管的速度和性能。此外，如以上所描述，本文描述的公开的自对准金属栅极切割技术不必考虑光刻工艺变化，从而允许晶体管的有源区域之间更小的间隔，并且因此进一步增大了晶体管的封装密度和ic图案密度。
67.本发明提供了许多不同的实施例。示例性器件包括：衬底；以及多栅极器件，具有沟道层、包裹沟道层的部分的金属栅极和设置在衬底上方的源极/漏极部件。沟道层沿第一方向在源极/漏极部件之间延伸。器件还包括设置在衬底上方的第一介电鳍和第二介电鳍。沟道层沿第二方向在第一介电鳍和第二介电鳍之间延伸。第二方向与第一方向不同。金属
栅极设置在沟道层和第二介电鳍之间。第一介电鳍与第二介电鳍不同。在一些实施例中，器件还包括：第一隔离部件，设置在第一介电鳍和衬底之间；以及第二隔离部件，设置在第二介电鳍和衬底之间。第二隔离部件与第一隔离部件不同。在一些实施例中，金属栅极设置在第一介电鳍的顶面上方并且物理接触第一介电鳍的顶面。在一些实施例中，第一介电鳍的相对于衬底的顶面的顶面低于金属栅极的相对于衬底的顶面的顶面。在一些实施例中，第二介电鳍的相对于衬底的顶面的顶面高于金属栅极的相对于衬底的顶面的顶面。
68.在一些实施例中，第一介电鳍包括第一氧化物层和具有第一介电常数的第一介电层，并且第二介电鳍包括第二氧化物层、具有第一介电常数的第二介电层和具有大于第一介电常数的第二介电常数的第三介电层。第一氧化物层设置在第一介电层上方，第二氧化物层设置在第二介电层上方，并且第三介电层设置在第二氧化物层上方。在一些实施例中，第一隔离部件包括第一氧化物层和介电衬垫，其中第一氧化物层设置在介电衬垫上方，并且第二隔离部件包括第二氧化物层。在一些实施例中，第一硅衬垫设置在衬底和介电衬垫之间，并且第二硅衬垫设置在衬底和第二氧化物层之间。在一些实施例中，器件还包括包裹第二介电鳍的第三介电层的部分的栅极接触件。
69.在一些实施例中，多栅极器件是第一多栅极器件，沟道层是第一沟道层，金属栅极是第一金属栅极，并且源极/漏极部件是第一源极/漏极部件。在这样的实施例中，器件可以进一步包括：第三介电鳍，设置在衬底上方；以及第二多栅极器件，具有第二沟道层、包裹第二沟道层的部分的第二金属栅极和设置在衬底上方的第二源极/漏极部件。第二沟道层沿第一方向在第二源极/漏极部件之间延伸。第二介电鳍设置在第一金属栅极和第二金属栅极之间并且将第一金属栅极与第二金属栅极分隔开。第二沟道层沿第二方向在第二介电鳍和第三介电鳍之间延伸。第二金属栅极设置在第二沟道层和第三介电鳍之间。第三介电鳍与第一介电鳍相同。
70.另一示例性器件包括设置在第一隔离部件和第二隔离部件之间的鳍部分。第一隔离部件与第二隔离部件不同。器件还包括设置在第一隔离部件上方的第一介电鳍和设置在第二隔离部件上方的第二介电鳍。第一介电鳍与第二介电鳍不同。器件还包括具有沟道层、包裹沟道层的部分的金属栅极以及源极/漏极部件的多栅极器件。沟道层沿第一方向在源极/漏极部件之间并且沿第二方向在第一介电鳍和第二介电鳍之间延伸。第二方向与第一方向不同。金属栅极设置在沟道层和第二介电鳍之间并且将沟道层与第二介电鳍分隔开。
71.在一些实施例中，沟道层具有顶面、底面、在顶面和底面之间延伸的第一侧壁以及在顶面和底面之间延伸的第二侧壁。金属栅极物理接触顶面、底面和第一侧壁，并且第一介电鳍物理接触第二侧壁。在一些实施例中，第一介电鳍沿第二方向具有第一宽度，第二介电鳍沿第二方向具有第二宽度，第一隔离部件沿第二方向具有第三宽度，第二隔离部件沿第二方向具有第四宽度，第一宽度与第三宽度基本相同，并且第二宽度小于第四宽度。
72.在一些实施例中，第一介电鳍包括第一氧化物层和第一介电层，其中第一氧化物层设置在第一介电层上方。在这样的实施例中，第二介电鳍包括第二氧化物层、第二介电层和第三介电层，其中第二氧化物层设置在第二介电层上方，并且第三介电层设置在第二氧化物层上方。在这样的实施例中，第一隔离部件包括第三氧化物层和第四介电层，其中第三氧化物层设置在第四介电层上方。在这样的实施例中，第二隔离部件包括第四氧化物层。第一介电层、第二介电层和第四介电层具有第一介电常数。第三介电层具有大于第一介电常
数的第二介电常数。在一些实施例中，第一介电层、第二介电层和第四介电层每个包括含硅介电材料，并且第三介电层包括含金属和氧的介电材料。在一些实施例中，第一隔离部件还包括设置在第四介电层和鳍部分之间的第一硅层，并且第二隔离部件还包括设置在第四氧化物层和鳍部分之间的第二硅层。
73.在一些实施例中，第一介电鳍具有器件的沟道区域中的第一部分和器件的源极/漏极区域中的第二部分。第一部分的第一配置与第二部分的第二配置不同。在这样的实施例中，第二介电鳍具有器件的沟道区域的第三部分和器件的源极/漏极区域的第四部分。第三部分的第三配置与第四部分的第四配置不同。沟道层沿第二方向在第一介电鳍的第一部分和第二介电鳍的第三部分之间延伸。源极/漏极部件沿第二方向在第一介电鳍的第二部分和第二介电鳍的第四部分之间延伸。源极/漏极部件的每个具有设置为沿第一介电鳍的第二部分中的相应一个的第一小平面和设置为沿第二介电鳍的第四部分中的相应一个的第二小平面。在一些实施例中，第一小平面的第一长度大于第二小平面的第二长度。在一些实施例中，第三小平面从第一小平面延伸并且第四小平面从第二小平面延伸。在一些实施例中，第三小平面的第三长度小于第四小平面的第四长度。
74.示例性方法包括形成具有沟道层、包裹沟道层的部分的金属栅极和衬底上方的源极/漏极部件的多栅极器件。沟道层沿第一方向在源极/漏极部件之间延伸。方法还包括在衬底上方形成第一介电鳍和第二介电鳍。沟道层沿第二方向在第一介电鳍和第二介电鳍之间延伸。第二方向与第一方向不同。金属栅极设置在沟道层和第二介电鳍之间。第一介电鳍与第二介电鳍不同。在一些实施例中，方法还包括在形成第一介电鳍和第二介电鳍之前，形成第一隔离部件和第二隔离部件。第一介电鳍设置在第一隔离部件上方，并且第二介电鳍设置在第二隔离部件上方。第一隔离部件与第二隔离部件不同。在一些实施例中，方法还包括在多栅极器件、第一介电鳍和第二介电鳍上方形成层间介电层。在一些实施例中，多栅极器件是第一多栅极器件，并且金属栅极是第一金属栅极，并且方法还包括实施将第一金属栅极与第二多栅极器件的第二金属栅极分隔开的栅极切割工艺，而不实施光刻工艺。
75.另一示例性方法包括在衬底上方形成第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构。在第一鳍结构和第二鳍结构之间限定第一沟槽，在第二鳍结构和第三鳍结构之间限定第二沟槽，并且在第三鳍结构和第四鳍结构之间限定第三沟槽。第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构每个包括设置在第二半导体层上方的第一半导体层。方法还包括在第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构上方形成硅衬垫。硅衬垫内衬第一沟槽、第二沟槽和第三沟槽。方法还包括在第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构上方形成介电衬垫。介电衬垫设置在硅衬垫上方，并且进一步内衬第一沟槽、第二沟槽和第三沟槽。方法还包括在从第二沟槽去除介电衬垫之后，利用氧化物材料填充第一沟槽、第二沟槽和第三沟槽。
76.方法还包括部分去除氧化物材料和介电衬垫，以在第一鳍结构和第二鳍结构之间形成第一隔离部件，在第二鳍结构和第三鳍结构之间形成第二隔离部件，并且在第三鳍结构和第四鳍结构之间形成第三隔离部件。第一隔离部件包括设置在第一介电衬垫上方的第一氧化物层，第二隔离部件包括第二氧化物层，第三隔离结构包括设置在第二介电衬垫上方的第三氧化物层。第一隔离部件、第二隔离部件和第三隔离部件填充第一沟槽、第二沟槽和第三沟槽的相应下部。方法还包括在第一隔离部件上方形成第一介电鳍，在第二隔离部
件上方形成第二介电鳍，并且在第三隔离部件上方形成第三介电鳍。第一介电鳍包括设置在第一低k介电层上方的第四氧化物层和设置在第四氧化物层上方的第一高k介电层，第二介电鳍包括设置在第二低k介电层上方的第五氧化物层和设置在第五氧化物层上方的第二高k介电层，并且第三介电鳍包括设置在第三低k介电层上方的第六氧化物层和设置在第六氧化物层上方的第三高k介电层。第一介电鳍、第二介电鳍和第三介电鳍填充第一沟槽、第二沟槽和第三沟槽的相应上部。
77.方法还包括在去除第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构的掩模层之后，在第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构的沟道区域上方形成伪栅极结构。伪栅极结构包括伪栅极和栅极间隔件。伪栅极包裹第一介电鳍的第一高k介电层、第二介电鳍的第二高k介电层和第三介电鳍的第三高k介电层的第一部分。第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构的沟道区域设置在第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构的相应源极/漏极区域之间。方法还包括蚀刻第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构的源极/漏极区域以形成源极/漏极凹槽。在一些实施例中，蚀刻分别使第一介电鳍、第二介电鳍和第三介电鳍的未由伪栅极结构覆盖的第二部分的第一高k介电层、第二高k介电层和第三高k介电层凹进。方法还包括在第一鳍结构和第四鳍结构的源极/漏极凹槽中形成第一源极/漏极部件，并且在第二鳍结构和第三鳍结构的源极/漏极凹槽中形成第二源极/漏极部件。方法可以进一步包括在形成第一源极/漏极部件和第二源极/漏极部件之前形成内部间隔件。
78.方法还包括在第一源极/漏极部件、第二源极/漏极部件以及第一介电鳍、第二介电鳍和第三介电鳍的未由伪栅极结构覆盖的第二部分上方形成层间介电(ild)层。方法还包括部分去除伪栅极以形成栅极开口，其中，栅极开口分别暴露第一介电鳍、第二介电鳍和第三介电鳍的第一部分的第一高k介电层、第二高k介电层和第三高k介电层。方法还包括掩蔽第二介电鳍的第一部分的第二高k介电层，并且分别从第一介电鳍和第三介电鳍的第一部分去除第一高k介电层和第三高k介电层。方法还包括去除伪栅极的剩余部分，从而使得栅极开口进一步暴露第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构的沟道区域。方法还包括从第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构的沟道区域中选择性去除第二半导体层，从而使得第一鳍结构的沟道区域中的第一半导体层悬浮以提供第一沟道层，第二鳍结构的沟道区域中的第一半导体层悬浮以提供第二沟道层，第三鳍结构的沟道区域中的第一半导体层悬浮以提供第三沟道层，并且第四鳍结构的沟道区域中的第一半导体层悬浮以提供第四沟道层。第一介电鳍设置在第一沟道层和第二沟道层之间，第二介电鳍设置在第二沟道层和第三沟道层之间，并且第三介电鳍设置在第三沟道层和第四沟道层之间。
79.方法还包括在栅极开口中形成包裹第一沟道层和第二沟道层的第一金属栅极，并且在栅极开口中形成包裹第三沟道层和第四沟道层的第二金属栅极。第一金属栅极设置在第二沟道层和第二介电鳍之间，并且第二金属栅极设置在第三沟道层和第二介电鳍之间。在一些实施例中，在栅极开口中形成第一金属栅极并且在栅极开口中形成第二金属栅极包括：在第一沟道层、第二沟道层、第三沟道层和第四沟道层上方沉积部分填充栅极开口的栅极介电层。在这样的实施例中，在栅极开口中形成第一金属栅极并且在栅极开口中形成第二金属栅极还包括：在栅极介电层上方沉积栅电极层，其中，栅电极层填充栅极开口的剩余
部分，并且栅电极层在第二介电鳍的第一部分的第二高k介电层的顶面上方延伸。在这样的实施例中，在栅极开口中形成第一金属栅极并且在栅极开口中形成第二金属栅极还包括：使栅电极层凹进以暴露第二介电鳍的第一部分的第二高k介电层的顶面，从而形成包裹第一沟道层和第二沟道层的第一栅电极以及包裹第三沟道层和第四沟道层的第二栅电极。第一栅电极通过第二介电鳍的第一部分与第二栅电极分隔开。方法还包括在栅极开口的剩余部分中形成栅极接触件，其中，栅极接触件设置在第一金属栅极和第二金属栅极上方。方法还包括形成穿过ild层延伸至第一源极/漏极部件的第一源极/漏极接触件以及穿过ild层延伸至第二源极/漏极部件的第二源极/漏极接触件。
80.另一示例性器件包括衬底、设置在衬底上方的第一介电鳍和第二介电鳍以及具有沟道层、包裹沟道层的部分的金属栅极和设置在衬底上方的源极/漏极部件的多栅极器件。沟道层沿第一方向在源极/漏极部件之间延伸。沟道层还沿第二方向从第一介电鳍延伸至金属栅极。第二方向与第一方向不同。金属栅极设置在沟道层和第二介电鳍之间。第一介电鳍与第二介电鳍不同。在一些实施例中，器件还包括设置在第一介电鳍和衬底之间的第一隔离部件以及设置在第二介电鳍和衬底之间的第二隔离部件。第二隔离部件与第一隔离部件不同。在一些实施例中，金属栅极设置在第一介电鳍的顶面上方。在一些实施例中，第一介电鳍的相对于衬底的顶面的顶面低于金属栅极的相对于衬底的顶面的顶面，并且第二介电鳍的相对于衬底的顶面的顶面高于金属栅极的相对于衬底的顶面的顶面。
81.在一些实施例中，第一介电鳍包括第一氧化物层和第一低k介电层，并且第二介电鳍包括第二氧化物层、第二低k介电层和高k介电层。第一氧化物层设置在第一低k介电层上方。第二氧化物层设置在第二低k介电层上方，并且高k介电层设置在第二氧化物层上方。在一些实施例中，器件还包括包裹高k介电层的部分的栅极接触件。在一些实施例中，第一隔离部件包括第一氧化物层和介电衬垫，其中第一氧化物层设置在介电衬垫上方，并且第二隔离部件包括第二氧化物层。在一些实施例中，器件还包括设置在衬底和介电衬垫之间的第一硅衬垫以及设置在衬底和第二氧化物层之间的第二硅衬垫。在一些实施例中，衬底包括设置在第一隔离部件和第二隔离部件之间的鳍部分，沟道层设置在鳍部分上方，并且金属栅极设置在鳍部分和沟道层之间。在一些实施例中，第一介电鳍沿第二方向具有第一宽度，第二介电鳍沿第二方向具有第二宽度，第一隔离部件沿第二方向具有第三宽度，第二隔离部件沿第二方向具有第四宽度，第一宽度与第三宽度基本相同，并且第二宽度小于第四宽度。
82.在一些实施例中，器件还包括设置在衬底上方的第三介电鳍和第四介电鳍。源极/漏极部件沿第二方向从第三介电鳍延伸至第四介电鳍。第三介电鳍和第四介电鳍每个包括氧化物层、低k介电层和高k介电层。氧化物层设置在低k介电层上方，并且高k介电层设置在氧化物层上方。在一些实施例中，源极/漏极部件具有设置为沿第三介电鳍的第一侧壁、设置为沿第四介电鳍的第二侧壁、从第一侧壁延伸的第一小平面、从第二侧壁延伸的第二小平面。在一些实施例中，第一侧壁的第一长度大于第二侧壁的第二长度，并且第一小平面的第三长度小于第二小平面的第四长度。在一些实施例中，第三介电鳍沿第二方向具有第一宽度，并且第四介电鳍沿第二方向具有第二宽度，其中第一宽度大于第二宽度。
83.在一些实施例中，多栅极器件是第一多栅极器件，沟道层是第一沟道层，金属栅极是第一金属栅极，并且源极/漏极部件是第一源极/漏极部件。在这样的实施例中，器件还包
括：第二多栅极器件，具有第二沟道层、包裹第二沟道层的部分的第二金属栅极和设置在衬底上方的第二源极/漏极部件。第二沟道层沿第一方向在第二源极/漏极部件之间延伸。在这样的实施例中，器件可以进一步包括设置在衬底上方的第三介电鳍。第二介电鳍设置在第一金属栅极和第二金属栅极之间并且将第一金属栅极与第二金属栅极分隔开。第二沟道层还沿第二方向从第三介电鳍延伸至第二金属栅极。第二金属栅极设置在第二沟道层和第二介电鳍之间。在一些实施例中，第三介电鳍与第一介电鳍相同。
84.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。