半导体器件及其制备方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。


背景技术：

2.随着半导体技术的发展，集成电路内半导体元件的密度随之增加，相邻的半导体元件之间的间距也随之缩小，进而导致相邻的传导部之间所产生的寄生效应越来越不容忽视。
3.具体的，针对动态随机存储器(dynamic random access memory，dram)而言，其通常具有存储单元阵列，所述存储单元阵列中包括多个呈阵列式排布的存储单元，以及所述存储器还具有多条位线，每一位线分别与相应的存储单元电性连接，并且所述存储器还包括存储电容器，所述存储电容器用于存储代表存储信息的电荷，以及所述存储单元可通过一接触插塞电性连接所述存储电容器，从而实现各个存储单元的存储功能。如上所述，随着半导体尺寸的不断缩减，半导体元件的排布密集度的增加，此时相应的会使得例如相邻的位线之间、相邻的接触插塞之间等会存在较大的寄生效应、rc延迟，进而影响器件的性能。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制备方法，以降低位线电容，改善位线的rc延迟，提高器件的性能。
5.为达到上述目的，本发明提供一种半导体器件的制备方法，包括：
6.提供衬底；
7.在所述衬底上形成位线结构；
8.在所述位线结构的侧壁依次形成第一间隔层、第二间隔层，其中，所述第二间隔层包括硅；以及，
9.在所述位线结构之间形成存储节点接触插塞。
10.可选的，所述第二间隔层包括不连续硅。
11.可选的，所述第二间隔层的形成方法包括：
12.沉积硅层；
13.依次采用ald工艺和issg工艺对所述硅层进行处理。
14.可选的，所述不连续硅被气隙所隔离。
15.可选的，还包括：在所述第一间隔层与所述第二间隔层之间形成第三间隔层；在所述第二间隔层与所述存储节点接触插塞之间形成第四间隔层。。
16.可选的，所述衬底中形成有彼此间隔的第一掺杂和第二掺杂区，所述存储节点接触插塞与所述第一掺杂区连接。
17.可选的，还包括：在所述位线结构周侧形成暴露所述第二掺杂区的位线节点接触孔，所述第一间隔层和所述第三间隔层覆盖所述位线节点接触孔的内壁。
18.可选的，还包括在所述位线节点接触孔内填充所述第五间隔层，所述第二间隔层、
所述第四间隔层与所述第五间隔层的顶表面连接。
19.可选的，所述第五间隔层的顶表面低于所述位线节点接触插塞的顶端。
20.可选的，所述位线结构还包括形成在所述位线上的掩模图案，其中，所述第二间隔层中硅的最顶部高于所述掩模图案的最底部。
21.相应的，本发明还提供一种半导体器件，包括：
22.衬底，
23.位线结构，位于所述衬底之上，其中，所述位线结构包括位线节点接触插塞和位线；
24.存储节点接触插塞，位于所述位线结构之间；
25.第一间隔层，位于所述位线结构的侧壁与所述存储节点接触插塞之间；
26.第二间隔层，位于所述第一间隔层与所述存储节点接触插塞之间；
27.其中，所述第二间隔层包括硅。
28.可选的，所述第二间隔层包括不连续硅。
29.可选的，所述不连续硅被气隙所隔离。
30.可选的，所述气隙位于所述硅和所述存储节点接触插塞之间。
31.可选的，还包括第三间隔层，位于所述第一间隔层与所述第二间隔层之间。
32.可选的，还包括第四间隔层，位于所述第二间隔层与所述存储节点接触插塞之间。
33.可选的，所述位线结构周侧设置有位线节点接触孔，所述位线节点接触插塞位于所述位线节点接触孔内，所述第一间隔层和所述第三间隔层覆盖所述位线节点接触孔的内壁。
34.可选的，还包括第五间隔层，所述第五间隔层填充所述位线节点接触孔，所述第二间隔层、所述第四间隔层与所述第五间隔层的顶表面连接。
35.可选的，所述第五间隔层的顶表面低于所述位线节点接触插塞的顶端。
36.可选的，所述位线结构还包括位于所述位线上的掩模图案，其中，所述第二间隔层中硅的最顶部高于所述掩模图案的最底部。
37.综上所述，本发明提供一种半导体器件及其制备方法，包括衬底，位线结构及位于所述位线结构之间的存储节点接触插塞，所述位线结构的侧壁形成有第一间隔层、第二间隔层，其中，所述第二间隔层包括硅。相比单一材质间隔侧墙结构，本发明提供的半导体器件中，位线结构侧壁的第二间隔层中包括硅，可以有效降低位线电容，并改善位线的rc延迟，使得器件具有较高的性能。进一步的，所述间隔侧墙的第二间隔层中形成有气隙，所述气隙位于硅和存储节点接触插塞之间，且所述第二间隔层中硅被所述气隙所隔离，如此，有效改善了存储节点插塞与位线之间的电学特性，提高器件性能。
附图说明
38.图1为本发明实施例一提供的半导体器件的制备方法的流程图；
39.图2为本发明实施例一提供的半导体器件的简化版图；
40.图3a～图3k为本发明实施例一提供的半导体器件的制备方法的相应流程的结构示意图，图3l为本发明实施例一提供的半导体器件的部分结构示意图，其中，图3a～图3l是图2中的结构沿a
‑
a
′
方向上的剖面示意图；
41.图4为本发明实施例二提供的半导体器件的部分结构示意图；
42.图5a为本发明实施例一提供的半导体器器件中间隔侧墙的部分结构示意图；
43.图5b为本发明实施例二提供的半导体器器件中间隔侧墙的部分结构示意图。
44.其中，附图标记为：
45.100、200
‑
衬底；101、202
‑
第一绝缘层；110、220
‑
沟槽隔离结构；
46.120、220
‑
位线结构；120a、220a
‑
位线节点接触孔；121、221
‑
位线节点接触插塞；122、222
‑
位线；123、223
‑
掩模图案；
47.130、230
‑
间隔侧墙；131、231
‑
第一间隔层；132、232
‑
第三间隔层；133、233
‑
第五间隔层；134、234
‑
第二间隔层；135、235
‑
第四间隔层；
48.134a、234a
‑
硅；134b
‑
氧化硅；234b
‑
气隙；
49.140、240
‑
存储节点接触插塞；140a、240a
‑
存储节点接触孔；241
‑
开口；251
‑
下电极；
50.bl
‑
位线结构；wl
‑
字线；sc
‑
存储节点接触插塞；dc
‑
位线节点接触孔；s/d1
‑
第一掺杂区；s/d2
‑
第二掺杂区。
具体实施方式
51.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
52.实施例一
53.图3k为本实施例提供的半导体器件的部分结构示意图，图2为图3k中的半导体器件的简化版图，其中，图3k为图2中的半导体器件结构在a
‑
a
′
方向上的剖面示意图。如图2以及图3k所示，所述半导体器件包括：
54.衬底100；
55.位线结构120，位于所述衬底100之上，其中，所述位线结构120包括位线节点接触插塞121和位线122；
56.存储节点接触插塞140，位于所述位线结构120之间；
57.第一间隔层131，位于所述位线结构120的侧壁与所述存储节点接触插塞140之间；
58.第二间隔层134，位于所述第一间隔层131与所述存储节点接触插塞140之间；
59.其中，所述第二间隔层134包括硅。
60.具体的，所述衬底100中形成有多个沿第一方向(z方向)延伸的有源区aa和沟槽隔离结构(sti)110，沟槽隔离结构sti分隔相邻的有源区aa。其中，多个所述有源区aa呈阵列式排布，并通过所述沟槽隔离结构sti使各个有源区aa之间相互独立，避免有源区aa之间相互干扰。
61.所述衬底100中还形成有多条字线wl，所述字线沿着第二方向(x方向)延伸并和相应的有源区aa相交，并且所述有源区aa中形成有第一掺杂区s/d1和第二掺杂区s/d2，且所述第一掺杂区s/d1和所述第二掺杂区s/d2分别设置在所述字线wl的两侧。
62.所述衬底100上形成有多个位线结构(bl)120，沿着第三方向(y方向)延伸以穿过相应的有源区aa。参考图3k所示，所述位线结构120中包括依次堆叠设置的位线节点接触插
塞121、位线122及掩模图案123。其中，所述位线122位于所述衬底100上的第一绝缘层101上，所述第一绝缘层101的材料例如包括氧化硅(sio2)、氮化硅(sin)或氮氧化硅(sion)，所述位线节点接触插塞121的材料例如包括掺杂的多晶硅，所述位线122包括堆叠的位线导电层和扩散阻挡层，所述位线导电层的材料例如包括括钨(w)、铝(al)、铜(cu)、镍(ni)或钴(co)中的至少一种，所述扩散阻挡层的材料包括氮化钛(tin)、钛/氮化钛ti/tin、氮化钛硅(tisin)、钽、氮化钽(tan)或氮化钨(wn)中的至少一种。所述掩模图案123的材料例如包括氮化硅(sin)层或氮氧化硅层(sion)中的至少一种。
63.所述位线结构120可以界定出位线节点接触孔(dc)120a，所述位线节点接触孔120a用于容纳位线节点接触插塞121。其中，至少部分所述位线节点接触插塞121的底部还可以进一步延伸至衬底100中，与第二掺杂区s/d2连接。所述衬底100中还形成暴露出所述第一掺杂区s/d1的存储节点接触孔140a，所述存储节点接触插塞(sc)140形成于存储节点接触孔140a，位于所述位线结构120之间，并与所述第一掺杂区s/d1连接，所述存储节点接触插塞140的材料例如包括掺杂的多晶硅。
64.进一步的，所述位线结构120的侧壁还形成有间隔侧墙130，所述间隔侧墙130至少覆盖所述依次堆叠的位线122的侧壁和所述掩模图案123的侧壁。所述间隔侧墙130位于所述位线节点接触插塞140和所述存储节点接触插塞121之间，有效减小或防止了所述位线节点接触插塞121和所述存储节点接触插塞140之间的漏电流的发生。
65.所述间隔侧墙130包括第一间隔层131和第二间隔层134，所述第一间隔层131位于所述位线结构120的侧壁与所述存储节点接触插塞140之间，所述第二间隔层134位于所述第一间隔层131与所述存储节点接触插塞140之间，其中，所述第二间隔层134包括硅。
66.可选的，所述间隔侧墙130还包括第三间隔层132，所述第三间隔层132位于所述第一间隔层131与所述第二间隔层134之间。可选的，所述间隔侧墙130还包括第四间隔层135，所述第四间隔层135位于所述第二间隔层134与所述存储节点接触插塞140之间。可选的，所述间隔侧墙130还包括第五间隔层133，所述第五间隔层133填充所述位线节点接触孔120a。其中，所述第一间隔层131和所述第三间隔层132覆盖所述位线节点接触孔120a的内壁，所述第二间隔层134、所述第四间隔层135与所述第五间隔层133的顶表面连接，所述第五间隔层133的顶表面低于所述位线节点接触插塞121的顶端。
67.图5a为本实施例提供的半导体器器件中间隔侧墙130的部分结构示意图。如图5a所示，所述间隔侧墙130中的第二间隔层134包括硅，优选的，所述第二间隔层134包括不连续硅。具体的，所述第二间隔层134包括硅134a和氧化硅134b，所述不连续硅134a和所述氧化硅134b随机交错分布，所述不连续硅134a靠近所述第一间隔层131设置。所述氧化硅134b位于不连续硅134a和存储节点接触插塞140之间，本实施例中位于不连续硅134a和第四间隔层135之间，所述不连续硅134a被所述氧化硅134b所隔离。例如可以在所述第三间隔层132的侧壁沉积硅层，再依次采用原子层沉积(ald)工艺和原位水蒸汽氧化(issg)工艺对所述硅层进行处理，形成上述包含硅的第二间隔层134。
68.相比于现有的存储器结构中采用单一的材质间隔侧墙结构，本实施例提供的半导体器件中，位线结构的间隔侧墙中第二间隔层包括硅，硅和二氧化硅间隔分布在位线结构的侧壁，有效降低位线电容，并改善了位线的rc延迟，使得器件具有较高的性能。
69.相应的，本实施例还提供了一种半导体器件的制备方法。图1为本实施例提供的半
导体器件的制备方法的流程图。如图1所示，所述半导体器件的制备方法包括：
70.步骤s01：提供衬底；
71.步骤s02：在所述衬底100上形成位线结构120；
72.步骤s03：在所述位线结构120的侧壁依次形成第一间隔层131、第二间隔层134，其中，所述第二间隔层134包括硅；以及，
73.步骤s04：在所述位线结构120之间形成存储节点接触插塞140。
74.下面结合附图3a～图3k对本实施例提供的半导体器件的制备方法进行详细说明。
75.请参阅图2和图3a所示，执行步骤s01，提供衬底100。所述衬底100例如为硅基底(silicon substrate)、含硅基底(silicon containing substrate)、外延硅基底(epitaxial silicon substrate)、硅覆绝缘基底(silicon
‑
on
‑
insulator substrate)等。所述衬底100中形成有沟槽隔离结构(sti)110，并由所述沟槽隔离结构界定出多个有源区aa。所述有源区aa呈阵列分布，且每个所述有源区aa包含第一掺杂区s/d1和第二掺杂区s/d2两个源/漏区。所述沟槽隔离结构sti的制作工艺例如是先利用刻蚀方式而于所述衬底100中形成至少一隔离沟槽，再在该隔离沟槽中填入绝缘材料(如氧化硅或氮氧化硅等)而形成，但并不以此为限。
76.所述衬底100中还形成有多条字线wl，所述字线沿着第二方向(x方向)延伸并和相应的有源区aa相交，并且所述有源区aa中的所述第一掺杂区s/d1和所述第二掺杂区s/d2分别设置在所述字线wl的两侧。
77.接着，参阅图3a和图3b所示，执行步骤s02，在所述衬底100上形成位线结构120。
78.具体而言，在所述衬底100上形成第一绝缘层101，第一绝缘层101可以由一个或多个绝缘膜形成，例如，所述第一绝缘层101可以由氧化硅层、氮化硅层或氧氮化硅层中的至少一个膜层构成。接着，刻蚀所述第一绝缘层101及部分衬底100形成暴露出部分所述第二掺杂区s/d2的开口，以形成位线节点接触孔120a，然后，在所述第一绝缘层101形成导电层及掩模层，然后经过图案化处理依次形成掩模图案123、位线122及位于所述位线接触孔120a的位线节点接触插塞121，形成位线结构120。
79.所述第一绝缘层101的材料例如包括氧化硅(sio2)、氮化硅(sin)或氮氧化硅(sion)，所述位线节点接触插塞121的材料例如包括掺杂的多晶硅，所述位线122包括堆叠的位线导电层和扩散阻挡层，所述位线导电层的材料例如包括括钨(w)、铝(al)、铜(cu)、镍(ni)或钴(co)中的至少一种，所述扩散阻挡层的材料包括氮化钛(tin)、ti/tin、氮化钛硅(tisin)、钽、氮化钽(tan)或氮化钨(wn)中的至少一种。所述掩模图案123的材料例如包括氮化硅(sin)层或氮氧化硅层(sion)中的至少一种。本实施例中，可以通过化学气相沉积工艺(cvd)或物理气相沉积工艺(pvd)形成所述第一绝缘层101、所述掩模图案123、所述位线122及所述位线节点接触插塞121。
80.接着，参阅图3c和图3i所示，执行步骤s03，在所述位线结构120的侧壁形成间隔侧墙130。所述间隔侧墙130覆盖所述掩模图案123、所述位线122及所述位线节点接触插塞121的侧壁。
81.具体的，参考图3c所示，形成所述第一间隔层131，所述第一间隔层131覆盖所述第一绝缘层101及所述位线结构120，所述第一间隔层101的材料例如为氮化硅。
82.接着，参考图3d所示，在所述第一间隔层131上形成第三间隔层132，所述第三间隔
层132的材料例如为氧化硅，所述第一间隔层131和所述第三间隔层132覆盖所述位线节点接触孔120a的内壁。
83.接着，参考图3e所示，形成所述第五间隔层133，例如可以在第三间隔层132覆盖足够厚的第五间隔层133，以填充所述位线节点接触孔120a，然后刻蚀去除部分第五间隔层133，保留位于所述位线节点接触孔120a的部分。所述第五间隔层133的材料例如为氮化硅。其中，所述第五间隔层133的顶表面低于所述位线节点接触插塞121的顶端。
84.接着，参考图3f所示，形成所述第二间隔层134。所述间隔侧墙130中的第二间隔层134包括硅，优选的，所述第二间隔层134包括不连续硅。具体的，所述第二间隔层134包括硅134a和氧化硅134b，所述硅134a和所述氧化硅134b随机交错分布，所述134a靠近所述第一间隔层131设置，所述氧化硅134b位于所述硅134a和所述存储节点接触插塞140之间，本实施例中位于所述硅134a和所述第四间隔层135之间，所述硅134a被所述氧化硅134b所隔离，如图5a所示。例如可以在所述第三间隔层132的侧壁沉积硅层，再依次采用原子层沉积(ald)工艺和原位水蒸汽氧化(issg)工艺对所述硅层进行处理，形成上述包含硅134a的第二间隔层134。当然，在本发明其他实施例中，也可以采用其他方法形成上述含不连续硅的第二间隔层，本发明在此不作限定。
85.接着，参考图3g所示，对所述第三间隔层132和所述第二间隔层134进行刻蚀，以使所述第三间隔层132和所述第二间隔层134覆盖所述第一间隔层131的侧壁，其中，刻蚀后的所述第三间隔132和所述第二间隔层134与所述第五间隔层133接触，所述第三间隔132和所述第二间隔层134的最顶部高于所述位线结构120中掩模图案123的最底部，且所述第二间隔层134中的硅134a的最顶部高于所述掩模图案123的最底部。
86.接着，参考图3h和图3i所示，形成所述第四间隔层135，例如，先在所述衬底100形成所述覆盖位线结构120及所述第一绝缘层101的第四间隔层135，然后，通过刻蚀使所述第四间隔层135覆盖所述位线结构120的侧壁，堆叠在所述第二间隔层134的侧壁(包括覆盖所述第二间隔层134的顶部位置)，进而完成所述间隔侧墙120的形成。所述第四间隔层135位于所述第二间隔层134与所述存储节点接触插塞140之间，所述第二间隔层134、所述第四间隔层135与所述第五间隔层133的顶表面连接。所述第四间隔层135的材料例如为氮化硅。
87.接着，参考图3j所示，刻蚀部分所述第一绝缘层101及所述衬底100，形成暴露出所述第一掺杂区s/d1的存储节点接触孔140a，所述存储节点接触孔140a可以暴露出所述第四间隔层135及所述第五间隔层133，但没有暴露所述第二间隔层134。然后，在所述存储节点接触孔140a填充导电层并执行平坦化工艺，形成存储节点接触插塞140。所述间隔侧墙130位于所述位线节点接触插塞140和所述存储节点接触插塞121之间，有效减小或防止了所述位线节点接触插塞121和所述存储节点接触插塞140之间的漏电流的发生。
88.另外，所述间隔侧墙130还可以为第一间隔层131、第五间隔层133、第二间隔层134及第四间隔层135构成的叠层结构，如图3l所示。所述第一间隔层131覆盖所述位线结构120的侧壁及所述位线节点接触孔120a的内壁，所述第五间隔层133填充所述位线节点接触孔120a，所述第二间隔层134及第四间隔层135依次形成在所述第一间隔层131的侧壁，且与所述第五间隔层133的顶表面接触，所述第二间隔层134的最顶部高于所述位线结构120中掩模图案123的最底部，所述第二间隔层134中的硅134a的最顶部高于所述掩模图案123的最底部。在本发明其他实施例中，所述间隔侧墙130的结构也可以为其他形式，例如，所述间隔
侧墙130包括为第一间隔层131、第五间隔层133及第二间隔层134构成的叠层结构，即所述位线结构120的侧壁为堆叠的第一间隔层131及第二间隔层134，所述第二间隔层134中包括硅。相应的，当所述间隔侧墙130的叠层结构不同，其叠层结构中各间隔层中的材质及其厚度相应也发生变化，可以根据具体器件的结构需求进行相应设计。
89.需要说明的是，本实施例中，所述间隔侧墙130为第一间隔层131、第三间隔层132、第五间隔层133、第二间隔层134及第四间隔层135构成的叠层结构，其中，所述第一间隔层131、所述第三间隔层132、所述第二间隔层134、所述第四间隔层135及所述第五间隔层135依次为氮化硅层、氧化硅层、氮化硅层、包含硅的氧化硅层及氮化硅层，即自所述位线结构120由内之外依次叠置的氮化硅层
‑
氧化硅层
‑
氮化硅层的复合层结构。所述间隔侧墙130采用氮化硅层
‑
氧化硅层
‑
氮化硅层的由内之外依次叠置的结构，所述间隔侧墙130沿所述有源区延伸方向的宽度相较于单一材料层的间隔侧墙结构要薄很多，进而可以在保证有效降低漏电流和寄生电容的前提下，增加存储节点接触插塞与位线的宽度，提高存储器的性能。
90.实施例二
91.本实施例提供一种半导体器件的及其制备方法，图4为本实施例提供的半导体器件的部分结构示意图，图5b为本实施例提供的半导体器中间隔侧墙的部分结构示意图，参阅图4和图5b所示，本实施例提供的半导体器件包括：衬底200；位于所述衬底200之上的位线结构220，其中，所述位线结构220包括位线节点接触插塞221、位线222及掩模图案223；及位于所述位线结构220之间的存储节点接触插塞240。所述位线结构220的侧壁形成有间隔侧墙230，所述位于所述位线结构220之间包括第一间隔层231及第二间隔层234，所述第一间隔层231位于所述位线结构220的侧壁与所述存储节点接触插塞240之间，所述第二间隔层234位于所述第一间隔层231与所述存储节点接触插塞240之间，其中，所述第二间隔层234包括硅。
92.所述衬底200中形成有多个有源区aa和沟槽隔离结构(sti)210，沟槽隔离结构sti分隔相邻的有源区aa。所述有源区aa中形成有第一掺杂区s/d1和第二掺杂区s/d2。所述位线结构220可以界定出位线节点接触孔(dc)220a，所述位线节点接触孔220a用于容纳位线节点接触插塞221。其中，至少部分所述位线节点接触插塞221的底部还可以进一步延伸至所述衬底100中，与所述第二掺杂区s/d2连接。所述衬底100中还形成暴露出所述第一掺杂区s/d1的存储节点接触孔240a，所述存储节点接触插塞(sc)240形成于存储节点接触孔240a，位于所述位线结构220之间，并与所述第一掺杂区s/d1连接。
93.进一步的，位于所述位线结构220的侧壁的间隔侧墙230，至少覆盖所述依次堆叠的位线222的侧壁和所述掩模图案223的侧壁。所述间隔侧墙230位于所述位线节点接触插塞240和所述存储节点接触插塞221之间，有效减小或防止了所述位线节点接触插塞221和所述存储节点接触插塞240之间的漏电流的发生。
94.可选的，所述间隔侧墙230还包括第三间隔层232、第四间隔层235及所述第五间隔层233，所述第三间隔层232位于所述第一间隔层231与所述第二间隔层234之间，所述第四间隔层235位于所述第二间隔层234与所述存储节点接触插塞240之间，所述第五间隔层233填充所述位线节点接触孔220a。其中，所述第一间隔层231和所述第三间隔层232覆盖所述位线节点接触孔220a的内壁，所述第二间隔层234、所述第四间隔层235与所述第五间隔层233的顶表面连接，所述第五间隔层233的顶表面低于所述位线节点接触插塞221的顶端。
95.与实施例一的区别在于，本实施例中，所述间隔侧墙230中第二间隔层234包括硅234a和气隙234b，优选的，所述硅234a为不连续硅，所述硅234a靠近所述第一间隔层231设置，所述氧化硅234b位于硅234a和存储节点接触插塞240之间，即位于硅234a和第四间隔层235之间，所述硅234a被所述气隙234b所隔离，如图5b所示。所述第五间隔层233的顶表面可通过所述气隙234b而局部地暴露，由于所述间隔侧墙130中形成所述气隙234b，有效改善了存储节点插塞240与位线结构220之间的电学特性，进而提高器件的电学特性。
96.示例性的，可以在所述第三间隔层232的侧壁沉积硅层，再依次采用原子层沉积(ald)工艺和原位水蒸汽氧化(issg)工艺对所述硅层进行处理，形成氧化硅，然后对所述第二间隔层234中氧化硅进行回刻，以在所述第二间隔层234中形成气隙234b，且回刻后形成的所述气隙234b隔离所述硅234a。优选的，所述硅234a为不连续硅，当然，在本发明其他实施例中，也可以采用其他方法形成上述含不连续硅和气隙间隔设置的第二间隔层，本发明在此不作限定。
97.如图4所示，在形成所述存储节点接触插塞240后，刻蚀部分所述存储节点接触插塞240、所述位线结构220顶部的部分掩模图案223，以及间隔侧墙230的部分高度以形成多个开口241。所述开口241对应于所述位线结构bl以及所述间隔侧墙230，一部分所述开口241是从与所述存储节点接触插塞240的顶部齐平的位置延伸至所述位线结构bl顶部的掩模图案223中(并切除了部分所述掩模图案223)；以及，另一部分所述开口241是从与所述掩模图案223的顶部齐平的位置延伸至所述间隔侧墙230中(并切除了部分所述间隔侧墙230)，这样一来，相邻的所述存储节点接触插塞240即可被所述开口241隔开。
98.所述第二间隔层234中形成气隙234b可通过所述开口241去除所述间隔侧墙230中的第二间隔层234中的氧化硅而形成，即在所述第一隔离层231和所述第四间隔层235之间形成有气隙234b，所述气隙234b的顶部开口即相应的连通其上方的开口241。相应的，所述开口241中形成有第二绝缘层(图中未示出)，即封盖所述气隙234b。
99.进一步的方案中，形成电容结构，所述电容结构包括依次堆叠于所述衬底上的下电极、电容介电层及上电极。其中，所述下电极251与所述存储节点接触插塞240接触，所述电容介电层和所述上电极形成在所述下电极之上。可采用现有技术形成所述电容结构，在此不再赘述。
100.综上所述，本发明提供一种半导体器件及其制备方法，所述半导体器件包括衬底，位线结构及位于所述位线结构之间的存储节点接触插塞，所述位线结构的侧壁形成有第一间隔层、第二间隔层，其中，所述第二间隔层包括硅。相比单一材质间隔侧墙结构，本发明提供的半导体器件中，位线结构侧壁的第二间隔层中包括硅，可以有效降低位线电容，并改善位线的rc延迟，使得器件具有较高的性能。进一步的，所述间隔侧墙的第二间隔层中形成有气隙，所述气隙位于硅和存储节点接触插塞之间，且所述第二间隔层中硅被所述气隙所隔离，如此，有效改善了存储节点插塞与位线之间的电学特性，提高器件性能。
101.需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
102.还需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用
以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
103.还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
104.此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
105.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。