半导体结构以及半导体装置的制作方法

1.本揭露有关于一种半导体结构，且特别有关于具有背阻挡层的半导体结构。


背景技术：

2.氮化镓基(gan-based)半导体材料具有许多优秀的材料特性，例如高抗热性、宽带隙(band-gap)、高电子饱和速率。因此，氮化镓基半导体材料适合应用于高速与高温的操作环境。近年来，氮化镓基半导体材料已广泛地应用于发光二极管(light emitting diode，led)元件、高频率元件，例如具有异质界面结构的高电子迁移率晶体管(high electron mobility transistor，hemt)。
3.虽然现有技术所制造的高电子迁移率晶体管封装结构可大致满足它们原先预定的用途，但其仍未在各个方面皆彻底地符合需求。例如，目前的结构在元件操作时容易造成表面极化，而产生表面通道，进而发生电流崩塌等问题并影响元件的运作。因此，发展出可进一步改善高电子迁移率晶体管元件的效能及可靠度的结构及制造方法仍为目前业界致力研究的课题之一。


技术实现要素：

4.本发明实施例提供一种半导体结构，包含衬底、于衬底上的晶种层、于晶种层上的缓冲层、于缓冲层上的背阻挡层、于背阻挡层上的通道层与于通道层上的前阻挡层。背阻挡层具有v族元素极性。
5.本发明实施例亦提供一种半导体装置，包含前述的半导体结构、于半导体结构上的栅极电极、于栅极电极相对两侧的源极电极和漏极电极。
6.为让本揭露的特征明显易懂，下文特举出实施例，并配合所附图式，作详细说明如下，其他注意事项，请参照技术领域。
附图说明
7.以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
8.图1是根据本发明的一些实施例，绘示出例示性半导体结构的剖面示意图；
9.图2是以氮化镓(gan)为例，绘示出氮化镓(gan)为镓极性与氮极性的晶格排列的示意图；
10.图3为绘示图1中的背阻挡层、通道层与前阻挡层随着深度变化的势能关系图；
11.图4-图5是根据本发明的其他实施例，绘示出例示性半导体结构的剖面示意图；
12.图6-图9是根据本发明的其他实施例，绘示出例示性半导体装置的剖面示意图。
13.附图说明：
14.102:衬底
15.102b:阻隔层
16.102c:陶瓷基材
17.104:晶种层
18.106:超晶格层
19.108:阻抗层
20.110:缓冲层
21.112:背阻挡层
22.112a:第一背阻挡层
23.112b:第二背阻挡层
24.114:通道层
25.116:前阻挡层
26.118:盖层
27.120:导电通道
28.1201:第一导电通道
29.1202:第二导电通道
30.d:漏极电极
31.g:栅极电极
32.gp:掺杂的化合物半导体层
33.s:源极电极
具体实施方式
34.以下提供了各种不同的实施例或范例，用于实施所提供的半导体结构的不同元件。叙述中若提及第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明实施例可能在许多范例中使用重复的元件符号。这些重复仅是为了简化和清楚的目的，而非代表所讨论各种实施例及/或配置之间有特定的关系。
35.再者，空间上的相关用语，例如
“”
前”、“背”、“上方的”、“下方的”、“在
……
上方”、“在
……
下方”及类似的用词，除了包含图式绘示的方位外，也包含使用或操作中的装置的不同方位。当装置被转向至其他方位时(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。
36.在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
37.除非另外定义，在此使用的全部用语(包含技术及科学用语)具有与本领域技术人员通常理解的相同涵义。能理解的是，这些用语例如在通常使用的字典中定义用语，应被解读成具有与相关技术及本揭露的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本揭露实施例有特别定义。
38.本发明实施例所提供具有背阻挡层的半导体结构，可防止表面极化效应而发生电
流崩塌(current collapse)。此外，借由于通道层的上下表面上皆设置阻挡层并使之具有极性，使靠近两阻挡层的通道层处产生两处电位阱而具有两处导电通道，可局限并控制载流子于两处导电通道处，以提升半导体装置的稳定性与可靠度。
39.请先参照图1。图1是根据本发明的一些实施例，绘示出例示性半导体结构的剖面示意图。在一些实施例中，半导体结构包含衬底102。衬底102例如可包含陶瓷基材102c以及分别设于陶瓷基材102c的上下表面的一对阻隔层102b。衬底102例如可以为绝缘上覆硅衬底(silicon on insulator，soi)。
40.在一些实施例中，陶瓷基材102c包含陶瓷材料。陶瓷材料包含金属无机材料。在一些实施例中，陶瓷基材102c可以包含碳化硅、氮化铝(aln)、蓝宝石基材或其他适合的材料。上述蓝宝石基材可以是氧化铝。
41.在一些实施例中，位于陶瓷基材102c上下表面的阻隔层102b可包含单一或多层的绝缘材料层以及/或其他合适的材料层，例如半导体层。绝缘材料层可以是氧化物、氮化物、氮氧化物、或其他合适的绝缘材料。半导体层可以为多晶硅。阻隔层102b可防止陶瓷基材102c的扩散，并且也可阻隔陶瓷基材102c与其他膜层或工艺机台相互作用。在一些实施例中，阻隔层102b也可密封(encapsulate)陶瓷基材102c。此时，阻隔层102b不仅覆盖102c的上下表面，更覆盖102c的两侧表面。
42.接着，继续参照图1，在衬底102上形成晶种层104。在一些实施例中，晶种层104可由硅(si)、氮化铝(aln)或其他合适的材料所形成。在一些实施例中，晶种层104可包含一或多层合适的材料层。例如，晶种层104可包含在衬底102上低温生长的一氮化铝层以及高温生长的另一氮化铝层。在一些实施例中，低温生长的氮化铝层具有约0.5～2纳米(nm)的厚度，接着高温生长的另一氮化铝层具有约100～300纳米(nm)的厚度。在此示例的相关图式中，仅绘示单层的晶种层104，以利清楚说明半导体结构的形成方法。
43.在一些实施例中，晶种层104的形成方法可包含选择性外延生长(selective epitaxy growth,seg)工艺、化学气相沉积(chemical vapor deposition,cvd)工艺、分子束外延工艺(molecular-beam epitaxy,mbe)、沉积经掺杂的非晶半导体(如si)的后固相外延再结晶(solid-phase epitaxial recrystallization，sper)步骤、借由直接转贴晶种的方式、或其他合适的工艺。化学气相沉积工艺例如是气相外延(vapor-phase epitaxy，vpe)工艺、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)工艺、超高真空化学气相沉积(ultra-high vacuum chemical vapor deposition，uhv-cvd)工艺、或其他合适的工艺。
44.接着，继续参照图1，在衬底102上形成缓冲层110。在一些实施例中，缓冲层110包含超晶格层106与位于超晶格层106上的阻抗层108。
45.在一些实施例中，超晶格层106可提供应力缓冲并大幅降低晶圆的翘曲度。
46.在一些实施例中，超晶格层106可由两种iii-v族化合物所组成的重复单元堆叠而成。例如，重复单元可为二元与三元iii-v族化合物所组成。
47.在一些实施例中，超晶格层106可为仅包含一种重复单元所形成的材料层。具体而言，重复单元可为氮化铝(aln)与氮化镓铝(algan)所组成。在一些实施例中，超晶格层106也可为包含多种重复单元所形成的材料层。例如，其中一种重复单位可为氮化铝(aln)与氮化镓铝(al
x
ga
1-x
n)所组成，而另一种重复单元可为氮化铝(aln)与氮化镓铝(al
y
ga
1-y
n)所组
成，其中x与y并不相同。在一些实施例中，超晶格层106中远离衬底102的重复单元具有较高的铝摩尔分率，而靠近衬底102的重复单元具有较低的铝摩尔分率。在一些实施例中，超晶格层106中远离衬底102的重复单元的总厚度为约1～5微米(μm)，而靠近衬底102的重复单元的总厚度为约0.4～1.5微米(μm)。在此示例的相关图式中，仅绘示单层超晶格层106以示例其中的重复单元，而有利清楚说明半导体结构的形成方法。
48.在一些实施例中，超晶格层106的形成方法可包含氢化物气相外延法(hvpe)、分子束外延法(mbe)、有机金属化学气相沉积法(mocvd)、前述方法的组合或类似方法。
49.在一些实施例中，超晶格层106可更具有杂质，以利于产生空穴并提高阻值而防止漏电流。杂质可为p型杂质，例如铁(fe)或碳(c)。
50.在一些实施例中，阻抗层108可作为电性阻抗层，以降低元件漏电流。在一些实施例中，阻抗层108可包含iii-v族化合物。在一些实施例中，阻抗层108可为二元或三元iii-v族化合物，例如氮化镓(gan)。
51.在一些实施例中，阻抗层108的材料具有比阻抗层108上的背阻挡层112的材料低的带隙，以提升阻抗层的外延品质，降低外延缺陷进而抑制漏电流。例如，背阻挡层112可为包含铝(al)而阻抗层108不包含铝(al)的iii-v族化合物。或者，背阻挡层112与阻抗层108皆为包含铝(al)的iii-v族化合物，但阻抗层108具有较低的铝(al)摩尔分率，可列举背阻挡层112为al
z1
ga
1-z1
n，阻抗层108为al
z2
ga
1-z2
n，而z1>z2。背阻挡层112的详细说明可参照后文所示。
52.在一些实施例中，阻抗层108具有约0.5-5微米(μm)的厚度。
53.在一些实施例中，阻抗层108的形成方法可包含氢化物气相外延法(hvpe)、分子束外延法(mbe)、有机金属化学气相沉积法(mocvd)、前述方法的组合或类似方法。
54.在一些实施例中，阻抗层108可更具有杂质，以避免导电通道120中的载流子被阻抗层108捕捉。杂质可为p型杂质，例如铁(fe)或碳(c)，并具有1x10
19
cm-3
至约5x10
20
cm-3
的掺杂浓度。
55.接着，继续参照图1，在缓冲层110上依序形成背阻挡层112、通道层114以及前阻挡层116。
56.在一些实施例中，背阻挡层112具有iii或v族元素极性。在一些实施例中，前阻挡层116具有iii族元素极性。
57.在一些实施例中，v族元素包含非金属元素，例如氮(n)、磷(p)、砷(as)等等，而v族元素极性包含非金属元素极性，例如氮极性(n-polar)、磷极性(p-polar)、砷极性(as-polar)。
58.在一些实施例中，iii族元素包含金属元素，例如铝(al)、镓(ga)、铟(in)、铊(tl)等等，而iii族元素极性金属元素极性，例如铝极性(al-polar)、镓(ga-polar)、铟(in-polar)、铊(tl-polar)。
59.一般而言，iii-v族化合物中可具有iii族元素极性或者v族元素极性。可一并参照图2，图2以氮化镓(gan)为例，绘示出氮化镓(gan)为镓极性与氮极性的晶格排列的示意图。
60.由于氮原子与镓原子的电负度(electronegativity)差异很大，加上氮化镓是六方最密堆积，使得氮化镓键(ga-n bond)具有偶极矩(dipole moment)而产生内建极化场(build-in polarization)。因此，具有极性的iii-v族化合物会使得其势能倾斜，较容易控
制载流子的形成位置。
61.在本领域中，一般将沿着[0001]方向生长的氮化镓(gan)的极性称之为镓面(ga-face)或镓极性，如图2左侧所示。而将沿着方向生长的氮化镓(gan)的极性称之为氮面(n-face)或氮极性，如图2右侧所示。
[0062]
简单来说，氮极性与镓极性的差异来自于不同的形成方式而产生不同的晶格排列，且两者会产生相反的极性性质。
[0063]
在一些实施例中，氮极性的iii-v族化合物与镓极性的iii-v族化合物可借由等离子感应分子束磊晶法(plasma induced molecular beam epitaxy，pimbe)或金属化学气相沉积法(metalorganic chemical vapor deposition，mocvd)形成。
[0064]
应注意的是，背阻挡层112的下方膜层(例如阻抗层108)也可具有极性，例如iii族元素极性，可依实际需求任意调整。
[0065]
可接着参照图3，图3为绘示图1中的背阻挡层112、通道层114与前阻挡层116随着深度变化的势能关系图。
[0066]
由于通道层114与前阻挡层116以及背阻挡层112包含相异的材料，使得在通道层114与前阻挡层116以及背阻挡层112之间产生异质界面。具体而言，通道层114与前阻挡层116以及背阻挡层112具有不同带隙(band)的材料，因此在通道层114与前阻挡层116以及背阻挡层112的界面处的传导带(conductive band)弯曲，而于接面处产生势能阱。
[0067]
由于势能阱的势能较低，因此游离于通道层114中的载流子容易往势能阱处聚集，而产生导电通道120，例如二维电子气(two-dimensional electron gas，2deg)。
[0068]
可同时参照图1与图3。在一些实施例中，前阻挡层116、通道层114与背阻挡层112被配置(configured to)以形成第一势能阱以及第二势能阱。详细而言，第一势能阱位于通道层114与前阻挡层116的界面处，且第二势能阱位于通道层114与背阻挡层112的界面处。
[0069]
继续参照图1与图3。在一些实施例中，导电通道120设于势能阱处。详细而言，第一导电通道1201与第二导电通道1202分别位于通道层114与前阻挡层116的界面处与通道层114与背阻挡层112的界面处。也可以说，导电通道的位置与势能阱大致重叠。因此，第一势能阱可对应于第一导电通道1201而第二势能阱可对应于第二导电通道1202。
[0070]
在图3的实施例中，具有v族元素极性(例如氮极性)的背阻挡层112的势能与具有iii族元素极性(例如镓极性)的前阻挡层116随着靠近通道层114而下降。借此可促使游离的载流子朝势能下降处集中。这主要是背阻挡层112的带隙比通道层114高而造成的能带拉抬效果。
[0071]
此外，由于v族元素极性与iii族元素极性的极化程度并不相同，因此两者所产生的势能深度并不相同。在图3的实施例中，具有iii族元素极性的前阻挡层116的势能深度比具有v族元素极性的背阻挡层112大，也因此产生第一势能阱的势能低于第二势能阱的势能的结果。借此可于操作时局限相对大量的载流子于对应于第一势能阱的导电通道1201内。
[0072]
相较于仅有于前阻挡层116与通道层114的界面处的第一势能阱，本发明实施例提供了于通道层114与背阻挡层112的界面处的第二势能阱，其可以将通道层114中剩余的载流子集中在此，并降低碰撞离化(impact ionization)，进而提升元件的击穿电压和可靠度。
[0073]
也就是说，第一导电通道1201与导电通道1202分别具有不同作用，前者可使载流
子流动并导通，而后者可使载流子集中而不导通。
[0074]
在一些实施例中，具有极性的前阻挡层116以及背阻挡层112可控制导电通道120的位置。具体而言，具有iii族元素极性(例如镓极性)的前阻挡层116可使第一导电通道1201位于靠近前阻挡层的通道层114中，而具有v族元素极性(例如氮极性)的背阻挡层112可使第二导电通道1202位于靠近背阻挡层112的通道层114中。
[0075]
以下，将继续说明背阻挡层112、通道层114以及前阻挡层116的材料及其形成方法。
[0076]
在一些实施例中，背阻挡层112为包含铝(al)的iii-v族化合物，例如氮化铝镓(algan)、氮化铝(aln)、氮化铝铟(allnn)、氮化铝镓铟(algainn)或其组合等等。
[0077]
在一些实施例中，通道层114为不包含铝(al)的iii-v族化合物，例如氮化镓(gan)、氮化铟镓(ingan)或其组合等等。在一些实施例中，前阻挡层116为包含铝(al)的iii-v族化合物，其可选自与背阻挡层112类似或相同的材料，在此不再赘述。
[0078]
在一些实施例中，前阻挡层116与背阻挡层112具有相同的材料，以确保外延一致性及电性均匀性。
[0079]
借由使通道层114不包含铝(al)而使前阻挡层116与背阻挡层112包含铝(al)，使得前阻挡层116与背阻挡层112的材料具有比通道层114的材料高的带隙(band gap)。举例来说，氮化镓(gan)的带隙为3.4ev、氮化铝(aln)的带隙为6.2ev，而氮化铝镓(algan)的带隙为依据铝的含量而应介于两者之间，例如4.35ev。借此，可于通道层114与前阻挡层116以及背阻挡层112之间产生异质界面而产生第一导电通道1201以及第二导电通道1202。
[0080]
在一些实施例中，前阻挡层116与背阻挡层112可包含氮化铝(aln)。由于氮化铝(aln)可提供较高的带隙，以提供较深的势能阱。在一实施例中，以氮化铝作为背阻挡层112，以从通道层提供足够的载流子，进一步避免产生表面通道。
[0081]
此外，于通道层114与缓冲层110之间设置较高带隙的背阻挡层112，可改变通道层114下方的势能变化情形(可参考图3)，例如拉抬势能，以局限载流子于通道层114中。
[0082]
应注意的是，在此所列举的材料与其带隙仅作为示例性说明，本领域的技术人员仍可依此原理应用其他材料。
[0083]
在一些实施例中，背阻挡层112具有约5-25纳米(nm)的厚度，通道层114具有约200-500纳米(nm)的厚度，前阻挡层116具有约5-25纳米(nm)的厚度。
[0084]
在一些实施例中，背阻挡层112可以或可以不具有杂质。在具有杂质的情况下，更有利于提升半导体结构的击穿电压。杂质可为p型杂质，例如碳(c)或铁(fe)，并具有1x10
19
cm-3
至约5x10
20
cm-3
的掺杂浓度。在一些实施例中，通道层114为非刻意掺杂(unintentionally doped，uid)，因而具有游离的载流子在其中。在一些实施例中，前阻挡层116为非刻意掺杂(uid)。
[0085]
由于在外延过程中会产生外延缺陷，进而形成施主陷阱(donor trap)贡献n型杂质，在本文中的“非刻意掺杂”应理解为外延缺陷所造成的杂质。一般而言，非刻意掺杂大约等同于具有小于约5x10
19
cm-3
的掺杂浓度，例如约1x10
19
cm-3
。
[0086]
在一些实施例中，背阻挡层112与其下方膜层(例如缓冲层)皆可具有p型杂质(如碳(c))，且掺杂浓度可随着靠近衬底而渐减，可防止下方膜层产生漏电途径。
[0087]
在一些实施例中，前阻挡层116、通道层114与背阻挡层112的形成可包含分子束外
延法(mbe)、有机金属化学气相沉积法(mocvd)、氢化物气相外延法(hvpe)、其他适当的方法或上述方法的组合。
[0088]
相较于仅有前阻挡层116的情况，本发明实施例更提供背阻挡层112，其可于通道层与下方膜层之间提高势能，不但防止通道层114中的游离载流子往下方膜层移动，更可防止在操作时表面极化而捕捉电子形成表面通道，进而发生电流崩塌的问题。
[0089]
也就是说，本发明实施例借由于通道层114下方设置背阻挡层112，可降低表面极化，进而降低表面电场(reduced surface field，resurf)，达到抑制电流崩塌及提升击穿电压的效果。
[0090]
此外，将本发明实施例中的背阻挡层设置于具有阻隔层与陶瓷基材的衬底上，可降低翘曲度，以利于提高半导体效能。
[0091]
图4是根据本发明的其他实施例，绘示出例示性半导体结构的剖面示意图。图4与图1的差异在于：在缓冲层108上更额外设置一对背阻挡层112与阻抗层108。具体而言，在超晶格层106上以阻抗层108/背阻挡层112/阻抗层108/背阻挡层112的方式交替堆叠设置。在此实施例中，可进一步防止漏电流以提升击穿电压。
[0092]
此外，两个背阻挡层112可选用相同或类似的材料，而两个阻抗层108亦可选用相同或类似的材料，并具有相同或类似的杂质。杂质可为p型杂质，例如碳(c)或铁(fe)，以提高阻值，进而防止漏电流。
[0093]
在图4的实施例中，在两个阻抗层108之间插入有较高带隙材料的背阻挡层112，不但可进一步防止载流子向衬底处泄漏，更有利于调整应力，并使衬底不易翘曲。
[0094]
图5是根据本发明的其他实施例，绘示出例示性半导体结构的剖面示意图。图5与图1的差异在于：背阻挡层112为包括第一背阻挡层112a与第二背阻挡层112b的复合层。具体而言，第一背阻挡层112a靠近通道层114而第二背阻挡层112b远离通道层114。第一背阻挡层112a与第二背阻挡层112b可分别为包括铝(al)的iii-v族化合物中任意两种，例如第一背阻挡层112a可为但化铝(aln)而第二背阻挡层112b为氮化铝镓(algan)。借由形成作为背阻挡层112的复合层，可抑制背阻挡层112与下方膜层产生寄生二维空穴气(two dimensional hole gas，2dhg)而影响半导体效能，更可防止衬底102发生弯曲的问题。
[0095]
在一些实施例中，第一背阻挡层112a的材料的带隙比第二背阻挡层112b的材料的带隙高。借由较高带隙的第一背阻挡层112a，可防止通道层114中的载流子迁移至通道层114(例如背阻挡层112中)，并借由较低带隙的第二背阻挡层112b，能够减少背阻挡层112与下方膜层(例如缓冲层110)的带隙差，以减少寄生二维空穴气(2dhg)的产生。
[0096]
图6是根据本发明的其他实施例，绘示出例示性半导体装置的剖面示意图。在一些实施例中，半导体装置为高电子迁移率晶体管(high electron mobility transistor，hemt)。图6与图1的差异在于：于前阻挡层116上更设置于前阻挡层116上的栅极电极g与分别位于栅极电极g相对两侧的源极电极s和漏极电极d，并设置掺杂的化合物半导体层gp于栅极电极g下。
[0097]
在一些实施例中，栅极电极g的材料可为导电材料，例如金属、金属氮化物或半导体材料。在一些实施例中，金属可为金(au)、镍(ni)、铂(pt)、钯(pd)、铱(ir)、钛(ti)、铬(cr)、钨(w)、铝(al)、铜(cu)、类似材料、前述的组合或前述的多层。半导体材料可为多晶硅或多晶锗。上述的导电材料可借由例如化学气相沉积法(chemical vapor deposition，
cvd)、原子层沉积(atomic layer deposition，ald)、物理气相沉积(physical vapor deposition，pvd)(例如溅镀(sputtering))、电阻加热蒸镀法、电子束蒸镀法、或其它合适的沉积方式形成于前阻挡层116上，再经由图案化工艺来形成栅极电极g。
[0098]
在一些实施例中，在形成栅极电极g之前，可先形成掺杂的化合物半导体层gp于前阻挡层116上，才接续将栅极电极g形成在掺杂的化合物半导体层gp上。借由形成掺杂的化合物半导体层gp于栅极电极g与前阻挡层116之间，可抑制栅极电极g下方的二维电子气(2deg)的产生，以达成半导体结构的常关状态。
[0099]
在一些实施例中，掺杂的化合物半导体层gp的材料可以是具有p型杂质或n型杂质的iii-v族化合物，例如氮化镓(gan)。在一些实施例中，p型杂质可包含镁(mg)、碳(c)等等，并具有约1x10
17
cm-3
至约1x10
21
cm-3
的掺杂浓度。
[0100]
在一些实施例中，掺杂的化合物半导体层gp具有约50-200纳米(nm)的厚度。
[0101]
形成掺杂的化合物半导体层gp的步骤可包含借由外延生长工艺在前阻挡层116上沉积掺杂的化合物半导体层(未绘示)并对其执行图案化工艺，以形成掺杂的化合物半导体层gp对应于预定形成栅极电极g的位置。
[0102]
在一些实施例中，栅极电极g连接掺杂的化合物半导体层gp。栅极电极g与掺杂的化合物半导体层gp之间形成肖特基接触(schottky contact)。
[0103]
在一些实施例中，分别形成于栅极电极g的相对两侧的源极电极s和漏极电极d可包含相同或类似于栅极电极g的材料并可于同一沉积工艺中形成，故此处不再赘述。
[0104]
图7是根据本发明的其他实施例，绘示出例示性半导体装置的剖面示意图。图7与图6的差异在于：源极电极s和漏极电极d穿过前阻挡层116与通道层114接触。详细而言，源极电极s和漏极电极d的底面与通道层114的顶面齐平。借此，可增加接触面积，并减少接触电阻。
[0105]
图8是根据本发明的其他实施例，绘示出例示性半导体装置的剖面示意图。图8与图7的差异在于：源极电极s和漏极电极更穿过部分通道层114但不与背阻挡层112接触。详细而言，源极电极s和漏极d电极仅穿过第一导电通道1201但不接触第二导电通道1202，以防止第二导电通道1202的载流子流动而产生漏电流。
[0106]
图9是根据本发明的其他实施例，绘示出例示性半导体装置的剖面示意图。图9与图7的差异在于：以盖层118取代掺杂的化合物半导体层gp，并将盖层118延伸至源极电极s与漏极电极d之下。详细而言，盖层118包含iii-v族化合物，例如氮化镓(gan)。在一些实施例中，盖层118为非刻意掺杂。
[0107]
由于在形成栅极电极g与源极电极s及漏极电极d的工艺中，通常需要高温环境与高能量的等离子源。然而，在此高温与高能量的工艺中，下方膜层(例如前阻挡层116)的表面容易被破坏，而产生许多带电的陷阱(trap)，进而影响所制得的半导体装置的性能。因此，盖层118可保护下方膜层以使之免于受到损害。
[0108]
在一些实施例中，盖层118与掺杂的化合物半导体层gp可同时存在(未绘示)，以保护半导体元件并使得半导体元件得以常关。
[0109]
综上所述，本发明实施例提供背阻挡层与前阻挡层于通道层的两侧，可于通道层中产生两个导电通道，不但可降低表面极化作用而产生的表面电场，更可防止下方膜层(例如阻抗层)捕捉电子，而改善崩塌电流。此外，借由使背阻挡层与前阻挡层具有不同极性，可
将载流子局限于通道层中。再者，借由使背阻挡层具有杂质，可防止电流泄漏至下方膜层，以改善击穿电压。借由使背阻挡层设置于具有陶瓷基材与设置于陶瓷基材上与下表面的阻隔层的衬底上，可调整衬底的翘曲度，更能降低动态导通电阻。也就是说，本发明实施例可借由上述的特征提升半导体装置的操作稳定性与可靠度。
[0110]
以上概述数个实施例，以便本领域技术人员可以更理解本发明实施例的观点。本领域技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。本领域技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。