集成保护装置的MOSFET器件及其制造方法与流程

本发明涉及半导体制造，特别涉及一种集成保护装置的mosfet器件及其制造方法。

背景技术：

1、电路中的mosfet器件在工作过程中产生和积累的热量或者由于发生过流产生的热量，严重影响到电子产品的使用寿命和可靠性。

2、目前，现有技术中通常有以下两种改善方法：

3、第一种改善方法是在电路中增加电阻、电流检测电路、逻辑比较电路等电路结构对mosfet器件进行过流保护。

4、第二种改善方法是在电路中采用热敏电阻器对mosfet器件半导体器件进行温度检测和保护。

5、上述两种方法虽然均对mosfet器件的使用寿命和可靠性起到了一定的改善，但是，上述两种方法均需要额外多种无源器件，新增光刻、刻蚀、离子注入等工序，增加了制造成本，而且上述两种方法需要版图模块进行一定的扩张，导致芯片面积增大，不符合集成电路的发展趋势。

技术实现思路

1、本发明的目的在于提供一种屏蔽栅沟槽型集成保护装置的mosfet器件及其制造方法，以解决现有的mosfet器件在工作过程中以及过流时积累的热量严重影响到电子产品的使用寿命和可靠性、现有的具有散热保护结构的mosfet器件的制造成本较高以及占用芯片面积较大等问题中的至少一个问题。

2、为解决上述技术问题，一方面，本发明提供一种集成保护装置的mosfet器件的制造方法，包括：

3、提供一衬底，所述衬底包含保护区、栅极引出区和有源区，所述衬底上依次形成有硬掩膜层和光刻胶层；

4、通过光刻工艺，在所述光刻胶层上定义第一沟槽图形、第二沟槽图形和第三沟槽图形，以得到图案化的光刻胶层；

5、以图案化的光刻胶层为掩膜，刻蚀所述硬掩膜层和部分厚度的衬底，以在所述保护区的衬底中形成一个第一沟槽、在所述栅极引出区形成一个第二沟槽、在所述有源区形成至少一个第三沟槽；

6、去除图案化的光刻胶层和所述硬掩膜层；

7、形成栅氧化层，所述栅氧化层覆盖所述衬底表面以及所述第一至第三沟槽的侧壁和底壁；

8、形成掺杂多晶硅层，所述掺杂多晶硅层覆盖第一至第三沟槽内的所述栅氧化层并且填充满第一至第三沟槽；

9、形成层间介质层，所述层间介质层覆盖所述衬底和第一至第三沟槽内的所述栅氧化层和所述掺杂多晶硅层；

10、形成两个第一导电插塞、一个第二导电插塞和至少一个第三导电插塞，其中，两个所述第一导电插塞均贯穿所述保护区的所述层间介质层和所述第一沟槽中部分厚度的掺杂多晶硅层，所述第二导电插塞贯穿所述栅极引出区的所述层间介质层和所述第二沟槽中部分厚度的掺杂多晶硅层，所述第三导电插塞贯穿所述有源区的所述层间介质层和所述第三沟槽之间的部分厚度的衬底并且与衬底中的源极接触，其中，两个所述第一导电插塞之间保持间隔；

11、形成第一至第四金属电极，其中，第一金属电极覆盖第一个所述第一导电插塞，第二金属电极覆盖第二个所述第一导电插塞，第三金属电极覆盖所述第二导电插塞，第四金属电极覆盖所有的所述第三导电插塞，其中，所述保护区的所述第一金属电极、所述第二金属电极、所述第一导电插塞和所述第一沟槽内的所述掺杂多晶硅层构成电阻值可调的电阻器。

12、可选的，在所述集成保护装置的mosfet器件的制造方法中，通过调整两个所述第一导电插塞之间的间距，调整所述电阻器的阻值大小。

13、可选的，在所述集成保护装置的mosfet器件的制造方法中，所述掺杂多晶硅层的掺杂类型为n型或者p型。

14、可选的，在所述集成保护装置的mosfet器件的制造方法中，第一至第三导电插塞的材质均为金属铜或金属钨。

15、可选的，在所述集成保护装置的mosfet器件的制造方法中，第一至第四金属电极的材质均为金属铜或金属铝。

16、可选的，在所述集成保护装置的mosfet器件的制造方法中，所述层间介质层的材质为二氧化硅。

17、可选的，在所述集成保护装置的mosfet器件的制造方法中，所述硬掩膜层的材质为氮化硅。

18、可选的，在所述集成保护装置的mosfet器件的制造方法中，在形成第一至第三导电插塞之后，所述集成保护装置的mosfet器件的制造方法还包括：形成至少一个第四导电插塞，所述第四导电插塞从所述衬底的背面贯穿所述有源区的所述第三沟槽之间的部分厚度的衬底并与所述衬底中的漏极接触。

19、可选的，在所述集成保护装置的mosfet器件的制造方法中，在形成至少一个第四导电插塞之后，所述集成保护装置的mosfet器件的制造方法还包括：形成漏极金属电极，所述漏极金属电极覆盖所述衬底背面以及所述第四导电插塞。

20、另一方面，本发明还提供一种集成保护装置的mosfet器件，包括：

21、衬底，所述衬底包含保护区、栅极引出区和有源区；

22、一个第一沟槽、一个第二沟槽和至少一个第三沟槽，所述第一沟槽位于所述保护区的部分厚度的衬底中，所述第二沟槽位于所述栅极引出区的部分厚度的衬底中，所述第三沟槽位于所述有源区的部分厚度的衬底中；

23、栅氧化层，所述栅氧化层覆盖所述衬底表面以及所述第一至第三沟槽的侧壁和底壁；

24、掺杂多晶硅层，所述掺杂多晶硅层覆盖第一至第三沟槽内的所述栅氧化层并且填充满第一至第三沟槽；

25、层间介质层，所述层间介质层覆盖所述衬底和第一至第三沟槽内的所述栅氧化层和所述掺杂多晶硅层；

26、两个第一导电插塞、一个第二导电插塞和至少一个第三导电插塞，其中，两个所述第一导电插塞均贯穿所述保护区的所述层间介质层和所述第一沟槽中部分厚度的掺杂多晶硅层，所述第二导电插塞贯穿所述栅极引出区的所述层间介质层和所述第二沟槽中部分厚度的掺杂多晶硅层，所述第三导电插塞贯穿所述有源区的所述层间介质层和所述第三沟槽之间的部分厚度的衬底并且与衬底中的源极接触，其中，两个所述第一导电插塞之间保持间隔；

27、第一至第四金属电极，其中，第一金属电极覆盖第一个所述第一导电插塞，第二金属电极覆盖第二个所述第一导电插塞，第三金属电极覆盖所述第二导电插塞，第四金属电极覆盖所有的所述第三导电插塞，其中，所述保护区的所述第一金属电极、所述第二金属电极、所述第一导电插塞和所述第一沟槽内的所述掺杂多晶硅层构成电阻值可调的电阻器。

28、综上所述，本发明提供的集成保护装置的mosfet器件的制造方法中，在衬底增设一保护区，在栅极引出区形成第二沟槽以及有源区形成第三沟槽的同时，在保护区形成第一沟槽，随后在第一至第三沟槽中形成栅氧化层和掺杂多晶硅层，接着形成层间介质层，随后在保护区形成两个第一导电插塞、在栅极引出区形成第二导电插塞以及在有源区形成第三导电插塞，最后形成第一至第四金属电极，其中，所述保护区的所述第一金属电极、所述第二金属电极、所述第一导电插塞和所述第一沟槽内的所述掺杂多晶硅层构成电阻值可调的电阻器。本技术通过在制备栅极沟槽的同时制备保护区的电阻器，没有增加额外的光刻、刻蚀、离子注入等任何工序，在没有额外成本增加的情况下，沟槽电阻器可以与第三金属电极（栅极电极）或与第四金属电极（源区电极）串联使用，实现电路的保护及检测功能，防止mos器件过流烧毁，提高了电子产品的可靠性，延长了电子产品的使用寿命和。

29、进一步的，通过保护区的沟槽多晶硅结构在电路中形成沟槽电阻器，沟槽电阻器可灵活调整接触孔（两个第一导电插塞）之间的间距改变阻值，适配不同功率器件的保护阈值，且面积小便于片内集成，符合集成电路体积进一步缩小的发展趋势。

30、此外，沟槽电阻器嵌入衬底，贴近发热沟道，可以利用多晶硅温阻特性实时检测芯片结温，在温度超标后触发保护关断mos器件，避免高温击穿栅氧、金属电迁移失效，实现器件的过热保护。