半导体器件、半导体器件封装结构、电子设备的制作方法

本技术涉及半导体，尤其涉及一种半导体器件、半导体器件封装结构、电子设备、半导体器件的制备方法。

背景技术：

1、半导体器件尺寸随着摩尔定律进一步微缩，但晶体管的尺寸已逐步接近物理极限，摩尔定律的发展也变缓。在二维平面增加晶体管集成度已经遇到瓶颈，芯片架构亟待向三维方向发展，需要开发垂直沟道晶体管以继续保持摩尔定律的发展。

2、现有的垂直沟道晶体管中，下隔离处具有较大的电阻，这样会恶化器件性能。

技术实现思路

1、本技术提供一种半导体器件、半导体器件封装结构、电子设备、半导体器件的制备方法。主要目的提供一种可以降低下隔离处电阻的晶体管结构。

2、为达到上述目的，本技术的实施例采用如下技术方案：

3、第一方面，本技术提供了一种半导体器件，比如，该半导体器件可以是存储阵列，存储阵列包括晶体管。

4、该半导体器件包括衬底和位于衬底上的晶体管；晶体管包括第一极、第二极、栅极、沟道和栅介质层，第一极和第二极中的一个为源极，另一个为漏极；第一极相比第二极靠近衬底设置，第一极和第二极沿与衬底表面相垂直的方向排布，沟道的至少部分位于第一极和第二极之间，即就是，本技术示例的晶体管为垂直沟道晶体管；栅极环绕沟道设置，栅介质层位于栅极和沟道之间。

5、另外，半导体器件还包括层叠设置的刻蚀停止层和第一隔离层，刻蚀停止层相比第一隔离层靠近衬底，刻蚀停止层的部分位于第一极和第一隔离层之间；栅介质层贯穿第一隔离层至刻蚀停止层远离第一极的一侧表面；沟道贯穿第一隔离层和刻蚀停止层至第一极，与第一极接触。

6、本技术提供的半导体器件中，由于在位于器件下方的第一隔离层之下引入刻蚀停止层，在一些可以选择的工艺中，利用刻蚀停止层和第一隔离层之间的高刻蚀选择比，可以使得刻蚀孔被刻蚀至刻蚀停止层的表面，从而可以避免因刻蚀不足或者过渡刻蚀导致下隔离处(可以理解为第一隔离处)高电阻问题，从而优化器件性能。由于本技术引入刻蚀停止层，栅介质层贯穿第一隔离层至刻蚀停止层远离第一极的一侧表面，栅介质层而不会伸入至第一极内，这样，就可以避免伸入至第一极内的栅介质层隔开沟道和第一极的现象，所以，本技术可以缩短电子传输路径，下隔离处的电阻长度变短，使得该晶体管的电阻变小，另外，本技术还可以提升晶体管的载流子迁移速率，优化器件性能。

7、除外，本技术通过引入刻蚀停止层，还可以减少器件之间的差异，大大提高工艺的均匀度与制程的可制造性，更有益于提升良率。

8、在一种可以实现的方式中，刻蚀停止层的厚度小于第一隔离层的厚度。沟道包括连接的第一沟道部分和第二沟道部分，第一沟道部分和第二沟道部分均沿与衬底表面相垂直的延伸，第一沟道部分相比第二沟道部分远离衬底，第一沟道部分的厚度大于第二沟道部分的厚度，栅介质层的部分上具有第一沟道部分，刻蚀停止层上具有第二沟道部分，第二沟道部分与第一极接触。

9、由于刻蚀停止层的厚度小于第一隔离层的厚度，那么，使得较薄的第二沟道部分在垂直方向上的尺寸较短，也就是薄的沟道部分比较短，这样会降低该晶体管的电阻。

10、在一种可以实现的方式中，第一隔离层与刻蚀停止层之间的刻蚀选择比大于或者等于5。

11、比如，第一隔离层与刻蚀停止层之间的刻蚀选择比可以大于或者等于8，再比如，第一隔离层与刻蚀停止层之间的刻蚀选择比可以大于或者等于10，即就是，第一隔离层的刻蚀速率，大于刻蚀停止层的刻蚀速率。

12、当第一隔离层的刻蚀速率大于刻蚀停止层的刻蚀速率，在形成刻蚀孔时，刻蚀孔可以延伸至刻蚀停止层的表面，而基本不会过刻，进而，降低该器件的下隔离处的电阻。

13、比如，在一些示例中，第一隔离层的材料包括氧化硅，刻蚀停止层的材料包括氮化硅。

14、在一种可以实现的方式中，沟道包括连接的第一沟道部分和第二沟道部分，第一沟道部分和第二沟道部分均沿与衬底表面相垂直的延伸，第一沟道部分相比第二沟道部分远离衬底，第一沟道部分的厚度大于第二沟道部分的厚度，栅介质层的侧壁上具有第一沟道部分，刻蚀停止层的侧壁上具有第二沟道部分，第二沟道部分与第一极接触。

15、在一些可以选择的工艺中，第一沟道部分可以包括两部分，一部分是采用沟道材料的牺牲层，也就是在形成栅介质层后，在栅介质层上形成上述的牺牲层，该牺牲层可以对栅介质层进行保护，提升栅介质层的可靠性。

16、比如，采用先制备牺牲层，再沉积沟道材料时，就可以形成上述示例的沟道结构，如沟道包括厚度较大的第一沟道部分和厚度较小的第二沟道部分。

17、在一种可以实现的方式中，所述第一沟道部分包括堆叠的第一层和第二层，所述第一层位于所述栅介质层的一侧，所述第二层位于所述第一层的远离所述栅介质层的一侧；所述第二沟道部分包括所述第二层，所述第二沟道部分的所述第二层与所述第一沟道部分的所述第二层连接。

18、在一些可以选择的工艺中，第一沟道部分的第一层可以是牺牲层，该牺牲层可以保护栅介质层，提升栅介质层的可靠性。

19、在一种可以实现的方式中，第一层的材料和第二层的材料不相同。或者，第一层的材料和第二层的材料相同。

20、比如，第一层的材料和第二层的材料相同时，可以简化制备工艺。

21、在一些可以选择的工艺中，第一沟道部分的材料和所述第二沟道部分的材料相同。这样可以简化制备工艺。

22、在一种可以实现的方式中，沟道的横断面呈环形结构，横断面平行于衬底表面，环形结构围成的空间内填充介电层。

23、可以理解为：第一极和第二极之间的空间没有被沟道填满，沟道采用环形结构，这样，也可以优化器件性能，比如，可以降低关态漏电流。

24、在一种可以实现的方式中，半导体器件还包括第二隔离层，第二隔离层位于栅极的远离衬底的一侧；第二极位于第二隔离层内，第二极外围依次环绕有沟道和栅介质层。

25、在一种可以实现的方式中，半导体器件为存储阵列，存储阵列的存储单元包括晶体管，该晶体管可以是底部选通管(bottom select gate,bsg)。

26、在另外一种可以实现的方式中，半导体器件为逻辑电路，逻辑电路包括上述示例的晶体管。

27、在一种可以实现的方式中，晶体管采用后道工艺制得。

28、第二方面，本技术提供了一种半导体器件封装结构，该半导体器件封装结构包括基板和上述任一实现方式中的半导体器件，半导体器件设置在基板上。

29、本技术提供的半导体器件封装结构中，由于包括上述示例的半导体器件，通过在位于器件下方的第一隔离层之下引入刻蚀停止层，在一些可以选择的工艺中，利用刻蚀停止层和第一隔离层之间的刻蚀选择比，可以使得刻蚀孔被刻蚀至刻蚀停止层的表面，从而可以避免因刻蚀不足或者过渡刻蚀导致下隔离处(可以理解为第一隔离处)高电阻问题，从而优化器件性能。除外，还可以减少器件之间的差异，大大提高工艺的均匀度与制程的可制造性，更有益于提升良率。

30、第三方面，本技术提供一种电子设备，该电子设备可以包括线路板和上述任一种实现方式的半导体器件封装结构，半导体器件封装结构设置在线路板上。

31、本技术实施例提供的电子设备包括上述实施例的电子设备，因此本技术实施例提供的电子设备与上述技术方案的半导体器件或者半导体器件封装结构能够解决相同的技术问题，并达到相同的预期效果。

32、第四方面，本技术提供一种半导体器件的制备方法，该制备方法可以包括：

33、沿着衬底的厚度方向，在衬底上依次堆叠第一极、刻蚀停止层、第一隔离层、栅极金属层和第二隔离层；

34、制得晶体管，晶体管包括第一极、第二极、栅极、沟道和栅介质层；

35、第一极相比第二极靠近衬底设置；

36、第一极和第二极沿与衬底表面相垂直的方向排布，沟道的至少部分位于第一极和第二极之间，栅极环绕沟道设置，栅介质层位于栅极和沟道之间；

37、栅介质层贯穿第一隔离层至刻蚀停止层远离第一极的一侧表面；

38、沟道贯穿第一隔离层和刻蚀停止层至第一极，与第一极接触。

39、由于引入刻蚀停止层，利用该方法制得的晶体管时，可以避免因刻蚀不足或者过渡刻蚀导致下隔离处高电阻问题，从而优化器件性能。除外，还可以减少器件之间的差异，大大提高工艺的均匀度与制程的可制造性，更有益于提升良率。

40、在一种可以实现的方式中，在同一刻蚀条件下，第一隔离层的刻蚀速率，大于刻蚀停止层的刻蚀速率。

41、比如，第一隔离层和刻蚀停止层的刻蚀选择比可以大于或者等于8，再比如，刻蚀选择比可以大于或者等于10。

42、在一种可以实现的方式中，制得晶体管包括：

43、开设凹槽，凹槽贯通第二隔离层、栅极金属层、第一隔离层伸入至刻蚀停止层表面；形成栅介质层，第一栅介质层形成在凹槽的底壁面和侧壁面上；形成牺牲层，牺牲层采用沟道材料，牺牲层形成在栅介质层的壁面上。

44、在一种可以实现的方式中，形成牺牲层后，制备方法还包括：去除位于凹槽底壁面上的栅介质层和牺牲层，以及刻蚀停止层，暴露出第一极；沉积沟道材料。