半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在现有的半导体领域中，鳍式场效应晶体管(finfet)是一种新兴的多栅器件，与平面式的金属-氧化物半导体场效应晶体管(mosfet)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。但随着半导体工艺的进一步发展，晶体管尺度缩小到几纳米以下，finfet本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。
3.环绕式栅极(gate-all-around，gaa)器件成为行业内研究和发展的一个新方向。这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状或者平板状、片状等多个源极和漏极横向垂直于栅极分布后，实现mosfet的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等，再加上沟道被栅极四面包裹，因此沟道电流也比finfet的三面包裹更为顺畅。
4.然而环绕式栅极器件作为行业内发展的一个重要方向，目前尚需进一步完善。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于所述衬底上具有若干沟道层，所述若干沟道层沿所述衬底表面法线方向间隔堆叠，且相邻所述沟道层之间具有栅沟槽；横跨所述若干沟道层表面的若干栅极结构，所述栅极结构包括栅极，所述栅极结构位于所述沟道层的部分顶部表面和部分侧壁表面，所述栅极结构还位于所述栅沟槽内，位于栅沟槽内的栅极结构侧壁相对于沟道层侧壁凹陷；位于所述栅极结构两侧的所述衬底上的源漏层，所述源漏层、所述沟道层和所述栅极之间具有空隙。
7.可选的，还包括：位于所述栅极结构两侧的所述若干沟道层和所述栅沟槽内的第一开口；所述源漏层位于所述第一开口侧壁；位于所述衬底表面、所述沟道层表面和所述第一开口内的层间介质层，所述层间介质层还位于所述栅极结构侧壁和所述源漏层侧壁。
8.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底；形成所述衬底上的若干沟道层，所述若干沟道层沿所述衬底表面法线方向间隔堆叠，相邻所述沟道层之间具有栅沟槽，且所述若干沟道层和所述栅沟槽分别沿第一方向延伸；形成横跨所述若干沟道层表面的若干栅极结构，所述栅极结构包括栅极，所述栅极结构位于所述沟道层的部分顶部表面和部分侧壁表面，所述栅极结构还位于所述栅沟槽内，位于栅沟槽内的栅极结构侧壁相对于沟道层侧壁凹陷；形成位于所述栅极结构两侧的所述衬底上的源漏层，所述源漏层、所述沟道层和所述栅极之间具有空隙。
9.可选的，所述若干沟道层、所述栅沟槽、所述栅极结构和所述空隙的形成方法包括：在所述衬底上形成若干层重叠的初始第一牺牲层、以及位于相邻两层初始第一牺牲层之间的初始沟道层；形成横跨所述初始第一牺牲层和所述初始沟道层表面的伪栅极结构，所述伪栅极结构包括伪栅极，且所述伪栅极结构位于所述初始第一牺牲层和所述初始沟道层的部分顶部表面和部分侧壁表面；在所述伪栅极结构两侧的所述初始第一牺牲层和所述初始沟道层内形成第一开口，以所述初始沟道层形成沟道层，以所述初始第一牺牲层形成第一牺牲层；在所述第一开口侧壁形成第一侧墙；形成所述第一侧墙后，在所述衬底表面、所述沟道层表面、所述第一牺牲层表面和所述第一开口内形成层间介质层，所述层间介质层还位于所述伪栅极结构侧壁，且暴露出所述伪栅极；去除所述伪栅极，在所述层间介质层内形成栅极开口；去除所述栅极开口底部暴露出的所述第一牺牲层，在所述沟道层之间形成栅沟槽，所述栅沟槽还暴露出所述第一侧墙；采用第一选择生长工艺，在所述栅沟槽暴露出的所述沟道层表面形成界面层；形成所述界面层后，采用第二选择生长工艺在所述栅沟槽暴露出的所述第一侧墙表面形成第二牺牲层；形成所述第二牺牲层后，在所述栅极开口和所述栅沟槽内形成栅极；形成所述栅极后，去除所述第二牺牲层，以暴露出部分所述栅极；在所述栅极结构两侧的所述衬底上形成源漏层，所述源漏层、所述沟道层和所述栅极之间形成所述空隙。
10.可选的，形成所述栅极后，去除所述第二牺牲层前，还去除所述第一侧墙，以在所述层间介质层内形成第二开口，所述第二开口暴露出部分所述衬底；所述源漏层的形成方法包括：在所述第二开口内形成源漏层，所述空隙暴露出所述源漏层。
11.可选的，去除所述第一侧墙的刻蚀工艺对所述侧墙和所述沟道层的选择比范围大于50:1。
12.可选的，所述界面层的材料与所述第二牺牲层的材料不同。
13.可选的，所述界面层的材料包括氧化硅。
14.可选的，所述第二牺牲层的材料包括氮化硅、氮硼化硅或氮碳化硅中的一者或多者的结合。
15.可选的，所述第一选择生长工艺包括第一成膜工艺和所述第一成膜工艺后的第一刻蚀工艺。
16.可选的，所述第一成膜工艺中，所述界面层的材料在所述沟道层表面的生长速率高于在所述第一侧墙表面的生长速率。
17.可选的，所述第一成膜工艺包括原子层沉积工艺；所述第一刻蚀工艺包括原子层刻蚀工艺。
18.可选的，所述第二选择生长工艺包括第二成膜工艺和所述第二成膜工艺后的第二刻蚀工艺。
19.可选的，所述第二成膜工艺中，所述第二牺牲层材料在所述第一侧墙表面的生长速率高于在所述界面层表面的生长速率。
20.可选的，所述第二成膜工艺包括原子层沉积工艺；所述第二刻蚀工艺包括原子层刻蚀工艺。
21.可选的，所述第一开口的形成方法包括：以所述伪栅极结构为掩膜，在所述伪栅极结构两侧的所述初始第一牺牲层和所述初始沟道层内形成第一开口。
22.可选的，所述第一侧墙的形成方法包括：在所述第一开口侧壁形成所述第一侧墙，所述第一侧墙还位于所述伪栅极结构侧壁。
23.可选的，所述伪栅极结构还包括位于所述伪栅极侧壁的第二侧墙，所述第二侧墙位于所述伪栅极和所述第一侧墙之间。
24.可选的，去除所述第二牺牲层的刻蚀工艺对所述第二牺牲层和所述沟道层的选择比范围大于50:1。
25.可选的，所述第二牺牲层在沿所述第一方向上的尺寸范围为3纳米至8纳米。
26.可选的，所述第一侧墙的在沿所述第一方向上的尺寸范围为20纳米至40纳米。
27.可选的，形成所述第二牺牲层后，形成所述栅极前，还包括：去除所述界面层。
28.可选的，去除所述界面层后，形成所述栅极前，还在所述栅沟槽内和所述栅极开口内形成栅介质层。
29.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
30.本发明技术方案提供的一种半导体结构的形成方法中，形成位于所述栅极结构两侧的所述衬底上的源漏层，所述源漏层、所述沟道层和所述栅极之间具有空隙。所述空隙使得源漏层和栅极之间可采用真空或空气来隔离。根据电容与介电常数间的关系，介电常数越小，电容越小。在所述有材料中真空是介电常数最低的电介质(真空的介电常数值为1)，空气的介电常数值为1.0006，因此引入所述空隙作为源漏层与栅极的隔离层，可以降低栅极和源漏层间的寄生电容，从而提高器件的电学性能。
31.进一步，所述空隙通过去除所述第二牺牲层形成，而所述第二牺牲层的形成工艺包括原子层沉积工艺，所述原子层沉积工艺有利于形成均匀的且厚度可以精确控制的第二牺牲层，从而有利于形成较好的空隙，进而提高器件的电学性能。
32.进一步，去除所述第二牺牲层的刻蚀工艺对所述第二牺牲层和所述沟道层的选择比范围大于50:1，利于在去除所述第二牺牲层时减少对所述沟道层的影响，同时利于较好形貌的空隙。
33.进一步，去除所述第一侧墙的刻蚀工艺对所述侧墙和所述沟道层的选择比范围大于50:1，利于在去除所述第一侧墙时减少对所述沟道层的影响。
34.进一步，去除所述界面层后，形成所述栅极前，还在所述栅沟槽内和所述栅极开口内形成栅介质层，所述栅介质层可以阻挡所述源漏层的材料向所述空隙内的生长，有利于提高所述空隙的形貌，提高器件性能的均匀性。
35.本发明技术方案提供的一种半导体结构中，所述空隙使得源漏层和栅极之间可采用真空或空气来隔离。根据电容与介电常数间的关系，介电常数越小，电容越小。在所述有材料中真空是介电常数最低的电介质(真空的介电常数值为1)，空气的介电常数值为1.0006，因此引入所述空隙作为源漏层与栅极的隔离层，可以降低栅极和源漏层间的寄生电容，从而提高器件的电学性能。
附图说明
36.图1至图6是一种半导体结构形成过程的结构示意图；
37.图7至图17是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
38.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
39.如背景技术所述，采用现有的环绕式栅极器件技术形成的半导体结构，性能亟需提升。现结合一种半导体结构进行说明分析。
40.图1至图5是一种半导体结构形成过程的结构示意图。
41.请参考图1和图2，图1是图2的俯视结构示意图，图2是沿着图1中沿d1d2方向的剖面结构示意图，提供衬底100；形成位于部分所述衬底100上的鳍部101，所述鳍部101包括若干层重叠的牺牲层102以及位于相邻两层牺牲层102之间的沟道层103；形成横跨所述鳍部101的若干伪栅极结构，所述伪栅极结构包括伪栅极104、位于所述伪栅极104顶部的保护层106以及位于所述伪栅极104侧壁的侧墙105。
42.请参考图3，图3的视图方向同图2，在所述伪栅极104两侧的鳍部101内形成第一开口107；在形成所述第一开口107后，刻蚀所述牺牲层102，在相邻两层沟道层103之间形成第二开口108，所述第二开口108暴露出的牺牲层102侧壁与所述伪栅极104侧壁齐平。
43.请参考图4，图4的视图方向同图3，在所述第二开口108内形成内侧墙109；在所述伪栅极结构两侧的衬底101上形成源漏层110。
44.请参考图5，图5的视图方向同图4，在所述衬底101和所述源漏层110表面形成层间介质材料层(图中未标出)；平坦化所述层间介质材料层，直到暴露出所述伪栅极104表面，形成层间介质层111。
45.请参考图6，图6的视图方向同图5，刻蚀去除所述伪栅极104(如图5所示)，在所述层间介质层111内形成栅极开口(图中未标出)；去除所述栅极开口底部暴露出的牺牲层102(如图5所示)，在所述栅极开口暴露出的沟道层103之间形成凹槽(图中未标出)；在所述栅极开口和所述凹槽内填充金属材料，以形成栅极112。
46.上述方法用于形成环绕式栅极器件，所述内侧墙109为低k介质材料(即介电常数k＜3.9)，如氮化硅材料，所述内侧墙109用于隔离所述源漏层110和所述栅极112，因此，所述内侧墙109的性能和结构非常重要。随着cmos技术特征尺寸的进一步缩小，所述源漏层110与所述栅极112之间的寄生电容不容忽略。为了进一步降低所述源漏层110与所述栅极112的寄生电容，所述内侧墙109的性能亟需进一步改善。
47.为了解决上述问题，本发明提供的一种半导体结构的形成方法中，所述空隙使得源漏层和栅极之间可采用真空或空气来隔离。根据电容与介电常数间的关系，介电常数越小，电容越小。在所述有材料中真空是介电常数最低的电介质(真空的介电常数值为1)，空气的介电常数值为1.0006，因此引入所述空隙作为源漏层与栅极的隔离层，可以降低栅极和源漏层间的寄生电容，从而提高器件的电学性能。
48.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
49.图7至图17是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
50.请参考图7，提供衬底200。
51.在本实施例中，所述衬底200的材料包括硅。在其他实施例中，所述基底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗
(goi)。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
52.后续，形成所述衬底200上的若干沟道层，所述若干沟道层沿所述衬底表面法线方向间隔堆叠，相邻所述沟道层之间具有栅沟槽，且所述若干沟道层和所述栅沟槽分别沿第一方向延伸；形成横跨若干沟道层表面的若干栅极结构，所述栅极结构包括栅极，所述栅极结构位于所述沟道层的部分顶部表面和部分侧壁表面，所述栅极结构还位于所述栅沟槽内，位于栅沟槽内的栅极结构侧壁相对于沟道层侧壁凹陷；形成位于所述栅极结构两侧的所述衬底上的源漏层，所述源漏层、所述沟道层和所述栅极之间具有空隙。
53.所述若干沟道层、所述栅沟槽、所述栅极结构和所述空隙的形成方法，请参考图8至图17。
54.请参考图8和图9，图8是图9的俯视结构示意图，图9是图8中沿e1e2方向的剖面结构示意图，在所述衬底200上形成若干层重叠的初始第一牺牲层(图中未标出)、以及位于相邻两层初始第一牺牲层之间的初始沟道层(图中未标出)；形成横跨所述初始第一牺牲层和所述初始沟道层的伪栅极结构，所述伪栅极结构包括伪栅极201，且所述伪栅极结构位于所述初始第一牺牲层和所述初始沟道层的部分顶部表面和部分侧壁表面；在所述伪栅极结构两侧的所述初始第一牺牲层和所述初始沟道层内形成第一开口202，以所述初始沟道层形成沟道层203，以所述初始第一牺牲层形成第一牺牲层204。
55.所述初始第一牺牲层的材料与所述初始沟道层的材料不同；所述初始第一牺牲层的材料包括锗硅，所述初始沟道层的材料包括硅。本实施例中，所述初始第一牺牲层的材料为锗硅；所述初始沟道层的材料为硅。其他实施例中，所述初始沟道层的材料为ge或者gesi；所述初始第一牺牲层的材料可以为zns，znse，bes或gap等。
56.所述初始第一牺牲层用于形成第一牺牲层，所述初始沟道层用于形成沟道层。在后续去除所述第一牺牲层时，所述第一牺牲层相对于所述沟道层具有较大的刻蚀选择比，以减少对所述沟道层的刻蚀损伤。
57.本实施例中，所述第一开口202的形成方法包括：以所述伪栅极结构为掩膜，在所述伪栅极结构两侧的所述初始第一牺牲层和所述初始沟道层内形成第一开口202。
58.所述第一开口202的形成工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或两者的结合。本实施例中，所述第一开口202的形成工艺为干法刻蚀工艺，有利于形成较好形貌的开口。
59.所述伪栅极结构为后续形成栅极结构占据空间。
60.本实施例中，所述伪栅极结构还包括位于所述伪栅极201顶部的保护层205。
61.本实施例中，所述伪栅极结构还包括位于所述伪栅极201侧壁的第二侧墙206。后续形成第一侧墙，使所述第二侧墙206位于所述伪栅极201和所述第一侧墙之间。其他实施例中，还可以不形成所述第二侧墙206。
62.需要说明的是，后续图10至图17的视图方向均与图9相同。
63.请参考图10，在所述第一开口202侧壁形成第一侧墙207；形成所述第一侧墙207后，在所述衬底200表面、所述沟道层203表面、所述第一牺牲层204表面和所述第一开口202内形成层间介质层208，所述层间介质层208还位于所述伪栅极结构侧壁，且暴露出所述伪栅极201。
64.所述第一侧墙207的形成方法包括：在所述第一开口202侧壁形成所述第一侧墙207，所述第一侧墙207还位于所述伪栅极结构侧壁。
65.具体地，所述第一侧墙207的形成方法还包括：在所述第一开口202内、所述衬底200表面、所述伪栅极结构侧壁和顶部表面形成第一侧墙材料层(图中未标出)；刻蚀所述第一侧墙材料层，直到暴露出所述衬底200表面、所述伪栅极结构顶部表面和所述第一开口202底部表面。
66.所述第一侧墙207的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。本实施例中，所述第一侧墙207的材料为氮化硅。
67.所述第一侧墙207用于作为后续形成第二牺牲层提供外延生长的生长点，还为后续形成源漏层占据空间。
68.所述第一侧墙207的在沿所述第一方向上的尺寸范围为20纳米至40纳米。所述第一方向指所形成的器件的沟道方向。选取的所述第一侧墙207的尺寸范围的原因在于，所述第一侧墙207的厚度太薄，可能导致所述第一侧墙207因均匀性问题无法起到生长点的作用；而所述第一侧墙207的厚度受限于所形成的环绕式栅极器件的特征尺寸，因此也不能太大。
69.所述层间介质层208的形成方法包括：在所述衬底200表面、所述沟道层203表面、所述第一牺牲层204表面和所述第一开口202内、所述伪栅极结构表面形成介质材料膜；平坦化所述介质材料膜直到暴露出所述伪栅极201表面，形成所述层间介质层208。
70.请参考图11，去除所述伪栅极201，在所述层间介质层208内形成栅极开口209；去除所述栅极开口209底部暴露出的所述第一牺牲层204，在所述沟道层203之间形成栅沟槽210，所述栅沟槽210还暴露出所述第一侧墙207。
71.去除所述伪栅极201的刻蚀工艺包括干法刻蚀和湿法刻蚀中的一者或两者的结合。
72.去除所述栅极开口209底部暴露出的所述第一牺牲层204的工艺包括干法刻蚀和湿法刻蚀中的一者或两者的结合。
73.请参考图12，采用第一选择生长工艺，在所述栅沟槽210暴露出的所述沟道层203表面形成界面层211。
74.所述界面层211的材料包括氧化硅。本实施例中，所述界面层211的材料为氧化硅。
75.所述第一选择生长工艺包括第一成膜工艺和所述第一成膜工艺后的第一刻蚀工艺。
76.所述第一成膜工艺中，所述界面层211的材料在所述沟道层203表面的生长速率高于在所述第一侧墙207表面的生长速率。本实施例中，氧化硅材料在硅材料表面的生长速率高于在氮化硅材料表面的速率，因此在所述第一成膜工艺后，氧化硅材料在所述沟道层203表面的膜厚明显高于在所述第一侧墙207表面的膜厚。通过所述第一成膜工艺后的所述第一刻蚀工艺，在所述第一侧墙207表面和所述沟道层203表面相等刻蚀量的情况下，所述第一侧墙207表面的氧化硅材料膜被去除，而所述沟道层203表面的氧化硅材料有部分保留，最终只在所述沟道层203表面形成所述界面层211。
77.所述第一成膜工艺包括原子层沉积工艺。所述原子层沉积工艺具有很好的台阶覆盖率，有利于提高膜的均匀性。
78.所述第一刻蚀工艺包括原子层刻蚀工艺。所述原子层刻蚀工艺可以精密控制被去除的材料量，有利于提高刻蚀的均匀性。
79.请参考图13，形成所述界面层211后，采用第二选择生长工艺在所述栅沟槽210暴露出的所述第一侧墙207表面形成第二牺牲层212。
80.所述第二牺牲层212在沿所述第一方向上的尺寸范围为3纳米至8纳米。
81.所述第二牺牲层212的材料包括氮化硅、氮硼化硅或氮碳化硅中的一者或多者的结合。本实施例中，所述第二牺牲层212的材料为氮碳化硅。
82.所述界面层211的材料与所述第二牺牲层212的材料不同。所述界面层211和所述第二牺牲层212的材料不同，利用两者在所述第一侧墙207表面和所述沟道层203表面的不同，形成所述第二牺牲层212和所述界面层211，后续可选择对所述第二牺牲层212和所述界面层211具有较大选择比的刻蚀工艺，以去除所述第二牺牲层212的同时，而对所述界面层211的损伤较小。
83.所述第二选择生长工艺包括第二成膜工艺和所述第二成膜工艺后的第二刻蚀工艺。
84.所述第二成膜工艺中，所述第二牺牲层212材料在所述第一侧墙表面的生长速率高于在所述界面层表面的生长速率。本实施例中，氮碳化硅材料在氮化硅表面的生长速率高于在硅材料表面的生长速率，因此在所述第二成膜工艺后，所述第一侧墙207表面的氮碳化硅材料的膜厚明显高于在所述沟道层203表面的氮碳化硅材料的膜厚。通过成膜后的所述第二刻蚀工艺，在所述界面层211表面和所述第一侧墙207表面等量的刻蚀量的情况下，所述界面层211表面的氮碳化硅材料膜被去除，而所述第一侧墙207表面的氮碳化硅材料膜有部分保留，最终只在所述第一侧墙207表面形成所述第二牺牲层212。
85.所述第二成膜工艺包括原子层沉积工艺。所述原子层沉积工艺具有很好的台阶覆盖率，有利于提高膜的均匀性。后续所形成的空隙通过去除所述第二牺牲层212形成，所述原子层沉积工艺有利于形成均匀的且厚度可以精确控制的第二牺牲层212，从而有利于形成较好的空隙，进而提高器件的电学性能。
86.所述第二刻蚀工艺包括原子层刻蚀工艺。所述原子层刻蚀工艺可以精密控制被去除的材料量，有利于提高刻蚀的均匀性。
87.后续，形成所述第二牺牲层212后，在所述栅极开口209和所述栅沟槽210内形成栅极。本实施例中，形成所述第二牺牲层212后，形成所述栅极前，还去除所述界面层211，请参考图14。
88.请参考图14，去除所述界面层211。
89.去除所述界面层211，以便于后续在所述沟道层203表面形成栅介质层，有利于提高所形成栅极结构的电学性能。
90.去除所述界面层211的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或两者的结合。
91.请参考图15，形成所述第二牺牲层212后，在所述栅极开口209和所述栅沟槽210内形成栅极213。
92.本实施例中，去除所述界面层211后，形成所述栅极213前，还在所述栅沟槽210内和所述栅极开口209内形成栅介质层214。具体地，所述栅介质层214还位于所述栅沟槽210
暴露出的所述第二牺牲层212侧壁。
93.所述栅介质层214的材料包括高k介质，所述高k介质指介电常数k≧3.9。所述栅介质层214可显著减少栅介质层的量子隧穿效应，从而有效地改善栅极漏电流及其引起的功耗。
94.本实施例中，形成所述栅极介质层214后，形成所述栅极213前，还在所述栅极介质层214表面形成功函数层(图中未标出)。所述功函数层包括tin、tan、tial、tialc、taaln、tialn、tacn和aln中的一种或多种组合。
95.请参考图16，形成所述栅极213后，去除所述第二牺牲层212，以暴露出部分所述栅极213。
96.去除所述第二牺牲层212的刻蚀工艺对所述第二牺牲层212和所述沟道层203的选择比范围大于50:1。利于在去除所述第二牺牲层212时减少对所述沟道层203的影响，同时利于较好形貌的空隙。
97.本实施例中，所述第二牺牲层212的材料为氮碳化硅，所述沟道层203的材料为硅。所述第二牺牲层212和所述沟道层203材料性能的差异较大，很容易找到对所述第二牺牲层212和所述沟道层203具有较大选择比的刻蚀工艺，利于提高所形成的空隙的形貌。
98.去除所述第二牺牲层212的刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或两者的结合。本实施例中，去除所述第二牺牲层212的刻蚀工艺为干法刻蚀工艺。
99.本实施例中，具体地，形成所述栅极213后，去除所述第二牺牲层212前，还去除所述第一侧墙207，以在所述层间介质层208内形成第二开口215，所述第二开口215暴露出部分所述衬底200。
100.去除所述第一侧墙207的刻蚀工艺对所述侧墙和所述沟道层203的选择比范围大于50:1，利于在去除所述第一侧墙207时减少对所述沟道层203的影响。
101.去除所述第一侧墙207的刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或两者的结合。本实施例中，去除所述第一侧墙207的刻蚀工艺为干法刻蚀工艺。
102.请参考图17，在所述栅极结构两侧的所述衬底200上形成源漏层216，所述源漏层216、所述沟道层203和所述栅极213之间形成所述空隙217。
103.具体地，所述空隙217与所述沟道层203之间、所述空隙217和所述源漏层216之间还具有栅介质层214。
104.本实施例中，所述源漏层216的形成方法包括：在所述第二开口215内形成源漏层216，所述空隙217暴露出所述源漏层216。
105.所述源漏层216的形成工艺包括外延生长工艺。在所述源漏层216的形成过程中，所述源漏层216材料只能在所述第二开口215暴露出的所述衬底200和所述第二开口215暴露出的所述沟道层203侧壁外延生长，而所述栅介质层214可以阻挡所述源漏层216的材料向所述空隙217内的生长，有利于提高所述空隙217的形貌，提高器件性能的均匀性。
106.所述空隙217使得源漏层216和栅极213之间可采用真空或空气来隔离。根据电容与介电常数间的关系，介电常数越小，电容越小。在所述有材料中真空是介电常数最低的电介质(真空的介电常数值为1)，空气的介电常数值为1.0006，因此引入所述空隙作为源漏层与栅极的隔离层，可以降低栅极212和源漏层216间的寄生电容，从而提高器件的电学性能。
107.相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续
参考图17，包括：衬底200；位于所述衬底200上具有若干沟道层203，所述若干沟道层203沿所述衬底200表面法线方向间隔堆叠，且相邻所述沟道层203之间具有栅沟槽210(如图12所示)；横跨所述所述若干沟道层203表面的若干栅极结构，所述栅极结构包括栅极213，所述栅极结构位于所述沟道层203的部分顶部表面和部分侧壁表面，所述栅极结构还位于所述栅沟槽210内，位于栅沟槽210内的栅极结构侧壁相对于沟道层203侧壁凹陷；位于所述栅极结构两侧的所述衬底200上的源漏层216，所述源漏层216、所述沟道层203和所述栅极213之间具有空隙217。
108.本实施例中，所述半导体结构还包括：位于所述栅极结构两侧的所述若干沟道层203和所述栅沟槽210内的第一开口202(如图9所示)；所述源漏层216位于所述第一开口202侧壁；位于所述衬底200表面、所述沟道层203表面和所述第一开口202内的层间介质层208，所述层间介质层208还位于所述栅极结构侧壁和所述源漏层216侧壁。
109.所述空隙217使得源漏层216和栅极213之间可采用真空或空气来隔离。根据电容与介电常数间的关系，介电常数越小，电容越小。在所述有材料中真空是介电常数最低的电介质(真空的介电常数值为1)，空气的介电常数值为1.0006，因此引入所述空隙作为源漏层与栅极的隔离层，可以降低栅极213和源漏层间216的寄生电容，从而提高器件的电学性能。
110.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。