半导体互连结构的制备方法与流程

1.本发明涉及半导体领域，特别是涉及一种半导体互连结构的制备方法。


背景技术：

2.在集成电路早期发展中，技术进步的主要驱动力是依靠尺寸微缩。所谓摩尔定律是指集成电路上可以容纳的晶体管数目在大约每经过18个月到24个月便会增加一倍。换言之，处理器的性能大约每两年翻一倍，同时价格下降为之前的一半。
3.当单纯依靠尺寸微缩提升芯片性能的空间变小时，则出现了将不同功能的电路集成在一起，依靠尺寸微缩和设计优化两条路提升芯片性能。目前先进封装技术chiplet（可以理解为“芯粒”）的设计思路，开始将soc分解成 gpu、cpu、io 芯片等，然后通过sip技术将他们集成在一个封装结构内，这是一种非常优异的技术，可根据特定客户的独特需求定制产品。然而chiplet技术需要更高的互连密度，且需要考量在将这些芯片组装在一起时，如何保持制造流程的高效率问题。因此需要从传统的凸点焊接转向混合键合，现有的混合键合技术虽然具有较高的电流负载能力、小间距、较好的热性能等优势，但其制造成本非常高，且对介面平整度要求较高，工艺应用具有较大的局限性。
4.因此，提供一种半导体互连结构的制备方法，以提供一种新的金属互连方式，实属必要。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体互连结构的制备方法，用于解决现有技术中金属互连所面临的应用局限性的问题。
6.为实现上述目的及其他相关目的，本发明提供一种半导体互连结构的制备方法，包括以下步骤：提供第一半导体基底，所述第一半导体基底包括第一连接件；于所述第一半导体基底的表面形成第一金属互连层，所述第一金属互连层包括第一介电层及第一金属件，所述第一金属件贯穿所述第一介电层且与所述第一连接件电连接；提供第二半导体基底，所述第二半导体基底包括第二连接件；于所述第二半导体基底的表面形成第二金属互连层，所述第二金属互连层包括第二介电层及第二金属件，所述第二金属件贯穿所述第二介电层且与所述第二连接件电连接；于所述第一金属互连层及所述第二金属互连层中的至少一个的表面边缘形成键合件；基于所述键合件将所述第一金属互连层及所述第二金属互连层键合，且键合后的所述第一金属件与所述第二金属件之间具有相对设置的连接空间；采用化学镀，于所述连接空间处形成金属互连件以连接所述第一金属件与所述第
二金属件；形成底部填充层，填充所述第一金属互连层及所述第二金属互连层之间的间隙。
7.可选地，键合后，所述第一金属件的中心线与所述第二金属件的中心线相重合。
8.可选地，键合后，所述第一金属互连层与所述第二金属互连层之间的竖向距离为10μm~50μm。
9.可选地，所述键合件包括热固型键合件或uv键合件。
10.可选地，形成所述第一金属互连层的步骤包括于所述第一连接件上形成第一金属件，于所述第一半导体基底表面形成覆盖所述第一金属件的第一介电层，以及研磨所述第一介电层显露所述第一金属件；形成所述第二金属互连层的步骤包括于所述第二连接件上形成第二金属件，于所述第二半导体基底表面形成覆盖所述第二金属件的第二介电层，以及研磨所述第二介电层显露所述第二金属件。
11.可选地，所述第一半导体基底为晶圆，所述第二半导体基底为晶圆。
12.可选地，在形成所述键合件及进行所述键合步骤之间，还包括对所述第一半导体基底或所述第二半导体基底进行切割形成芯片的步骤，且所述键合件位于所述芯片的边缘。
13.可选地，未被切割的半导体基底包括tsv转接板。
14.可选地，所述第一半导体基底包括hbm tsv晶圆，所述第二半导体基底包括hbm tsv晶圆。
15.可选地，还包括研磨所述hbm tsv晶圆以显露tsv以及重复进行键合的步骤以制备hbm堆栈互连结构，其中堆栈的层数包括n层，n≥2。
16.如上所述，本发明的半导体互连结构的制备方法，在第一半导体基底的表面形成电性连接的第一金属互连层、在第二半导体基底的表面形成电性连接的第二金属互连层，并于第一金属互连层及第二金属互连层中的至少一个的表面边缘形成键合件，基于键合件提供位于第一金属件与第二金属件之间相对设置的连接空间，在进行键合工艺后，采用化学镀形成金属互连件以连接第一金属互连层中的第一金属件与第二金属互连层中的第二金属件，从而可通过化学镀的方式使得第一金属件与第二金属件实现良好的电性互连，制程中第一金属件与第二金属件具有良好的平坦度，且制程所需成本较低，从而可以进行高密度集成封装，实现高效率、低成本、工艺制程易控、适用范围广的半导体互连。
附图说明
17.图1显示为本发明中半导体互连结构的制备工艺流程图。
18.图2显示为实施例一中的晶圆的俯视结构示意图。
19.图3显示为图2的剖面结构示意图。
20.图4显示为实施例一中形成第一金属互连层后的结构示意图。
21.图5显示为实施例一中研磨第一金属互连层后的结构示意图。
22.图6显示为实施例一中形成键合件后的俯视结构示意图。
23.图7显示为图6的剖面结构示意图。
24.图8显示为实施例一中进行键合后的结构示意图。
25.图9显示为实施例一中进行化学镀后的结构示意图。
26.图10显示为实施例一中形成底部填充层后的结构示意图。
27.图11显示为实施例二中形成2层堆叠的hbm堆栈互连结构的结构示意图。
28.图12显示为实施例二中研磨显露tsv后的结构示意图。
29.图13显示为实施例二中形成3层堆叠的hbm堆栈互连结构的结构示意图。
30.图14显示为实施例二中形成4层堆叠的hbm堆栈互连结构的结构示意图。
31.图15显示为实施例三中芯片与tsv转接板构成的半导体互连结构的结构示意图。
32.图16显示为实施例三中形成塑封层后的结构示意图。
33.图17显示为实施例三中形成金属凸块后的结构示意图。
34.图18显示为实施例三中与基板键合形成散热盖板及金属凸块后的结构示意图。
35.元件标号说明110-第一半导体基底；101-芯片；111-第一连接件；120-第二半导体基底；121-第二连接件；210-第一金属互连层；211-第一金属件；212-第一介电层；220-第二金属互连层；221-第二金属件；222-第二介电层；300-键合件；400-金属互连件；500-底部填充层；600-金属凸块；700-塑封层；800-基板；900-散热盖板。
具体实施方式
36.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
37.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
38.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于
……
之间”表示包括两端点值。
39.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
40.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
41.实施例一如图1，本实施例提供一种半导体互连结构的制备方法，包括以下步骤：s1：提供第一半导体基底，所述第一半导体基底包括第一连接件；s2：于所述第一半导体基底的表面形成第一金属互连层，所述第一金属互连层包
括第一介电层及第一金属件，所述第一金属件贯穿所述第一介电层且与所述第一连接件电连接；s3：提供第二半导体基底，所述第二半导体基底包括第二连接件；s4：于所述第二半导体基底的表面形成第二金属互连层，所述第二金属互连层包括第二介电层及第二金属件，所述第二金属件贯穿所述第二介电层且与所述第二连接件电连接；s5：于所述第一金属互连层及所述第二金属互连层中的至少一个的表面边缘形成键合件；s6：基于所述键合件将所述第一金属互连层及所述第二金属互连层键合，且键合后的所述第一金属件与所述第二金属件之间具有相对设置的连接空间；s7：采用化学镀，于所述连接空间处形成金属互连件以连接所述第一金属件与所述第二金属件；s8：形成底部填充层，填充所述第一金属互连层及所述第二金属互连层之间的间隙。
42.本实施例的所述半导体互连结构的制备方法，在所述第一半导体基底的表面形成可电性连接的所述第一金属互连层、在所述第二半导体基底的表面形成可电性连接的所述第二金属互连层，并于所述第一金属互连层及所述第二金属互连层中的至少一个的表面边缘形成所述键合件，基于所述键合件提供位于所述第一金属件与所述第二金属件之间的所述连接空间，在进行键合工艺后，采用化学镀可在所述第一金属件与所述第二金属件之间相对设置的所述连接空间形成所述金属互连件，以连接所述第一金属互连层中的所述第一金属件与所述第二金属互连层中的所述第二金属件，从而可通过化学镀的互连方式，使得所述第一金属件与所述第二金属件实现良好的电性互连，制程中所述第一金属件与所述第二金属件具有良好的平坦度，且制程所需成本较低，从而可以进行高密度集成封装，实现高效率、低成本、工艺制程易控、适用范围广的半导体互连。
43.作为示例，所述半导体互连结构包括晶圆与晶圆之间的互连结构；或芯片与晶圆之间的互连结构。
44.以下结合图2~图10，对采用晶圆与晶圆之间互连形成的半导体互连结构进行介绍，具体可包括：首先，参阅图2及图3，执行步骤s1，提供第一半导体基底110，所述第一半导体基底110包括第一连接件111。
45.本实施例中，所述第一半导体基底110采用硅晶圆，但并非局限于此，晶圆的尺寸可包括如6英寸、8英寸、12英寸等，晶圆上具有多颗呈阵列分布的芯片101，关于所述芯片101的种类及尺寸此处不作限定，所述芯片101的正面具有用于电性引出的焊盘，该焊盘即可视为所述第一半导体基底110的所述第一连接件111。
46.接着，参阅图4及图5，执行步骤s2，于所述第一半导体基底110的表面形成第一金属互连层210，所述第一金属互连层210包括第一介电层212及第一金属件211，所述第一金属件211贯穿所述第一介电层212且与所述第一连接件111电连接。
47.具体的，所述第一金属件211可采用金属柱，如铜柱、铝柱等，形成方法可采用焊接；所述第一介电层212的材质可包括环氧树脂等绝缘材质，形成方法可采用沉积、注塑等
方式。关于所述第一金属件211及所述第一介电层212的材质及形成方法，此处不作过分限制。
48.本实施例中，形成所述第一金属互连层210的步骤可包括：于所述第一连接件111上形成所述第一金属件211；于所述第一半导体基底110表面形成覆盖所述第一金属件211的第一介电层212；研磨所述第一介电层212显露所述第一金属件211。
49.从而，可形成表面平坦度较高的所述第一金属互连层210。
50.接着，参阅图2~图5以及图8，执行步骤s3，提供第二半导体基底120，所述第二半导体基底120包括第二连接件121，以及执行步骤s4，于所述第二半导体基底120的表面形成第二金属互连层220，所述第二金属互连层220包括第二介电层222及第二金属件221，所述第二金属件221贯穿所述第二介电层222且与所述第二连接件121电连接。
51.具体的，本实施例中，所述第二半导体基底120采用与所述第一半导体基底110相同的硅晶圆，所述第二金属互连层220与所述第一金属互连层210可采用相同材质及结构，以形成晶圆对晶圆的所述半导体互连结构，有关所述第二金属互连层220的制备此处不作赘述，但所述第二半导体基底120及所述第二金属互连层220的材质、结构及制备并非局限于此。
52.接着，参阅图6及图7，执行步骤s5，于所述第一金属互连层210及所述第二金属互连层220中的至少一个的表面边缘形成键合件300。
53.具体的，本实施例中在所述第一半导体基底110上的所述第一金属互连层210的表面边缘形成所述键合件300，其中，图6中未示出所述第一金属互连层210。由于所述第一半导体基底110及所述第二半导体基底120均为晶圆级，从而在所述晶圆的边缘形成所述键合件300即可在不占用晶圆的有效面积的前提下形成所述键合件300，且可避免占用晶圆的有效面积。
54.作为示例，所述键合件300可包括热固型键合件或uv键合件，所述键合件300的种类具体可根据需要进行选择，通过所述键合件300可为后续所述第一金属互连层210及所述第二金属互连层220的键合提供支撑，以形成连接空间，其中uv键合件指紫外键合件。
55.接着，参阅图8，执行步骤s6，基于所述键合件300将所述第一金属互连层210及所述第二金属互连层220键合，且键合后的所述第一金属件211与所述第二金属件221之间具有相对设置的连接空间。
56.作为示例，键合后，所述第一金属互连层210与所述第二金属互连层220之间的竖向距离为10μm~50μm。
57.具体的，键合后，基于所述键合件300的支撑，所述第一金属互连层210与所述第二金属互连层220之间形成有间隙，该间隙在竖向上的距离可为10μm~50μm，如10μm、20μm、30μm、40μm、50μm等，具体可根据需要制备对应厚度的所述键合件300。
58.作为示例，键合后，所述第一金属件211的中心线与所述第二金属件221的中心线相重合。
59.具体的，本实施例中，所述第一半导体基底110由于与所述第二半导体基底120具有相同的结构，从而所述第一金属件211与所述第二金属件221具有相同结构，在键合时，通过对准可使得所述第一金属件211的中心线与所述第二金属件221的中心线相重合，从而可
使得所述第一金属件211与所述第二金属件221相对设置的所述连接空间位于所述第一金属件211与所述第二金属件221中间，从而便于后续进行所述化学镀工艺，但所述第一金属件211与所述第二金属件221之间的所述连接空间的位置并非局限于此。
60.接着，参阅图9，执行步骤s7，采用化学镀，于所述连接空间处形成金属互连件400以连接所述第一金属件211与所述第二金属件221。
61.具体的，所述金属互连件400的材质可包括与所述第一金属件211及所述第二金属件221相同的材质，如铜、银等，以提高结合稳定性，当然，所述金属互连件400也可采用与金属件不同的材质，即实现电性连接即可，此处不作过分限制。
62.接着，参阅图10，执行步骤s8，形成底部填充层500，填充所述第一金属互连层210及所述第二金属互连层220之间的间隙，从而通过所述底部填充层500对所述金属互连件400进行封装保护，关于所述底部填充层500的材料此处不作过分限制。
63.实施例二参阅图11，本实施例与实施例一的不同之处主要在于所述第一半导体基底110采用hbm tsv晶圆，所述第二半导体基底120采用hbm tsv晶圆，其中，hbm指高带宽内存，关于所述hbm tsv晶圆的结构此处不作过分限制，形成所述第一金属互连层210、第二金属互连层220、键合件300、金属互连件400、底部填充层500的步骤均可参阅实施例一，此处不作赘述。
64.进一步的，参阅图12~图14，还可包括研磨所述hbm tsv晶圆以显露tsv，以及重复进行键合的步骤，以制备hbm堆栈互连结构，其中，堆栈的层数可包括n层，n≥2，如n 为2、3、4、5等，此处不作过分限制，其中，图11示意了2层hbm堆栈互连结构，图13示意了3层hbm堆栈互连结构，在形成3层hbm堆栈互连结构时，如图12先研磨所述第二半导体基底120以显露所述tsv，而后以图12中形成的结构作为所述第一半导体基底110，显露的所述tsv作为所述第一连接件并参阅图11进行电性连接，即提供所述第二半导体基底120，重复进行形成所述第一金属互连层210、第二金属互连层220、键合件300、金属互连件400、底部填充层500的步骤以制备如图13所示的3层hbm堆栈互连结构，图14示意了4层hbm堆栈互连结构，其制备步骤此处不作赘述，可参阅3层的hbm堆栈互连结构的制备，且在键合完成后，还可包括形成金属凸块600的步骤，如图14，以便进行后续的电性连接。
65.实施例三参阅图15~图18，本实施例与实施例一的不同之处主要在于在形成所述键合件300及进行所述键合步骤之间，还包括对所述第一半导体基底110或所述第二半导体基底120进行切割形成芯片的步骤，以形成芯片与晶圆的半导体互连结构。其中，所述键合件300位于所述芯片的边缘，未被切割的基底可包括tsv转接板。
66.具体的，关于图15中的所述第二半导体基底120、第一金属互连层210、第二金属互连层220、键合件300、金属互连件400、底部填充层500的制备，均可参阅实施例一，此处不作赘述。在完成图15的半导体互连结构后，还可包括如图16中的形成塑封层700、图17中的形成金属凸块600、图18中的与基板800键合、形成底部填充层、形成金属凸块600及散热盖板900的步骤，以实现散热封装，此处不作过分限制。
67.综上所述，本发明的半导体互连结构的制备方法，在第一半导体基底的表面形成电性连接的第一金属互连层、在第二半导体基底的表面形成电性连接的第二金属互连层，
并于第一金属互连层及第二金属互连层中的至少一个的表面边缘形成键合件，基于键合件提供位于第一金属件与第二金属件之间相对设置的连接空间，在进行键合工艺后，采用化学镀形成金属互连件以连接第一金属互连层中的第一金属件与第二金属互连层中的第二金属件，从而可通过化学镀的方式使得第一金属件与第二金属件实现良好的电性互连，制程中第一金属件与第二金属件具有良好的平坦度，且制程所需成本较低，从而可以进行高密度集成封装，实现高效率、低成本、工艺制程易控、适用范围广的半导体互连。
68.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。