一种半导体器件制造方法及半导体器件与流程

1.本公开涉及半导体技术领域，尤其涉及一种半导体器件制造方法及半导体器件。


背景技术：

2.随着集成电路制造技术的不断发展，光刻工艺的发展经历了g线(g-line)光刻、i线(i-line)光刻、深紫外(duv)光刻和极紫外(euv)光刻等，对应的线宽越来越小，但同时，光刻工艺的成本也在不断上涨。
3.如今，半导体器件的小型化已经成为行业目标，为了实现半导体器件的小型化，就需要减小半导体器件的线宽，在现有技术中，一般通过购买高性能光刻机的方法减小线宽，但高性能光刻机价格昂贵，成本较高。


技术实现要素：

4.本公开提供了一种半导体器件制造方法及半导体器件，以至少解决现有技术中存在的以上技术问题。
5.根据本公开的第一方面，提供了一种半导体器件制造方法，该方法包括：在基底上沉积第一氧化层，并在所述第一氧化层上形成掩膜层以得到第一半导体器件，其中，所述第一氧化层的部分区域被所述掩膜层覆盖；对所述第一半导体器件进行刻蚀以得到第二半导体器件，在所述第二半导体器件中被所述掩膜层覆盖的第一氧化层区域形成凸起；在所述第二半导体器件的第一氧化层上沉积掺杂层，并对所述掺杂层进行刻蚀以得到第三半导体器件，在所述第三半导体器件中所述凸起的侧壁形成有掺杂壁；在所述第三半导体器件上沉积第二氧化层，所述第一氧化层与所述第二氧化层形成第三氧化层，并对所述第三氧化层进行研磨以得到第四半导体器件。
6.在一可实施方式中，所述对第一半导体器件进行刻蚀以得到第二半导体器件，包括：对所述第一半导体器件中未被所述掩膜层覆盖的第一氧化层区域进行刻蚀后，去除所述第一氧化层上覆盖的掩膜层，以得到具有凸起的第一氧化层。
7.在一可实施方式中，所述对掺杂层进行刻蚀以得到第三半导体器件，包括：根据预设参数对所述第二半导体器件的掺杂层刻蚀第一厚度，使刻蚀后得到的所述第三半导体器件中所述凸起的两侧形成具有第一预设宽度的掺杂壁，所述第一预设宽度为具有第二厚度的掺杂层区域的宽度，所述具有第二厚度的掺杂层区域附着在所述凸起的两侧壁，所述第一厚度小于所述第二厚度。
8.在一可实施方式中，所述在第三半导体器件上沉积第二氧化层，包括：在所述第三半导体器件上沉积第二氧化层，使所述第二氧化层完全覆盖所述第一氧化层及所述凸起，且所述第三半导体器件的第一氧化层和第二氧化层形成的第三氧化层整体具有第三厚度。
9.在一可实施方式中，所述对第三氧化层进行研磨以得到第四半导体器件，包括：对所述第三半导体器件中具有第三厚度的第三氧化层进行研磨，得到具有第四厚度氧化层的第四半导体器件，所述第四厚度小于所述第三厚度，且所述第四半导体器件中的掺杂壁高
度小于所述第三半导体器件中的掺杂壁高度。
10.在一可实施方式中，在得到第四半导体器件之后，所述方法还包括：在所述第四半导体器件上沉积第四氧化层，得到第五半导体器件，所述第五半导体器件中的第四氧化层完全覆盖具有第四厚度的氧化层及掺杂壁；对所述第五半导体器件的第四氧化层进行刻蚀，使所述掺杂壁上形成具有第二预设宽度的连接孔，得到具有所述连接孔的目标半导体器件。
11.在一可实施方式中，所述基底的材料包括硅、锗、氧化硅、砷化镓、氮化镓和碳化硅中的至少一种；所述掺杂层的材料包括铝、镓、硼、锑、砷和磷中的至少一种。
12.在一可实施方式中，所述沉积的工艺包括物理气相沉积工艺和化学气相沉积工艺中的至少一种。
13.在一可实施方式中，所述刻蚀的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的至少一种。
14.根据本公开的第二方面，提供了一种半导体器件，该半导体器件根据本公开所述的一种半导体器件制造方法制造而成。
15.本公开的一种半导体器件制造方法及半导体器件，首先在基底上沉积第一氧化层，并在第一氧化层上形成掩膜层以得到第一半导体器件，其中，第一氧化层的部分区域被掩膜层覆盖，然后对第一半导体器件进行刻蚀以得到第二半导体器件，在第二半导体器件中被掩膜层覆盖的第一氧化层区域形成凸起，之后在第二半导体器件的第一氧化层上沉积掺杂层，并对掺杂层进行刻蚀以得到第三半导体器件，在第三半导体器件中凸起的侧壁形成有掺杂壁，最后在第三半导体器件上沉积第二氧化层，第一氧化层与第二氧化层形成第三氧化层，并对第三氧化层进行研磨以得到第四半导体器件。由此，本公开的半导体器件制造方法，先构建凸起结构，然后依附凸起结构在凸起的侧壁形成掺杂壁，这样通过刻蚀能够控制得到的掺杂壁的宽度，从而达到减小半导体器件线宽的目的，同时，只需要在现有光刻机的条件下进行线宽的控制，不需要购买高性能光刻机，降低了半导体器件的制造成本。
16.应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
17.通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：
18.在附图中，相同或对应的标号表示相同或对应的部分。
19.图1示出了本公开第一实施例的一种半导体器件制造方法的流程示意图；
20.图2示出了本公开第一实施例的一种半导体器件制造方法的第一场景示意图；
21.图3示出了本公开第一实施例的一种半导体器件制造方法的第二场景示意图；
22.图4示出了本公开第一实施例的一种半导体器件制造方法的第三场景示意图；
23.图5示出了本公开第一实施例的一种半导体器件制造方法的第四场景示意图；
24.图6示出了本公开第一实施例的一种半导体器件制造方法的第五场景示意图；
25.图7示出了本公开第一实施例的一种半导体器件制造方法的第六场景示意图；
26.图8示出了本公开第六实施例的一种半导体器件制造方法的流程示意图；
27.图9示出了本公开第六实施例的一种半导体器件制造方法的第一场景示意图；
28.图10示出了本公开第六实施例的一种半导体器件制造方法的第二场景示意图。
具体实施方式
29.为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
30.图1示出了本公开第一实施例的一种半导体器件制造方法的流程示意图，如图1所示，该方法主要包括：
31.步骤s101，在基底上10沉积第一氧化层11，并在第一氧化层11上形成掩膜层12以得到第一半导体器件，其中，第一氧化层11的部分区域被掩膜层12覆盖。
32.图2示出了本公开第一实施例的一种半导体器件制造方法的第一场景示意图，如图2所示，在本实施例中，首先在基底10上沉积第一氧化层11，并在第一氧化层11的部分区域上形成掩膜层12从而得到如图2所示的第一半导体器件，其中，掩膜层12用于对第一氧化层11的部分区域进行遮盖，保证后续对第一氧化层11进行刻蚀时，掩膜层12覆盖区域下的第一氧化层不会被刻蚀。
33.步骤s102，对第一半导体器件进行刻蚀以得到第二半导体器件，在第二半导体器件中被掩膜层12覆盖的第一氧化层11区域形成凸起。
34.图3示出了本公开第一实施例的一种半导体器件制造方法的第二场景示意图，如图3所示，在本实施例中，获取到如图2所示的第一半导体器件之后，需要对第一半导体器件的第一氧化层11进行刻蚀以得到如图3所示的第二半导体器件，由于第一半导体器件中的第一氧化层11的部分区域被掩膜层12覆盖，因此，在第二半导体器件中被掩膜层12覆盖的第一氧化层区域不会被刻蚀，从而形成凸起a。
35.步骤s103，在第二半导体器件的第一氧化层11上沉积掺杂层13，并对掺杂层13进行刻蚀以得到第三半导体器件，在第三半导体器件中凸起的侧壁形成有掺杂壁。
36.图4示出了本公开第一实施例的一种半导体器件制造方法的第三场景示意图，如图3和图4所示，在本实施例中，获取到如图3所示的第二半导体器件之后，在第二半导体器件的第一氧化层11上沉积掺杂层13，由于第二半导体器件中被掩膜层覆盖的第一氧化层区域形成有凸起a，因此，在凸起a处沉积材料会依附凸起a的轮廓进行沉积，从而形成具有凸起形状的掺杂层13。
37.图5示出了本公开第一实施例的一种半导体器件制造方法的第四场景示意图，如图4和图5所示，在第二半导体器件的第一氧化层上沉积掺杂层13之后，还需要对掺杂层13进行刻蚀以得到如图5所示的第三半导体器件，由于第二半导体器件的掺杂层13依附凸起a进行沉积，因此在凸起a的两侧掺杂层13较厚，对掺杂层13整体向下刻蚀直到接触到第一氧化层11时停止刻蚀，就会在凸起的两个侧壁形成掺杂壁b。
38.步骤s104，在第三半导体器件上沉积第二氧化层，第一氧化层11与第二氧化层形成第三氧化层14，并对第三氧化层14进行研磨以得到第四半导体器件。
39.图6示出了本公开第一实施例的一种半导体器件制造方法的第五场景示意图，如图5和图6所示，获取到如图5所示的第三半导体之后，在第三半导体器件上沉积第二氧化层，第一氧化层11与第二氧化层共同形成第三氧化层14。具体地，在第三半导体器件上沉积第二氧化层时，第一氧化层与第二氧化层结合形成第三氧化层14的高度可以高于掺杂壁b的高度，如图6所示，也可以与掺杂壁b的高度相等。
40.图7示出了本公开第一实施例的一种半导体器件制造方法的第六场景示意图，如图6和图7所示，在第三半导体器件上形成第三氧化层14之后，需要对第三氧化层14进行研磨以得到如图7所示的第四半导体器件，从而保证第四半导体器件中露出掺杂壁b，且第四半导体器件的表面更加平整和美观。具体地，若第三氧化层14的高度高于掺杂壁b的高度，则对第三氧化层14进行研磨，直到露出掺杂壁b；若第三氧化层14的高度与掺杂壁b的高度相等，则可以不对第三氧化层14进行研磨，也可以对第三氧化层14和掺杂壁b组成的表面整体进行研磨，从而保证得到的第四半导体器件表面的平整性和美观性。
41.在本公开第一实施例中，首先构建凸起结构，然后依附凸起结构在凸起的侧壁形成掺杂壁，这样通过刻蚀能够控制得到的掺杂壁的宽度，可以得到较小的半导体器件线宽。本公开的实施例只需要在现有光刻机的条件下进行线宽的控制，不需要购买高性能光刻机，降低了半导体器件的制造成本。
42.在本公开第二实施例中，步骤s102中对第一半导体器件进行刻蚀以得到第二半导体器件，包括：对第一半导体器件中未被掩膜层12覆盖的第一氧化层11区域进行刻蚀后，去除第一氧化层11上覆盖的掩膜层12，以得到具有凸起的第一氧化层11。
43.如图2和图3所示，在本实施例中，对第一半导体器件中未被掩膜层12覆盖的第一氧化层区域进行刻蚀后，还需要去除第一氧化层上覆盖的掩膜层12，从而得到如图3所示的具有凸起a的第一氧化层11，便于后续在如图3所示的第二半导体器件的第一氧化层11上沉积掺杂层。
44.在本公开第三实施例中，步骤s103中对掺杂层进行刻蚀以得到第三半导体器件，包括：根据预设参数对第二半导体器件的掺杂层13刻蚀第一厚度，使刻蚀后得到的第三半导体器件中凸起的两侧形成具有第一预设宽度的掺杂壁，第一预设宽度为具有第二厚度的掺杂层13区域的宽度，具有第二厚度的掺杂层13区域附着在凸起的两侧壁，第一厚度小于第二厚度。
45.如图4和图5所示，在本实施例中，根据预设参数对第二半导体器件的掺杂层13整体向下刻蚀直到接触到第一氧化层11时停止刻蚀，此时，对掺杂层13刻蚀了第一厚度d1，但由于第二半导体器件的掺杂层13依附凸起进行沉积，在凸起两侧的掺杂层区域具有第二厚度d2，，且d1小于d2，因此，在由上向下的刻蚀过程中，对掺杂层13刻蚀第一厚度d1之后刻蚀停止，此时，凸起两侧具有第二厚度的掺杂层13区域会有部分刻蚀不到，会在得到的第三半导体器件中凸起的两侧形成具有第一预设宽度的掺杂壁b，第一预设宽度即凸起的两侧具有第二厚度d2的掺杂层区域的宽度，如图4所示，第一预设宽度即为w1，掺杂壁b的高度即为d2-d1。具体地，对于凸起两侧的掺杂层13区域，若将高度高于凸起表面的掺杂层13区域表示为第一区域，将高度低于凸起表面的掺杂层13区域表示为第二区域，则第一预设宽度w1即第一区域与第二区域重叠部分的宽度。在具体应用场景中，可以通过控制掺杂层13的沉积厚度控制第一预设宽度w1，例如，沉积的掺杂层13的厚度越小，则附着在凸起两侧具有第
二厚度的掺杂层13区域的宽度就越小，最终得到的掺杂壁b的第一预设宽度w1也就越小。
46.在一可实施方式中，预设参数可以为提前设置的硅信号的范围，由于对掺杂层进行刻蚀时，硅信号会上升，并持续在一定的范围内，当刻蚀到第一氧化层时，硅信号会下降，因此，可以对刻蚀过程中产生的实际硅信号进行监测，当实际硅信号在预设参数范围内，则继续进行刻蚀，若硅信号不在预设参数范围内，则停止刻蚀，由此即可得到如图5所示的第三半导体器件，其凸起两侧形成有掺杂壁b。
47.在本公开第四实施例中，步骤s104中在第三半导体器件上沉积第二氧化层，包括：在第三半导体器件上沉积第二氧化层，使第二氧化层完全覆盖第一氧化层11及凸起，且第三半导体器件的第一氧化层11和第二氧化层形成的第三氧化层14整体具有第三厚度。
48.在本实施例中，在如图5所示的第三半导体器件上沉积第二氧化层时，需要使第二氧化层完全覆盖第一氧化层11及凸起a，如图6所示，第一氧化层和第二氧化层形成的第三氧化层14整体具有第三厚度。
49.在本公开第五实施例中，步骤s104中对第三氧化层进行研磨以得到第四半导体器件，包括：对第三半导体器件中具有第三厚度的第三氧化层14进行研磨，得到具有第四厚度氧化层15的第四半导体器件，第四厚度小于第三厚度，且第四半导体器件中的掺杂壁高度小于第三半导体器件中的掺杂壁高度。
50.如图6所示，在本实施例中，在第三半导体器件上沉积第二氧化层形成第三氧化层14之后，需要对具有第三厚度的第三氧化层14进行研磨，直到得到的第四半导体器件中的掺杂壁高度小于第三半导体器件中的掺杂壁高度，如图7所示，且第四半导体器件中的氧化层15具有第四厚度，第四厚度小于第三厚度。
51.图8示出了本公开第六实施例的一种半导体器件制造方法的流程示意图，如图8所示，在步骤s104之后，该方法还包括：
52.步骤s105，在第四半导体器件上沉积第四氧化层16，得到第五半导体器件，第五半导体器件中的第四氧化层16完全覆盖具有第四厚度的氧化层15及掺杂壁。
53.步骤s106，对第五半导体器件的第四氧化层16进行刻蚀，使掺杂壁上形成具有第二预设宽度的连接孔，得到具有连接孔的目标半导体器件。
54.图9示出了本公开第六实施例的一种半导体器件制造方法的第一场景示意图，如图7和图9所示，在本实施例中，获取到第四半导体器件之后，还需要在第四半导体器件上沉积第四氧化层16，得到如图9所示的第五半导体器件，其中，第四氧化层16完全覆盖如图7中具有第四厚度的氧化层15和掺杂壁b。
55.图10示出了本公开第六实施例的一种半导体器件制造方法的第二场景示意图，如图9和图10所示，获取到第五半导体器件之后，对第五半导体器件的第四氧化层16进行刻蚀，使掺杂壁b上形成具有第二预设宽度的连接孔c，得到具有连接孔c的目标半导体器件。具体地，由于两个掺杂壁b之间的距离与掩膜层的宽度相等，因此，在对第四氧化层16进行刻蚀时，可以根据掩膜层的沉积位置以及掩膜层的宽度确定连接孔c的位置，从而保证可以准确的在掺杂壁b上形成连接孔c。需要强调的是，连接孔c的第二预设宽度可以小于掺杂壁b的第一预设宽度，也可以等于或大于掺杂壁b的第一预设宽度，在具体应用场景中，可以根据实际需求控制连接孔c的第二预设宽度。
56.在本公开第七实施例中，基底10的材料包括硅、锗、氧化硅、砷化镓、氮化镓和碳化
硅中的至少一种；掺杂层13的材料包括铝、镓、硼、锑、砷和磷中的至少一种；第一氧化层、第二氧化层、第三氧化层和第四氧化层的材料可以为二氧化硅；掩膜层12的材料可以为光刻胶，掩膜层12的宽度可以为200nm(纳米)。
57.在本公开第八实施例中，本公开中沉积的工艺包括物理气相沉积工艺和化学气相沉积工艺中的至少一种。
58.在本公开第九实施例中，本公开中刻蚀的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的至少一种。
59.根据本公开的实施例，本公开还提供了一种半导体器件，该半导体器件根据本公开的一种半导体器件制造方法制造而成。
60.应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。
61.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
62.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。