包含并行管线的设备和其制造方法与流程

1.所公开的实施例涉及设备，且具体地说，涉及具有用于管理数据管线的机构的半导体装置。


背景技术：

2.设备(例如，处理器、存储器装置、存储器系统或其组合)可包含经配置以存储和/或处理信息的一或多个半导体电路。举例来说，所述设备可包含存储器装置，例如易失性存储器装置、非易失性存储器装置或组合装置。例如动态随机存取存储器(dram)等存储器装置可利用电能来存储和存取数据。举例来说，存储器装置可包含针对高速数据传输实施双数据速率(ddr)介接方案(例如，ddr4、ddr5等)的ddr ram装置。
3.随着其它领域中的技术进步和增加的应用，市场持续寻求更快、更高效且更小的装置。为满足市场需求，半导体装置通过各种改进达到极限。一般来说，改进装置可包含增加电路密度、增加操作速度或以其它方式减小操作时延、增加可靠性、增加数据保持性、减小功耗或减小制造成本，以及其它度量。然而，此类改进通常可能给后续数据处理带来挑战(例如，由于实现目标变换的时间窗口减小)，且如果处置不当，可能会在数据传输中产生错误源。


技术实现要素：

4.根据本技术的一方面，提供一种设备。所述设备包括：外部时钟电路，其经配置以接收具有外部频率的外部时钟，其中所述外部时钟与外部装置共享；命令电路，其耦合到所述外部时钟电路，且经配置以从所述外部装置接收命令；一组管线，其耦合到所述命令电路且经配置以根据所接收命令处理数据单元，其中所述一组管线包含偶数管线和奇数管线，其中所述偶数管线和奇数管线经配置以分别根据偶数内部时钟和奇数内部时钟处理所存储数据单元的交替部分；读取状态电路，其耦合到所述外部时钟电路和所述命令电路，所述读取状态电路经配置以：将所述外部时钟标识为交替的偶数脉冲和奇数脉冲的序列，其中所述偶数脉冲与所述偶数内部时钟对准，且所述奇数脉冲与所述奇数内部时钟对准；以及生成用于表示是在所述外部时钟的奇数脉冲还是偶数脉冲上接收到所述读取命令的一或多个启用信号；以及定时控制电路，其耦合到所述读取状态电路和所述一组管线，所述定时控制电路经配置以：当第二所接收命令以最小分离跟在第一所接收命令后时，在时间上分离分别对应于所述第一所接收命令和所述第二所接收命令的第一输出序列和第二输出序列；以及当第一读取命令和第二读取命令相隔所述外部时钟的奇数数目个时钟脉冲时，维持分别响应于所述第一读取命令和所述第二读取命令而提供的第一读取数据与第二读取数据之间的分离。
5.根据本技术的另一方面，提供一种系统。所述系统包括：一组管线，其经配置以根据所接收命令处理数据单元，其中所述一组管线包含n数目个管线，每个管线经配置以根据具有作为外部时钟的外部频率的1/n的内部频率的对应内部时钟来处理所述数据单元的1/
n部分；处理状态电路，其经配置以：将所述外部时钟标识为n数目个脉冲的序列，其中所述序列中的每个脉冲对应于所述n数目个管线中的一者；以及生成用于每个所接收命令的一或多个启用信号，其中所述一或多个启用信号表示根据n数目个脉冲的所述序列中的位置的对应命令的接收时间；以及定时控制电路，其耦合到所述处理状态电路和所述一组管线，所述定时控制电路经配置以协调用于组合来自所述n数目个管线的输出以对应于所述数据单元的输出序列，其中所述输出序列根据所述一或多个启用信号来控制。
6.根据本技术的又一方面，提供一种方法。所述方法包括：根据所接收命令和具有作为外部时钟的外部频率的1/n的内部频率的对应内部时钟来处理数据单元的每个1/n部分；将所述外部时钟标识为n数目个脉冲的序列，其中所述序列中的每个脉冲对应于n数目个管线中的一者；针对每个所接收命令生成一或多个启用信号，其中所述一或多个启用信号表示根据n数目个脉冲的所述序列中的位置的对应命令的接收时间；以及协调用于组合来自所述n数目个管线的输出以对应于所述数据单元的输出序列，其中根据所述一或多个启用信号来控制所述输出序列。
7.根据本技术的再一方面，提供一种设备。所述设备包括：内部时钟电路，其经配置以基于外部时钟信号(ck)生成第一和第二内部时钟信号，其中所述第一和第二内部时钟信号(dll0、180)中的每一者的频率低于所述外部时钟信号的频率，且所述第一和第二内部时钟信号的相位彼此偏移；以及读取状态电路，其经配置以：响应于在偶数时钟循环接收到读取命令，生成偶数读取启用信号(rs_e)，所述偶数读取启用信号经配置以激活所述第一内部时钟信号的第一数目的脉冲，且激活所述第二内部时钟信号的与所述第一数目不同的第二数目的脉冲；以及响应于在奇数时钟循环接收到所述读取命令，生成奇数读取启用信号(rs_o)，所述奇数读取启用信号经配置以激活所述第一内部时钟信号的所述第二数目的脉冲，且激活所述第二内部时钟信号的所述第一数目的脉冲。
附图说明
8.图1是根据本发明技术的实施例的设备的框图。
9.图2是根据本发明技术的实施例的定时控制电路的框图。
10.图3a到3c说明根据本发明技术的实施例的内部和外部时钟的定时图。
11.图4a到4b说明根据本发明技术的实施例的背靠背命令的定时图。
12.图5a到5b说明根据本发明技术的实施例的经配置以使用交错启用信号的定时控制电路。
13.图5c说明根据本发明技术的实施例的交错启用信号的定时图。
14.图6a到6c说明根据本发明技术的实施例的经配置以使用斩波电路的定时控制电路。
15.图6d说明根据本发明技术的实施例的斩波电路的定时图。
16.图7是说明根据本发明技术的实施例操作设备的实例方法的流程图。
17.图8是包含根据本发明技术的实施例的设备的系统的示意图。
具体实施方式
18.如下文更详细地描述，本文公开的技术涉及一种用于管理并行管线的例如用于存
储器系统的设备、具有存储器装置的系统、相关方法等。所述设备(例如，存储器装置和/或包含存储器装置的系统)可包含用于例如响应于读取命令(例如，读取突发)而处理数据的一组并行数据管线(例如，偶数管线和奇数管线)。所述设备可使用相对于外部时钟具有降低的频率的对应内部时钟(例如，“偶数”时钟或dll0、“奇数”时钟或dll180等)。内部时钟可彼此相移预定量(例如，180
°
)。内部时钟可用于协调设备的输出路径的递送定时。换句话说，内部时钟可用于将来自并行管线的读取数据输出到外部接口(例如，数据(dq)垫)。因此，偶数管线可处理由偶数时钟驱动的读取数据，而奇数管线可处理由奇数时钟驱动的读取数据。
19.作为说明性实例，外部装置(例如，控制器)可根据外部时钟与存储器装置(例如，ddr存储器)交互。因此，外部装置可根据外部时钟发出读取命令，且根据外部时钟接收所提供的读取数据。在一些实施例中，存储器装置可实施n个管线(例如，两个管线)，每个管线处理读取数据的1/n部分(例如，两个管线中的每一者处理1/2)。管线可根据具有外部时钟的频率的1/n的对应内部时钟来操作。因此，并行管线可用于减少内部操作的时钟，由此减少和消除由增加的时钟速度引起的(由例如信号转换速率超过对应时间要求而引起的)错误。
20.由于可使用并行数据管线同时处理读取命令，因此设备可能实际上会丢失由外部时钟提供的粒度。因此，设备可跟踪哪些管线和内部时钟对应于输出数据的第一位。对于两个管线的说明性实例，设备可将外部时钟的交替脉冲任意地标记为偶数和奇数脉冲。偶数管线和偶数内部时钟可对应于偶数外部时钟脉冲，且奇数管线和奇数内部时钟可对应于奇数外部时钟脉冲。在处理读取命令时，设备可在接收读取命令时跟踪外部时钟的偶数/奇数状态。如果在偶数时钟脉冲上接收到读取命令，则所述设备可使用标记/指示偶数时钟的偶数启用信号(例如，启用偶数电路系统、“偶数指针”)以协调对输出数据的第一位的递送。如果在奇数时钟脉冲上接收到读取命令，则设备可使用标记/指示奇数时钟的奇数启用信号(例如，启用奇数电路系统、“奇数指针”)以协调对输出数据的第一位的递送。
21.并行管线可能需要额外考虑以处置背靠背过程。当两个读取命令由奇数数目的时钟脉冲分开时，所述两个读取命令可在交替管线处开始。因此，设备可在偶数启用信号与奇数启用信号之间交替以递送数据。作为说明性实例，可在偶数时钟脉冲处接收到第一读取命令，且可在奇数时钟脉冲处接收到第二读取命令。因此，第一读取命令可开始于偶数管线，且第二读取命令可开始于奇数管线。另外，设备可首先使用偶数启用信号，且随后切换到使用奇数启用信号。在此类情况下，当分离两个读取命令的时钟脉冲的数目减小时，在处理第一和第二读取命令时可能会出现定时冲突。当不充足或阈值数目的时钟脉冲分离两个读取命令时，设备可能不具有足够时间来从一个启用信号切换到另一启用信号，且这两个启用信号可能重叠。如下文更详细地描述，此冲突被称为“无间隙突发”或无间隙切换。在没有足够的时间间隙的情况下，偶数和奇数时钟可能不能够在正确时间将输出数据的位递送到输出路径，且可能导致输出数据中的错误。举例来说，如果无间隙突发未以适当方式处置，则第一输出数据的末尾位可能被忽略或与第二读取命令的前导位合并。
22.如在下文详细描述，本发明技术的实施例可包含经配置以协调启用信号且协调并行管线的位输出的电路/功能。举例来说，设备(例如，存储器装置)可包含定时控制电路，所述定时控制电路经配置以使用(1)一组交错启用信号，或(2)用于管理并行数据管线的启用信号的定时的斩波电路。
23.交错启用信号可包含在时间上交错的用于每个数据管线的单独启用信号的顺序集合(例如，具有早期和晚期偶数启用信号的偶数集合，以及具有早期和晚期奇数启用信号的奇数集合)。对于每个管线，定时控制电路可使用(1)早期启用信号来发起且处置输出数据的前导位的递送，以及(2)晚期启用信号来处置输出数据的末尾位的递送。使用多个启用信号时，一个数据管线的早期启用信号可在时间上从另一数据管线的早期启用信号偏移或分离。类似地，一个数据管线的晚期启用信号可从另一数据管线的晚期启用信号偏移。因此，定时控制电路可使用晚期启用信号来确保在使用早期启用信号在两个读取命令之间变换的同时或与其并发地递送输出数据的正确的末尾位。
24.斩波电路可移除当前读取命令的未使用处理持续时间(例如，末尾时钟脉冲)，且将其应用为下一读取命令的新前导位。举例来说，当输出数据包含循环冗余校验(crc)数据时，总数目位无法被四整除(例如，将输出位的总数目除以四的余数可为正整数/非零整数)。此情况还可对应于对输出位长度的最大限制。因此，斩波电路可移除最大输出长度之后的末尾持续时间(例如，匹配正/非零整数余数的时钟脉冲)，并将所述末尾持续时间附加到下一读取命令的前导位之前。使用斩波电路，定时控制电路可确保当前读取命令的末尾位的递送与下一读取命令的前导位的递送之间的分离。因此，定时控制电路可在无间隙突发情境下处置偶数和奇数启用信号，且确保输出数据的位的及时和无错递送。
25.图1是根据本发明技术的实施例的设备100(例如，半导体裸片组件，包含3di装置或裸片堆叠式封装)的框图。举例来说，设备100可包含dram(例如，ddr4 dram、ddr5 dram、lp dram、hbm dram等)或其中包含一或多个裸片/芯片的一部分。在一些实施例中，设备100可包含集成在单个半导体芯片上的ddr类型的同步dram(sdram)。
26.设备100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体(例如，存储体0到15)，且每个存储体可包含多个字线(wl)、多个位线(bl)，以及布置在字线与位线的相交处的多个存储器单元。存储器单元可包含数个不同存储器媒体类型中的任一者，包含电容式、磁阻式、铁电、相变等。字线wl的选择可由行解码器140执行，且位线bl的选择可由列解码器145执行。可为对应位线bl提供感测放大器(samp)且将所述samp连接到至少一个相应本地i/o线对(liot/b)，所述相应本地i/o线对继而可通过可充当开关的传输门(tg)耦合到至少一个相应主i/o线对(miot/b)。存储器阵列150还可包含板线和用于管理板线的操作的对应电路系统。
27.设备100可采用多个外部端子，其包含分别耦合到命令总线和地址总线以接收命令信号(cmd)和地址信号(addr)的命令端子和地址端子。设备100可进一步包含用以接收片选信号(cs)的片选端子、用以接收时钟信号ck和ckf的时钟端子、数据端子dq、rdqs、dbi和dmi、电源端子vdd、vss和vddq。
28.可从外部向命令端子和地址端子供应地址信号和存储体地址信号(图1中未展示)。可通过命令/地址输入电路105(例如，命令电路)将供应到地址端子的地址信号和存储体地址信号传输到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(xadd)供应到行解码器140，将经解码列地址信号(yadd)供应到列解码器145。地址解码器110还可接收存储体地址信号(badd)且将存储体地址信号供应到行解码器140和列解码器145两者。
29.可从存储器控制器向命令端子和地址端子供应命令信号(cmd)、地址信号(addr)
和片选信号(cs)。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令和写入命令)。片选信号可用于选择设备100以对提供给命令端子和地址端子的命令和地址作出响应。当将有效片选信号提供给设备100时，可将命令和地址解码，且可执行存储器操作。所述命令信号可作为内部命令信号icmd通过命令/地址输入电路105提供到命令解码器115。命令解码器115可包含用以解码内部命令信号icmd以生成用于执行存储器操作的各种内部信号和命令(例如，用以选择字线的行命令信号和用以选择位线的列命令信号)的电路。命令解码器115可进一步包含用于跟踪各种计数或值(例如，由设备100接收到的刷新命令或由设备100执行的自刷新操作的计数)的一或多个寄存器。
30.可从存储器阵列150中由行地址(例如，与有效命令一起提供的地址)和列地址(例如，与读取一起提供的地址)指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器可将内部命令提供到输入/输出电路160，使得可根据rdqs时钟信号通过读取/写入放大器155和输入/输出电路160从数据端子dq、rdqs、dbi和dmi输出读取数据。可在由读取时延信息rl定义的时间提供读取数据，所述读取时延信息rl可编程于设备100中，例如编程于模式寄存器(图1中未展示)中。读取时延信息rl可在ck时钟信号的时钟脉冲方面进行定义。举例来说，读取时延信息rl可以是当提供相关联的读取数据时在设备100接收到读取命令之后的ck信号的时钟脉冲数目。
31.写入数据可供应到数据端子dq、dbi和dmi。写入命令可由命令解码器115接收，所述命令解码器可将内部命令提供到输入/输出电路160，使得写入数据可由输入/输出电路160中的数据接收器接收，且通过输入/输出电路160和读取/写入放大器155供应到存储器阵列150。写入数据可写入由行地址和列地址指定的存储器单元中。可在由写入时延wl信息定义的时间处将写入数据提供到数据端子。写入时延wl信息可编程于设备100中，例如编程于模式寄存器(图1中未展示)中。可在ck时钟信号的时钟脉冲方面来定义写入时延wl信息。举例来说，写入时延wl信息可以是当接收到相关联写入数据时在设备100接收到写入命令之后的ck信号的时钟脉冲数目。
32.可向电源端子供应电源电势vdd和vss。这些电源电势vdd和vss可供应到内部电压发生器电路170。内部电压发生器电路170可基于电源电势vdd和vss生成各种内部电势vpp、vod、vary、vperi等。内部电势vpp可在行解码器140中使用，内部电势vod和vary可在包含在存储器阵列150中的感测放大器中使用，且内部电势vperi可在许多其它电路块中使用。
33.还可向电源端子供应电源电势vddq。可将电源电势vddq连同电源电势vss一起供应到输入/输出电路160。在本发明技术的实施例中，电源电势vddq可以是与电源电势vdd相同的电势。在本发明技术的另一实施例中，电源电势vddq可以是与电源电势vdd不同的电势。然而，可将专用电源电势vddq用于输入/输出电路160，使得由输入/输出电路160生成的电源噪声不会传播到其它电路块。
34.可向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号ck和ckf可供应到时钟输入电路120(例如，外部时钟电路)。ck和ckf信号可互补。互补时钟信号可具有相反的时钟电平且同时在相反时钟电平之间变换。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平变换到高时钟电平时，互补时钟信号
从高时钟电平转变到低时钟电平，且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平变换到高时钟电平。
35.时钟输入电路120中所包含的输入缓冲器可接收外部时钟信号。举例来说，当由来自命令解码器115的时钟/启用信号启用时，输入缓冲器可接收时钟/启用信号。时钟输入电路120可接收外部时钟信号以生成内部时钟信号iclk。可将内部时钟信号iclk供应到内部时钟电路130。内部时钟电路130可基于从命令/地址输入电路105接收到的内部时钟信号iclk和时钟启用(图1中未展示)而提供各种相位和频率受控制的内部时钟信号。举例来说，内部时钟电路130可包含接收内部时钟信号iclk且将各种时钟信号提供到命令解码器115的时钟路径(图1中未展示)。内部时钟电路130可另外提供输入/输出(io)时钟信号。io时钟信号可供应到输入/输出电路160，且可用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。可以多个时钟频率(例如，以外部时钟信号的一半频率提供io时钟信号)和/或不同相位(例如，提供从外部时钟信号相移0、90、180和/或270度的io时钟信号)提供io时钟信号，使得可以不同数据速率从设备100输出数据以及将数据输入到所述设备。当期望高存储器速度时，较高时钟频率可能合乎需要。当期望较低功耗时，较低时钟频率可能合乎需要。内部时钟信号iclk也可供应到定时发生器，且因此可生成各种内部时钟信号。
36.设备100可连接到能够利用存储器临时或永久性存储信息的数个电子装置中的任一者或其部件。举例来说，设备100的主机装置可以是计算装置，例如台式或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其一些部件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可以是联网装置(例如，交换器、路由器等)或数字图像、音频和/或视频的记录器、车辆、电器、玩具，或数种其它产品中的任一者。在一个实施例中，主机装置可直接连接到设备100，但在其它实施例中，主机装置可间接连接到存储器装置(例如，通过联网连接或通过中间装置)。
37.命令/地址输入电路105可包含读取状态(rs)电路190，其经配置以控制与并行管线相关联的时间表/定时。在一些实施例中，rs电路190可经配置以基于在命令/地址输入电路105处接收的读取命令来生成和控制一组启用信号(例如，偶数启用信号和/或奇数启用信号)。rs电路190可将所述一组启用信号提供到定时控制电路(tm)195。当在命令/地址输入电路105处接收到读取命令时，rs电路190可确定是在偶数时钟还是在奇数时钟上接收到命令。基于所述确定，rs电路190可生成一或多个对应启用信号以控制跨所述偶数和/或奇数管线的对应操作的定时。举例来说，当在偶数时钟脉冲上接收到读取命令时，读取状态电路190可生成偶数启用信号(例如，rs_e)以指示在偶数脉冲上接收到读取命令。当在奇数时钟脉冲上接收到读取命令时，读取状态电路190可生成奇数启用信号(例如，rs_o)以指示在奇数脉冲上接收到读取命令。在一些实施例中，电路190可以是处理状态电路。所述处理状态电路可经配置以基于在命令/地址输入电路105处接收的读取或写入命令而以类似于rs电路的方式生成和控制所述一组启用信号。
38.在一些实施例中(例如，当定时控制电路195用交错的启用机制实施时)，读取状态电路190和/或定时控制电路195可经配置以生成用于每个数据管线的一或多个额外启用信号。举例来说，如果在偶数时钟上接收到读取命令，则读取状态电路190和/或定时控制电路195可生成第一偶数启用信号(例如，rs_e1)，接着生成第二偶数启用信号(例如，rs_e2)。如果在奇数时钟上接收到读取命令，则读取状态电路190可生成第一奇数启用信号(例如，ro_
e1)，接着生成第二奇数启用信号(例如，rs_o2)。
39.输入/输出电路160可包含定时控制电路195，所述定时控制电路经配置以使用数据启用信号来协调来自并行管线的数据的输出。举例来说，响应于偶数启用信号，定时控制电路195可使用dll0(偶数时钟)将来自偶数管线的数据作为第一位输出数据(经由例如dq垫)输出。对于奇数启用信号，定时控制电路195可使用dll180(奇数时钟)将来自奇数管线的数据作为第一位输出数据输出。
40.图2是根据本发明技术的实施例的定时控制电路(例如，图1的定时控制电路195)的框图200。定时控制电路195可包含对应于偶数启用信号或响应于偶数启用信号而操作的偶数电路202，以及对应于奇数启用信号或响应于奇数启用信号而操作的奇数电路212。当在外部时钟的偶数脉冲上接收到读取命令时，可利用偶数电路202。对于偶数电路202，定时控制电路195可生成偶数启用信号rs_e。偶数启用信号rs_e可指示读取命令以偶数管线开始，且偶数时钟的时钟信号dll0递送读取数据的第一位。偶数电路202可包含移位寄存器204，其经配置以实施与时钟信号dll0(例如，偶数时钟)和时钟信号dll 180(例如，奇数时钟)同步的移位操作。移位寄存器204可包含呈级联和/或并联连接的n级触发器电路(ff_1到ff_n)，且可由偶数启用信号rs_e控制。
41.在一些实施例中，移位寄存器204可包含8级触发器电路(偶数电路202的ff_1到ff_8)，其中触发器电路ff_1到ff_4呈级联连接且触发器电路ff_5到ff_8呈并联连接。时钟信号dll0可通常输入到触发器电路ff_1到ff_4的时钟节点，而时钟信号dll180可通常输入到触发器电路ff_5到ff_8的时钟节点。当激活时钟信号dll0时，偶数启用信号rs_e可控制第一级的触发器电路ff_1的操作，且偶数启用信号rs_e可分别移到随后级的触发器电路ff_2到ff_8。偶数启用信号rs_e可接着响应于时钟信号dll0的激活而控制ff_2到ff_4的操作，且ff_5到ff_8处的偶数启用信号rs_e可响应于时钟信号dll180的激活而锁存。在一些实施例中，偶数电路202可启用循环冗余校验，且移位寄存器204可包含2个额外级的触发器电路ff_9和ff_10。当启用循环冗余校验时，定时控制电路195可生成或接收rdcrc启用信号。rdcrc启用信号可分别响应于时钟信号dll0和dll180的激活而控制移位寄存器204的最后两个级的触发器电路ff_9和ff_10的操作。
42.响应于时钟信号dll0的激活而控制触发器电路ff_1到ff_4和ff_9的操作的偶数启用信号rs_e和rdcrc启用信号可形成时钟信号元素0到4的序列rdclk0_e[0:4]。响应于时钟信号dll180的激活而由触发器电路ff_5到ff_8和ff_10锁存的偶数启用信号rs_e和rdcrc启用信号可形成时钟信号元素0到4的序列rdclk180_e[0:4]。定时控制电路195可随后将rdclk0_e[0:4]供应到合并电路208且将rdclk180_e[0:4]供应到合并电路218。偶数电路202可在rdclk180_e[0:4]之前开始生成rdclk0_e[0:4]，因为是在偶数时钟上接收到读取命令。因此，读取输出的第一位可以是由偶数管线产生的第一位。
[0043]
当在外部时钟的奇数脉冲上接收到读取命令时，可利用奇数电路212。对于奇数电路212，定时控制电路195可生成奇数启用信号rs_o。奇数启用信号rs_o可指示读取命令以奇数管线开始，且奇数时钟的时钟信号dll180递送读取数据的第一位。奇数电路212可包含移位寄存器214，其经配置以实施与时钟信号dll180(例如，奇数时钟)和时钟信号dll0(例如，偶数时钟)同步的移位操作。移位寄存器214可包含呈级联和/或并联连接的n级触发器电路(ff_1到ff_n)，且可由奇数启用信号rs_o控制。
[0044]
在一些实施例中，移位寄存器214可包含8级触发器电路(奇数电路212的ff_11到ff_18)，其中触发器电路ff_11到ff_14呈级联连接且触发器电路ff_15到ff_18呈并联连接。时钟信号dll180可通常输入到触发器电路ff_11到ff_14的时钟节点，而时钟信号dll0可通常输入到触发器电路ff_15到ff_18的时钟节点。当激活时钟信号dll180时，奇数启用信号rs_o可控制第一级的触发器电路ff_11的操作，且奇数启用信号rs_o可分别移到随后级的触发器电路ff_12到ff_18。奇数启用信号rs_o可接着响应于时钟信号dll180的激活而控制ff_12到ff_14的操作，且ff_15到ff_18处的奇数启用信号rs_o可响应于时钟信号dll0的激活而锁存。在一些实施例中，奇数电路212可启用循环冗余校验，且移位寄存器214可包含2个额外级的触发器电路ff_19和ff_20。当启用循环冗余校验时，定时控制电路195可生成或接收rdcrc启用信号(例如，读取crc启用信号)。rdcrc启用信号可分别响应于时钟信号dll180和dll0的激活而控制移位寄存器214的最后两个级的触发器电路ff_19和ff_20的操作。
[0045]
响应于时钟信号dll180的激活而由触发器电路ff_11到ff_14和ff_19锁存的奇数启用信号rs_o和rdcrc启用信号可形成时钟信号元素0到4的序列rdclk180_o[0:4]。响应于时钟信号dll0的激活而由触发器电路ff_15到ff_18和ff_20锁存的奇数启用信号rs_o和rdcrc启用信号可形成时钟信号元素0到4的序列rdclk0_o[0:4]。定时控制电路195可随后将序列rdclk180_o[0:4]供应到合并电路218且将序列rdclk0_o[0:4]供应到合并电路208。合并电路208可输出序列rdclk0[0:4]，而合并电路218可输出序列rdclk180[0:4]。奇数电路212可在rdclk0_o[0:4]之前开始生成rdclk180_o[0:4]，因为是在奇数时钟上接收到读取命令。因此，读取输出的第一位可以是由奇数管线产生的第一位。
[0046]
合并电路208和合并电路218可各自经配置以包含一组逻辑门，所述逻辑门组合来自偶数和奇数电路的输出以生成用于对应管线的协调时钟信号。举例来说，合并电路208可包含用以组合rdclk0_e[0:4]与rdclk0_o[0:4]以生成rdclk0[0:4]的电路系统。在一些实施例中，合并电路208和218可包含各自从偶数和奇数电路接收对应的协调位(例如，rdclk位0到3)的一组or门。因此，合并电路可允许来自偶数电路或奇数电路的有效时钟位作为读取时钟通过。
[0047]
合并电路208和218中的or门的数目可对应于移位寄存器204和214中的触发器电路的数目。举例来说，如果移位寄存器204和214各自包含n级触发器电路，则合并电路208和218可各自配置有n个or门。
[0048]
图3a到3c说明根据本发明技术的实施例的内部和外部时钟的定时图。图3a说明根据本发明技术的实施例的内部时钟信号dll0、dll90、dll180和dll270以及外部时钟信号clk的定时图300a。时钟电路(例如，图1的时钟输入电路120)可根据外部频率处理由外部装置生成的外部时钟信号clk。rs电路190可将外部时钟信号标识为n数目个时钟脉冲的重复序列。序列中的每个脉冲可对应于根据在命令电路105处接收到的命令来处理数据的n数目个管线中的一者。在一些实施例中，外部时钟信号clk可以是2个时钟脉冲的序列，其中2个脉冲的重复序列中的每个脉冲可对应于2个管线(例如，偶数管线或奇数管线)中的一者。出于说明性目的，将使用其中n＝2且外部时钟对应于偶数脉冲和奇数脉冲的两管线配置来描述本发明技术的实施例，。然而，应理解，设备可用任何数目的管线(即，n》2)实施。
[0049]
在一些实施例中，例如对于ddr装置，内部时钟电路130可基于外部时钟信号clk生
成内部时钟信号dll0、dll90、dll180和dll270。每个内部时钟信号可具有占外部频率的1/n的内部频率。在一些实施例中，当外部时钟信号clk是对应于2个管线的2个脉冲的序列时，内部频率可以是外部频率的1/2(例如，当n＝2时)。每个内部时钟信号可彼此相移预定量。举例来说，dll90可从dll0相移90度，dll180可从dll90相移90度，且dll270可从dll180相移90度。作为说明性实例，dll0可与第一外部时钟脉冲的上升沿对准，且dll90可与第一外部时钟脉冲的下降沿对准。类似地，dll 180可与紧跟在第一外部时钟脉冲之后的第二外部时钟脉冲的上升沿对准，且dll270可与第二外部时钟脉冲的下降沿对准。对于ddr实施方案，dll0、dll90、dll180和dll270中的每一者可用于协调存储器装置与控制器/主机之间的数据通信(例如，读取数据)。
[0050]
图3b说明根据本发明技术的实施例的对应于图2的偶数电路202的定时图300b。定时图300b可说明内部时钟信号dll0和dll180以及外部时钟信号clk。在一些实施例中，外部时钟信号clk可以是具有偶数时钟脉冲和奇数时钟脉冲的2个时钟脉冲的序列。换句话说，外部时钟信号clk可被标识为交替的偶数和奇数时钟脉冲的序列。外部时钟信号clk的偶数时钟脉冲可与偶数内部时钟或dll0对准，且外部时钟信号clk的奇数时钟脉冲可与奇数内部时钟或dll180对准。尽管在定时图300b中未展示，但偶数和奇数脉冲的下降沿可与上文所描述的dll90和dll270对准。
[0051]
对于由定时图300b说明的实例，命令电路105可从外部源接收偶数时钟脉冲上的读取命令(rd)。响应于接收到rd，rs电路190可生成偶数启用信号rs_e。对于ddr实施方案，偶数管线可接收偶数启用信号且处理存储在伴随rd的地址处的数据的位0、1、4、5、8、9、12、13、16和17。奇数管线可处理存储的数据单元的位2、3、6、7、10、11、14和15。换句话说，偶数管线可处理存储的数据单元的一部分位，且奇数管线可处理存储的数据单元的另一部分位。偶数启用信号rs_e可标记/指示dll0递送响应于接收到的命令rd而提供的读取数据的第一位(例如，dll0递送位0)。
[0052]
在一些实施例中，rs电路190可在接收到命令rd之后的一或多个时钟脉冲生成偶数启用信号rs_e。举例来说，在定时图300b中，可在接收到命令rd之后的2个时钟脉冲生成偶数启用信号rs_e。
[0053]
定时控制电路195可经配置以协调由偶数启用信号rs_e和奇数启用信号rs_o控制的序列，所述序列用于组合来自管线的输出以对应于数据单元。响应于偶数启用信号rs_e标记/指示dll0递送读取数据的第一位，偶数时钟dll0和奇数时钟dll180可用于递送读取数据的不同部分。设备可使用dll0来递送位0、4、8、12和16，所述位结合外部时钟信号clk的偶数时钟脉冲的上升沿定位或对准。设备可使用dll180来递送位2、6、10和14，所述位结合外部时钟信号clk的奇数时钟脉冲的上升沿定位或对准。在定时图300b中，可基于接收到偶数启用信号rs_e而选择第一位或位0。可在dll0的下一上升沿上驱动所选位。换句话说，位0可在被选择之后的一或多个时钟脉冲进行驱动。相应地，位1到16也在被选择之后的一或多个时钟脉冲进行驱动。
[0054]
图3c说明根据本发明技术的实施例的对应于图2的奇数电路212的定时图300c。定时图300c可说明内部时钟信号dll0和dll180以及外部时钟信号clk。在一些实施例中，外部时钟信号clk可以是具有偶数时钟脉冲和奇数时钟脉冲的2个时钟脉冲的序列。换句话说，外部时钟信号clk可标识为交替的偶数和奇数时钟脉冲的序列。外部时钟信号clk的偶数时
钟脉冲可与偶数内部时钟或dll0对准。外部时钟信号clk的奇数时钟脉冲可与奇数内部时钟或dll180对准。尽管在定时图300c中未展示，但偶数和奇数脉冲的下降沿可与上文所描述的dll90和dll270对准。
[0055]
对于由定时图300c所说明的实例，命令电路105可从例如外部装置接收奇数时钟脉冲上的读取命令rd。响应于接收到rd，rs电路190可生成奇数启用信号rs_o。对于ddr实施方案，奇数管线可接收奇数启用信号rs_o且处理存储在伴随rd的地址处的数据的位0、1、4、5、8、9、12、13、16和17。偶数管线可处理存储的数据单元的位2、3、6、7、10、11、14和15。换句话说，奇数管线可处理存储的数据单元的一部分位，且偶数管线可处理存储的数据单元的另一部分位。奇数启用信号rs_o可标记/指示dll180递送响应于接收到的命令rd而提供的读取数据的第一位(例如，dll180递送位0)。
[0056]
在一些实施例中，rs电路190可在接收到命令rd之后的一或多个时钟脉冲生成奇数启用信号rs_o。举例来说，在定时图300c中，可在接收到命令rd之后的2个时钟脉冲生成奇数启用信号rs_o。
[0057]
定时控制电路195可经配置以协调由偶数启用信号rs_e和奇数启用信号rs_o控制的序列，所述序列用于组合来自n数目个管线的输出以对应于数据单元。响应于奇数启用信号rs_o标记/指示dll180递送读取数据的第一位，奇数时钟dll180和偶数时钟dll0可用于递送读取数据的不同部分。设备可使用dll180来递送位0、4、8、12和16，所述位结合外部时钟信号clk的奇数时钟脉冲的上升沿定位或对准。设备可使用dll0来递送位2、6、10和14，所述位结合外部时钟信号clk的偶数时钟脉冲的上升沿定位或对准。在定时图300c中，可基于接收到奇数启用信号rs_o而选择第一位或位0。可在dll180的下一上升沿上驱动所选位。换句话说，位0可在被选择之后的一或多个时钟脉冲进行驱动。相应地，位1到16也在被选择之后的一或多个时钟脉冲进行驱动。
[0058]
图4a到4b说明根据本发明技术的实施例的背靠背命令的定时图。定时图用于说明并行管线响应于两个所接收命令(例如，读取命令)的操作。当在例如以偶数脉冲到达的匹配脉冲上接收到背靠背命令时，启用信号可保持开启，且同一电路可用于协调输出。相比之下，当在不同脉冲(例如，对于前一命令为偶数，对于后一命令为奇数)上接收到背靠背命令时，设备可能需要切换处理电路或管线协调。因此，图4a到4b可说明用于背靠背命令的非匹配到达的操作。
[0059]
图4a说明表示在充分分离的情况下接收到的背靠背命令的定时图400a。图1的命令电路105可在外部时钟clk的偶数时钟脉冲上接收第一命令rd0。响应于在偶数时钟脉冲上接收到第一命令rd0，rs电路190可生成图2的偶数启用信号rs_e。偶数启用信号rs_e可协调读取数据输出，如上文所描述。偶数启用信号rs_e随后可围绕由第一命令rd0提供的读取数据(例如，第一读取数据)的突发形成包络，且可用于递送读取数据的位。在接收到第一命令rd0之后的奇数数目个时钟脉冲，命令电路105可在外部时钟clk的奇数时钟脉冲上接收第二读取命令rd1。响应于第二命令rd1，rs电路190可生成协调读取数据输出的奇数启用信号rs_o。换句话说，设备100可从使用偶数启用信号切换到奇数启用信号。奇数启用信号rs_o随后可围绕由第二命令rd1提供的读取数据(例如，第二读取数据)的突发形成包络，且可用于递送读取数据的位。
[0060]
在一些实施例中，由于在生成启用信号与发出读取数据的突发之间的时延，在生
成启用信号的时间与从存储器装置驱动或输出读取数据的突发的时间之间可存在分离裕度。类似地，在启用信号被停用的时间与读取数据的突发完成递送的时间之间可存在分离裕度。时延和时间差越大，裕度越大。时延和时间差越小，裕度越小。因此，可在发出突发之前生成启用信号，以确保启用信号能够包络读取数据的所有位。
[0061]
在定时图400a中，可在充分分离的情况下接收第一命令rd0和第二命令rd1。当时钟脉冲的对应数目满足预定阈值时，可有充分分离，所述预定阈值可与执行命令所需的持续时间(例如，输出位长度)相关联。在一些实施例中，当未启用循环冗余校验时，当存在至少8个时钟脉冲将第一命令rd0与第二命令rd1分离时，这两个命令可充分分离。当启用循环冗余校验时，当存在至少9个时钟脉冲将第一命令rd0与第二命令rd1分离以顾及循环冗余校验数据时，这两个命令可充分分离。由于两个命令之间的充分分离，设备100可具有足够的时间从一个启用信号切换到另一启用信号(例如，偶数启用信号切换到奇数启用信号，或奇数启用信号切换到偶数启用信号)，且维持第一读取数据与第二读取数据之间的分离。因此，设备100可使用第一启用信号正确地递送第一读取数据的所有位，且随后及时切换到使用第二启用信号递送第二读取数据的所有位。换句话说，当两个命令之间存在充分分离时，第一启用信号可始终包络第一命令提供的读取数据的位的整个突发，且第二启用信号可始终包络第二命令提供的读取数据的位的整个突发。
[0062]
举例来说，如定时图400a中所展示，当在偶数脉冲上接收到第一命令rd0时，rs电路190可首先生成偶数启用信号rs_e。设备100可随后使用偶数启用信号来递送第一读取数据的位。rs电路190可随后在奇数脉冲上接收第二命令rd1，且随后生成奇数启用信号rs_o。由于第一命令rd0与第二命令rd1之间存在充分分离，因此当使用奇数启用信号rs_o时，设备100已完成递送第一读取数据的所有位。因此，设备100可使用奇数启用信号rs_o来递送第二读取数据的所有位，而不会与第一读取数据的递送冲突。尽管在定时图400a中展示在偶数脉冲上接收到的命令之后是在奇数脉冲上接收到的命令的情境，但可类似地发生在奇数脉冲上接收到第一命令之后在偶数脉冲上接收到第二命令的情境。因此，rs电路190可生成用于第一命令的奇数启用信号rs_o和用于第二命令的偶数启用信号rs_e。设备100可使用奇数启用信号rs_o来递送第一读取数据的位，且使用偶数启用信号rs_e来递送第二读取数据的位。
[0063]
图4b说明表示在无充分分离的情况下接收到的背靠背命令的定时图400b。在一些实施例中，当连续接收的命令相隔特定数目的时钟脉冲，例如当需要crc读出时的9个时钟脉冲(例如，对应于10个输出数据单元)，可能会发生定时冲突。在此类情况下，设备100可能没有足够的时间从一个启用信号切换到另一启用信号(例如，偶数启用信号切换到奇数启用信号，或奇数启用信号切换到偶数启用信号)。例如，第一读取数据的末尾位(例如，由第一命令rd0提供)可对应于第一启用信号(例如，偶数启用信号rs_e)，而(例如，由第二命令rd1提供的)第二读取数据的前导位可对应于第二启用信号(例如，奇数启用信号rs_o)。因此，在切换到第二启用信号之前，设备100可能没有足够的时间来递送所有第一读取数据。换句话说，当两个命令之间存在不充分分离时，第一启用信号无法包络第一读取数据的位的整个突发。激活偶数和奇数启用两者可同时激活图2的偶数和奇数电路，从而同时将偶数和奇数输出两者递送到合并电路。同时递送的输出可导致合并电路处的输出冲突和损坏。不充分分离可被称为无间隙突发情境402或无间隙切换，其中当发生切换到第二启用信号
时，第一读取数据的末尾位可能被忽略或与第二读取数据的前导位合并。
[0064]
举例来说，如定时图400b中所展示，当在偶数脉冲上接收到第一命令rd0时，rs电路190可首先生成偶数启用信号rs_e。设备100可随后使用偶数启用信号来递送第一读取数据的位。rs电路190可随后在奇数脉冲上接收第二命令rd1，且随后生成奇数启用信号rs_o。由于第一命令rd0与第二命令rd1之间存在不充分分离，因此当使用奇数启用信号rs_o时，设备100尚未完成递送第一读取数据的所有位。尽管如此，设备100继续使用奇数启用信号rs_o来递送第二读取数据的位，从而使第一读取数据的末尾位未被递送或与第二读取数据的前导位合并。无间隙突发情境402可导致输出数据中的错误或损坏。尽管在定时图400b中展示在偶数脉冲上接收到的命令之后是在奇数脉冲上接收到的命令的情境，但可类似地发生在奇数脉冲上接收到第一命令之后在偶数脉冲上接收到第二命令的情境。因此，rs电路190可生成用于第一命令的奇数启用信号rs_o和用于第二命令的偶数启用信号rs_e。设备100可使用奇数启用信号rs_o来递送第一读取数据的位，且使用偶数启用信号rs_e来递送第二读取数据的位。
[0065]
图5a到5b说明根据本发明技术的实施例的经配置以使用交错启用信号的定时控制电路195。图5a是根据本发明技术的实施例的经配置以使用交错启用信号rs_e1 552、rs_e2 554、rs_o1 562和rs_o2 564的定时控制电路195的框图500a。图1的设备100可包含交错启用发生器501，所诉交错启用发生器经配置以生成rs_e1 552、rs_e2554、rs_o1 562和/或rs_o2 564。交错启用发生器501可包含用于生成rs_e1 552、rs_e2 554、rs_o1 562和/或rs_o2 564的逻辑和驱动器。举例来说，交错启用发生器501可包含逻辑和/或延迟电路，所述逻辑和/或延迟电路经配置以分别在rs_e1 552或rs_o1 562之后的预定延迟持续时间之后生成rs_e2 554或rs_o2 564。
[0066]
在一些实施例中，rs电路190可包含交错启用发生器501。举例来说，当在偶数时钟脉冲上接收到读取命令时，rs电路190可使用交错启用发生器501将rs_e1 552且随后将rs_e2 554发送到定时控制电路195。另外，当在奇数时钟脉冲上接收到读取命令时，rs电路190可发送rs_o1 562，之后发送rs_o2 564。在其它实施例中，定时控制电路195可包含交错启用发生器501。rs电路190可生成第一个启用信号或触发信号，且将其发送到交错启用发生器501。交错启用发生器501可通过生成交错启用信号来作出响应，如上文所描述。
[0067]
定时控制电路195可包含对应于偶数启用信号或响应于偶数启用信号而操作的交错偶数电路502，以及对应于奇数启用信号或响应于奇数启用信号而操作的交错奇数电路512。当在外部时钟的偶数脉冲上接收到命令时，可利用交错偶数电路502。
[0068]
交错偶数电路502可包含移位寄存器504和移位寄存器510，所述移位寄存器各自经配置以实施与偶数时钟的时钟信号dll0和奇数时钟的时钟信号dll 180同步的移位操作。移位寄存器510和移位寄存器504可各自包含呈级联和/或并联连接的预定数目的触发器电路，所述触发器电路可分别由早期偶数启用信号rs_e1和晚期偶数启用信号rs_e2控制。移位寄存器510可根据rs_e1 552操作或启用，且移位寄存器504可根据rs_e2 554操作或启用。因此，移位寄存器510可生成内部时钟脉冲的初始部分(例如，rdclk0_e[0:x《4])，且移位寄存器504可生成内部时钟脉冲的后续部分(例如，rdclk0_e[x 1:4])。
[0069]
在一些实施例中，移位寄存器510可包含可由早期偶数启用信号rs_e1处的数据控制的4级触发器电路(交错偶数电路502的ff_1到ff_4)，其中触发器电路ff_1到ff_2呈级联
连接，且触发器电路ff_3到ff_4呈并联连接。时钟信号dll0可通常输入到触发器电路ff_1到ff_2的时钟节点，而时钟信号dll180可通常输入到触发器电路ff_3到ff_4的时钟节点。当激活时钟信号dll0时，早期偶数启用信号rs_e1可控制第一级的触发器电路ff_1的操作，且早期偶数启用信号rs_e1可分别移到随后级的触发器电路ff_2到ff_4。早期偶数启用信号rs_e1可接着响应于时钟信号dll0的激活而控制ff_2的操作，且早期偶数启用信号rs_e1可接着响应于时钟信号dll180的激活而控制ff_3到ff_4的操作。
[0070]
移位寄存器504可包含4级触发器电路(交错偶数电路502的ff_5到ff_8)，其中触发器电路ff_5到ff_6呈级联连接且触发器电路ff_7到ff_8呈并联连接。时钟信号dll0可通常输入到触发器电路ff_5到ff_6的时钟节点，而时钟信号dll180可通常输入到触发器电路ff_7到ff_8的时钟节点。当激活时钟信号dll0时，晚期偶数启用信号rs_e2可控制第一级的触发器电路ff_5的操作，且晚期偶数启用信号rs_e2可分别移到随后级的触发器电路ff_6到ff_8。晚期偶数启用信号rs_e2可接着响应于时钟信号dll0的激活而控制ff_6的操作，且晚期偶数启用信号rs_e2可接着响应于时钟信号dll180的激活而控制ff_7到ff_8的操作。在一些实施例中，交错偶数电路502可启用循环冗余校验，且移位寄存器504可包含2个额外级的触发器电路ff_9和ff_10。当启用循环冗余校验时，定时控制电路195可生成或接收rdcrc启用信号。rdcrc启用信号可分别响应于时钟信号dll0和dll180的激活而控制移位寄存器504的最后两个级的触发器电路ff_9和ff_10的操作。
[0071]
响应于时钟信号dll0的激活而由触发器电路ff_1到ff_2、ff_5到ff_6和ff_9锁存的偶数启用信号和rdcrc启用信号可形成时钟信号元素0到4的序列rdclk0_e[0:4]。响应于时钟信号dll180的激活而由触发器电路ff_3到ff_4、ff_7到ff_8和ff_10锁存的偶数启用信号和rdcrc启用信号可形成时钟信号元素0到4的序列rdclk180_e[0:4]。定时控制电路195可随后将rdclk0_e[0:4]供应到合并电路508且将rdclk180_e[0:4]供应到合并电路518。在一些实施例中，合并电路508和合并电路518可分别对应于图2的合并电路208和合并电路218。
[0072]
当在外部时钟的奇数脉冲上接收到命令时，可利用交错奇数电路512。交错奇数电路512可包含移位寄存器514和移位寄存器520，所述移位寄存器各自经配置以实施与偶数时钟的时钟信号dll0和奇数时钟的时钟信号dll 180同步的移位操作。移位寄存器520和移位寄存器514可各自包含呈级联和/或并联连接的预定数目的触发器电路，所述触发器电路可分别由早期奇数启用信号rs_o1和晚期奇数启用信号rs_o2控制。移位寄存器520可根据rs_o1 562操作或启用，且移位寄存器514可根据rs_o2 564操作或启用。因此，移位寄存器520可生成内部时钟脉冲的初始部分(例如，rdclk180_o[0:x《4])，且移位寄存器504可生成内部时钟脉冲的后续部分(例如，rdclk180_o[x 1:4])。
[0073]
在一些实施例中，移位寄存器520可包含可由早期奇数启用信号rs_o1处的数据控制的4级触发器电路(交错奇数电路512的ff_11到ff_14)，其中触发器电路ff_11到ff_12呈级联连接，且触发器电路ff_13到ff_14呈并联连接。时钟信号dll180可通常输入到触发器电路ff_11到ff_12的时钟节点，而时钟信号dll0可通常输入到触发器电路ff_13到ff_14的时钟节点。当激活时钟信号dll180时，早期奇数启用信号rs_o1可控制第一级的触发器电路ff_11的操作，且早期奇数启用信号rs_o1可分别移到随后级的触发器电路ff_12到ff_14。早期奇数启用信号rs_o1可接着响应于时钟信号dll180的激活而控制ff_12的操作，且早期
奇数启用信号rs_o1可接着响应于时钟信号dll0的激活而控制ff_13到ff_14的操作。
[0074]
移位寄存器514可包含4级触发器电路(交错奇数电路512的ff_15到ff_18)，其中触发器电路ff_15到ff_16呈级联连接且触发器电路ff_17到ff_18呈并联连接。时钟信号dll180可通常输入到触发器电路ff_15到ff_16的时钟节点，而时钟信号dll0可通常输入到触发器电路ff_17到ff_18的时钟节点。当激活时钟信号dll180时，晚期奇数启用信号rs_o2可控制第一级的触发器电路ff_15的操作，且晚期奇数启用信号rs_o2可分别移到随后级的触发器电路ff_16到ff_18。晚期奇数启用信号rs_o2可接着响应于时钟信号dll180的激活而控制ff_16的操作，且ff_17到ff_18处的晚期奇数启用信号rs_o2可响应于时钟信号dll0的激活而锁存。在一些实施例中，交错奇数电路512可启用循环冗余校验，且移位寄存器514可包含2个额外级的触发器电路ff_19和ff_20。当启用循环冗余校验时，定时控制电路195可生成或接收rdcrc启用信号。rdcrc启用信号可分别响应于时钟信号dll180和dll0的激活而控制移位寄存器514的最后两个级的触发器电路ff_19和ff_20的操作。
[0075]
响应于时钟信号dll180的激活而由触发器电路ff_11到ff_12、ff_15到ff_16和ff_19锁存的奇数启用信号和rdcrc启用信号可形成时钟信号元素0到4的序列rdclk180_o[0:4]。响应于时钟信号dll0的激活而由触发器电路ff_13到ff_14、ff_17到ff_18和ff_20锁存的奇数启用信号和rdcrc启用信号可形成时钟信号元素0到4的序列rdclk0_o[0:4]。定时控制电路195可随后将序列rdclk0_o[0:4]供应到合并电路508且将序列rdclk180_o[0:4]供应到合并电路518。在一些实施例中，合并电路508和合并电路518可分别对应于图2的合并电路208和合并电路218。合并电路508可输出序列rdclk0[0:4]，而合并电路518可输出序列rdclk180[0:4]。
[0076]
图5b说明根据本发明技术的实施例的交错启用信号的定时图500b。定时控制电路195可经配置以使用交错启用信号来递送由命令提供的输出数据的位。交错启用信号可包含具有早期偶数启用信号和晚期偶数启用信号的偶数集合，以及具有早期奇数启用信号和晚期奇数启用信号的奇数集合。早期偶数启用信号可从晚期偶数启用信号偏移，且早期奇数启用信号可从晚期奇数启用信号偏移。举例来说，早期启用信号530可以是早期偶数启用信号rs_e1，且晚期启用信号532可以是晚期偶数启用信号rs_e2。替代地，早期启用信号530可以是早期奇数启用信号rs_o1，且晚期启用信号532可以是晚期奇数启用信号rs_o2。在一些实施例中，rs电路190可生成早期启用信号530和晚期启用信号532。定时控制电路195可随后从rs电路190接收交错启用信号。在其它实施例中，定时控制电路195可生成早期启用信号530和晚期启用信号532。
[0077]
早期启用信号530和晚期启用信号532均可持续小于输出数据的位的突发长度的持续时间。因此，早期启用信号530可包络输出数据的前导位(例如，突发的早期分区)且协调偶数和奇数管线的前导位的递送。晚期启用信号532可包络输出数据的末尾位(例如，突发的晚期分区)且协调偶数和奇数管线的末尾位的递送。举例来说，早期启用信号530可处置输出数据的位0到x的递送，而晚期启用信号532可处置输出数据的位x 1到n的递送。n的值可表示输出数据中的最末位(例如，最低有效位或最高有效位)的标识符或位编号，且x可表示0与n之间的值。
[0078]
在一些实施例中，定时控制电路195可使用交错启用信号来协调输出数据的位的递送，即使当在不充分分离的情况下接收到第一命令和第二命令时(例如，图4b的无间隙突
发情境402)也如此。下文关于图5c和6c描述在无间隙突发情境402或无间隙切换情境中使用交错启用信号的更多细节。
[0079]
图5c说明根据本发明技术的实施例的交错启用信号的定时图500c。在定时图500c中，可接收未充分分离(例如，小于预定阈值的持续时间)的背靠背命令。图1的命令电路105可在外部时钟clk的偶数时钟脉冲上接收第一命令rd0。作为响应，rs电路190可生成早期偶数启用信号rs_e1。早期偶数启用信号rs_e1可标记/指示第一命令rd0以偶数管线开始，且dll0递送响应于第一命令rd0而提供的读取数据的第一位(例如，第一读取数据)。早期偶数启用信号rs_e1可随后在第一读取数据的前导位的突发周围形成包络，且可用于递送前导位。定时控制电路195可使用早期偶数启用信号rs_e1来协调所述第一读取数据的位0到x的递送(例如通过图1的i/o电路160)，如上文所描述。在生成早期启用信号之后，rs电路190可生成晚期偶数启用信号rs_e2。晚期偶数启用信号rs_e2可在第一读取数据的末尾位的突发周围形成包络，且可用于递送末尾位。定时控制电路195可使用晚期偶数启用信号rs_e2递送第一读取数据的位x 1到n。举例来说，在定时控制电路195使用早期偶数启用信号rs_e1递送第一读取数据的8个前导位(例如，位0到7)之后，定时控制电路195可切换到使用晚期偶数启用信号rs_e2递送第一读取数据的10个末尾位(例如，位8到17)。
[0080]
无间隙情境502可对应于命令电路105在定时控制电路195仍在使用晚期偶数启用信号rs_e2递送第一读取数据的末尾位时接收第二命令rd1。可在外部时钟clk的奇数时钟脉冲上接收第二命令rd1。响应于接收到第二命令rd1，rs电路190可生成早期奇数启用信号rs_o1且随后生成晚期奇数启用信号rs_o2。早期和晚期奇数启用信号可与偶数启用信号类似地针对对应方面标记/指示、包络和协调递送。
[0081]
通过对第一和第二命令中的每一者使用早期启用信号和晚期启用信号，早期偶数启用信号rs_e1可防止与早期奇数启用信号rs_o1重叠和冲突。类似地，晚期偶数启用信号rs_e2可防止与晚期奇数启用信号rs_o2重叠和冲突。早期和晚期启用信号可确保早期启用信号rs_e1与rs_o1之间的时间间隙，由此确保两个早期启用信号不会同时共存。因此，即使对于无间隙情境502，定时控制电路195也可确保在不与第二读取数据的前导位的递送冲突/碰撞的情况下递送第一读取数据的正确末尾位。晚期偶数启用信号rs_e2与早期奇数启用信号rs_o1之间的重叠不会扰乱递送，因为早期启用信号和晚期启用信号是用于处置读取数据的不同分区的单独启用信号。举例来说，电路502的ff10可针对rd0输出rdclk180_e[4]，而电路512的ff11针对rd1输出rdclk180_o[0]。然而，由于rs_e1被停用且与rs_o1分离，因此可停用从电路502输出的ff3，由此防止在用于rdclk180[0]的合并电路518处的任何冲突。基于交错启用信号，定时控制电路195可在两个数据突发之间提供平滑的变换，且确保在没有冲突或损坏的情况下为这些所述突发递送正确的数据。
[0082]
图6a到6c说明根据本发明技术的实施例的经配置以使用斩波电路600a的图1的定时控制电路195。图6a是根据本发明技术的实施例的斩波电路600a的框图。斩波电路600a可包含对应于或分别匹配图2中说明的偶数电路202、移位寄存器204、奇数电路212和移位寄存器214的偶数电路602、移位寄存器604、奇数电路612和移位寄存器614。因此，序列rdclk0_e[0:4]、rdclk0_o[0:4]、rdclk180_e[0:4]和rdclk180_o[0:4]可对应于图2中说明的序列rdclk0_e[0:4]、rdclk0_o[0:4]、rdclk180_e[0:4]和rdclk180_o[0:4]。斩波电路600a可包含斩波合并电路608和斩波合并电路618。
[0083]
图6b是根据本发明技术的实施例的图6a的斩波合并电路608和斩波合并电路618的框图。斩波合并电路608和618可包含经配置以组合来自偶数和奇数电路的输出以生成用于对应管线的协调时钟信号的电路系统。举例来说，斩波合并电路608可包含组合rdclk0_e[0:4]与rdclk0_o[0:4]以生成rdclk0[0:4]的逻辑门。在一些实施例中，斩波合并电路608和618中的每一者可包含各自从偶数和奇数电路接收对应的协调位(例如，rdclk位1到3)的一组or门632到636和642到646。对于第一时钟位，斩波合并电路608和618可包含用于分析/组合单独命令或背靠背命令的第一位和最末位的电路系统。举例来说，斩波合并电路608可包含：
[0084]
●
反相器或not门622，其输出rdclk0_e[0]的逻辑非(logical negation)，
[0085]
●
nor门620，其输出rdclk0_o[0]和rdclk0_o[4]的逻辑nor，以及
[0086]
●
or门630，其输出反相器622的输出与nor门620的输出的逻辑or作为rdclk0[0]。
[0087]
另外，斩波合并电路618可包含：
[0088]
●
反相器或not门652，其输出rdclk180_o[0]的逻辑非，
[0089]
●
nor门650，其输出rdclk180_e[0]和rdclk180_e[4]的逻辑nor，以及
[0090]
●
or门640，其输出反相器652的输出与nor门650的输出的逻辑or作为rdclk180[0]。
[0091]
斩波合并电路608可包含将rdclk0_e[4]输出为rdclk0[4]的缓冲门638，斩波合并电路618可包含将rdclk180_o[4]输出为rdclk180[4]的缓冲门648。因此，合并电路608和618可生成不能被4整除的重复模式(例如，其中rdclk0和rdclk180的组合长度除以四会产生非零余数)。
[0092]
合并电路608和618的电路设计(例如，门的数目)可取决于移位寄存器604和614中的触发器的数目(例如，输出/组合数据中的位数目)。举例来说，如果移位寄存器604和614各自包含n级触发器电路，则合并电路608和618可各自配置有至少n 2个门。
[0093]
图6c说明根据本发明技术的实施例的图6a的斩波电路600a的定时图600c。所说明的实例对应于在偶数时钟脉冲上接收命令，且rs电路190可生成偶数启用信号rs_e。配置有斩波电路600a的图1的定时控制电路195可从rs电路190接收偶数启用信号rs_e。斩波电路600a可随后输出rdclk0[0:4]和rdclk180[0:4]分别作为内部时钟信号dll0和dll180的序列。定时控制电路195可使用序列rdclk0[0:4]来递送由接收到的命令提供的读取数据的位0到1、4到5、8到9、12到13和16到17。定时控制电路195可使用序列rdclk180[0:4]来递送由接收到的命令提供的读取数据的位2到3、6到7、10到11和14到15。
[0094]
读取数据和/或与rdclk180[0:4]组合的rdclk0[0:4]的对应序列可能具有不能被4整除的长度(例如，当读取数据包含循环冗余校验数据时)，其中除读取数据的输出位总数目的余数可以是正整数/非零整数。斩波电路600a(通过例如斩波合并电路)可移除用于递送对应于余数(例如余数位)的读取数据的最末位的序列rdclk180[4]的时钟脉冲，且将其附加到下一命令的序列rdclk180[0]的时钟脉冲之前。换句话说，斩波电路600a可在内部停止或“斩除”余数位的突发，且将其应用为下一命令的前导突发。举例来说，当输出数据的长度为18位时，斩波电路600a可使用斩波合并电路中的第一位和/或最末位的逻辑门来停止输出数据的第19位和第20位的突发，且将所述突发应用为下一读取命令的第1位和第2位。
[0095]
在一些实施例中，当在不充分分离的情况下接收到第一命令和第二命令时(例如，
图4b的定时图400b的无间隙突发情境402)，定时控制电路195可使用斩波电路600a来协调输出数据的递送。由于第一命令(例如，第一读取数据)提供的输出数据的末尾位的突发被停止或“斩除”且被应用为第二命令的前导突发，因此第一读取数据的末尾位的递送不再与第二命令提供的输出数据(例如，第二读取数据)的前导位的递送冲突。换句话说，使用斩波电路600a，定时控制电路195可确保当前读取命令的末尾位的递送与下一读取命令的前导位的递送之间的分离。因此，定时控制电路195可在无间隙突发情境402下处置偶数和奇数启用信号，且确保输出数据的位的及时和无错递送。
[0096]
图6d说明根据本发明技术的实施例的图6a的斩波电路600a的定时图600d。所说明实例对应于在奇数时钟脉冲上接收第一命令rd0、在奇数时钟脉冲上接收第二命令rd1以及在偶数时钟脉冲上接收第三命令rd2。针对三个读取命令中的每一者，斩波电路600a可输出rdclk0[0:4]和rdclk180[0:4]分别作为内部时钟信号dll0和dll180的输出序列。定时控制电路195可使用序列rdclk180[0:4]来协调由第一和第二所接收命令提供的读取数据(例如，第一和第二读取数据)的位0到1、4到5、8到9、12到13和16到17的输出且使用序列rdclk0[0:3]来协调所述读取数据的位2到3、6到7、10到11和14到15的输出。定时控制电路195可使用序列rdclk0[0:4]来协调由第三接收命令提供的读取数据(例如，第三读取数据)的位0到1、4的5、8到9、12到13和16到17的输出，且使用序列rdclk180[0:3]来递送所述读取数据的位2到3、6到7、10到11和14到15。
[0097]
当在定时图600d中启用循环冗余校验时，所述读取数据和/或与第一命令rd0的rdclk180[0:4]组合的rdclk0[0:4]的对应输出序列可具有不能被4整除的长度(例如，5到7位、9到11位、17到19位等)。举例来说，可使用rdclk180[0:4]和rdclk0[0:3]来协调第一和第二读取数据的递送。另外，可使用rdclk0[0:4]和rdclk180[0:3]来协调第三读取数据的递送。因此，斩波合并电路608和618可有效地创建与不可被4整除的最大长度相对应的处理循环。
[0098]
作为说明性实例，当均在相同偶数/奇数脉冲(例如，偶数和偶数，或奇数和奇数)上接收到两个顺序信号或背靠背信号时，相应的处理循环可形成间隙650，其中时钟脉冲rdclk0[4]可保持不用于协调第一读取数据的位的输出。由于同一偶数/奇数电路(例如，移相器)可用于生成(1)第一读取数据的前一时钟序列的末端和(2)第二读取数据的后续时钟序列的开端，因此所得序列将是顺序的且不重叠。
[0099]
替代地，当在不同的时钟脉冲(例如，偶数和奇数，或奇数和偶数)上接收到两个顺序信号或背靠背信号时，相应的协调输出可能重叠。在重叠周期期间，两个协调电路的输出均可能有效。斩波合并电路608和610可包含位[0]和/或位[4]的额外逻辑以顾及重叠，如上文所描述。继续到第二命令rd1，斩波电路600a可移除或忽略第二命令rd1的rdclk0[4]，且在并发地输出rdclk180[4]的同时单独输出第三命令rd2的rdclk0[0]。通过斩除或停止第二命令rd1的最末时钟循环rdclk0[4]且协调rdclk0[0]的选择，斩波电路600a可保留最末时钟循环且将所述时间给予第三命令rd2的rdclk0[0]。因此，斩波电路600a可缩短协调第二读取数据的位的输出所需的持续时间(例如，在第二命令rd1与第三命令rd2之间仅存在9个时钟脉冲)。
[0100]
图7是说明根据本发明技术的实施例操作设备(例如，图1的设备100)的实例方法700的流程图。方法700可用于实施上文所描述的命令/地址输入电路、输入/输出电路、时钟
输入电路、rs电路和/或定时控制电路。另外，方法700可用于实施上文所描述的任何定时图(例如，图3b到3c的定时图300b到300c、图5b到5c的定时图500b到500c和/或图6c到6d的定时图600c到600d)。
[0101]
在框702处，设备100可从外部装置接收命令。所接收命令可以是由外部装置发出以从设备100请求数据的读取命令。在一些实施例中，设备100可实施各自处理数据的1/n部分的n个管线。举例来说，设备100可实施两个管线(例如，偶数管线和奇数管线)，每个管线处理所述数据的1/2部分。
[0102]
在框704处，设备100可根据内部时钟处理所存储的数据。设备100可根据对应内部时钟处理所存储的数据的每个1/n部分。对应内部时钟可具有内部频率，所述内部频率是外部时钟的外部频率的1/n。举例来说，当n＝2时，设备100可根据各自具有作为外部频率1/2的频率的偶数内部时钟(例如，dll0)和奇数内部时钟(例如，dll180)来处理数据的交替部分。
[0103]
在框706处，设备100可将外部时钟标识为n数目个时钟脉冲的序列。序列中的每个脉冲可对应于根据所接收命令来处理数据的n数目个管线中的一者。例如，当n＝2(例如，2个管线，即偶数管线和奇数管线)时，设备100可将外部时钟标识为2个时钟脉冲或交替偶数和奇数脉冲的序列。偶数脉冲可与偶数内部时钟对准，且奇数脉冲可与奇数内部时钟对准。
[0104]
在框708处，设备100可生成用于所述命令的启用信号。设备100可生成每个所接收命令的一或多个启用信号。所述一或多个启用信号可表示根据外部时钟的n数目个脉冲的序列中的位置接收到对应命令的时间。例如，当n＝2时，设备100可生成一或多个启用信号以用于表示是在外部时钟的奇数脉冲还是偶数脉冲上接收到命令。在一些实施例中，所述一或多个启用信号可包含偶数启用信号和奇数启用信号。在各种实施例中，所述一或多个启用信号可包含早期偶数启用信号，后跟着晚期偶数启用信号，和/或可包含早期奇数启用信号，后跟着晚期奇数启用信号。早期偶数启用信号可在时间上从晚期偶数启用信号偏移。早期奇数启用信号可在时间上从晚期奇数启用信号偏移。
[0105]
在框710处，设备100可协调所存储的数据的输出。设备100可协调输出序列(例如，rdclk0和rdclk180的组合)，所述输出序列用于组合来自n数目个管线的输出以对应于所述数据。输出序列可包含由上文所描述的定时控制电路(例如，定时控制电路的合并电路)生成的时钟信号元件/脉冲的序列。可根据一或多个启用信号来控制输出序列，以协调数据的输出。举例来说，设备100可接收第一命令，第二命令以最小分离跟随其后。设备100可在时间上分离分别对应于第一所接收命令和第二所接收命令的第一输出序列和第二输出序列。第一输出序列可用于协调响应于第一命令而提供的第一读取数据的输出。第二输出序列可用于协调响应于第二命令而提供的第二读取数据的输出。当第一命令和第二命令相隔外部时钟的奇数数目个时钟脉冲时，设备100可维持第一读取数据与第二读取数据之间的分离。
[0106]
在一些实施例中，设备100可使用一或多个启用信号维持所述分离。当分别在偶数和奇数循环上接收到第一和第二命令时，设备100可使用早期偶数启用信号来控制第一输出序列的一或多个前导时钟信号元素/脉冲，且协调第一读取数据的一或多个前导位的输出。设备100可使用晚期偶数启用信号来控制第一输出序列的一或多个末尾时钟信号元素/脉冲，且协调第一读取数据的一或多个末尾位的输出。然后，设备100可使用早期奇数启用信号来控制第二输出序列的一或多个前导时钟信号元素/脉冲，且协调第二读取数据的一
或多个前导位的输出。设备100可使用晚期奇数启用信号来控制第二输出序列的一或多个末尾时钟信号元素/脉冲，且协调第二读取数据的一或多个末尾位的输出。当分别在奇数和偶数循环上接收到第一和第二命令时，设备100可类似地使用交错奇数启用信号集合来控制第一输出序列，且使用交错偶数启用信号集合来控制第二输出序列。
[0107]
在各种实施例中，设备100可使用上文所描述的斩波电路维持分离。斩波电路可移除第一输出序列的一或多个末尾脉冲。在移除末尾脉冲之后，斩波电路可将第一输出序列的一或多个末尾脉冲附加在第二输出序列的一或多个前导脉冲之前。
[0108]
图8是包含根据本发明技术的实施例的设备的系统的示意图。上文参考图1到7描述的任何一种上述设备(例如，存储器装置)可并入到或实施于存储器(例如，存储器装置800)或大量更大和/或更复杂的任一系统中，其代表性实例是图8中示意性地展示的系统880。系统880可包含存储器装置800、电源882、驱动器884、处理器886和/或其它子系统或部件888。存储器装置800可包含与上文参考图1到7所描述的设备的特征大体上类似的特征，且因此可包含用于执行来自主机装置的直接读取请求的各种特征。所得系统880可执行广泛多种功能中的任一种，例如存储器存储、数据处理及/或其它合适的功能。因此，代表性系统880可包含但不限于手持式装置(例如，移动电话、平板电脑、数字阅读器和数字音频播放器)、计算机、车辆、电器和其它产品。系统880的部件可容纳在单个单元中或(例如，通过通信网络)分布在多个互连单元上。系统880的部件还可包含远程装置和广泛多种计算机可读媒体中的任一种。
[0109]
从前文应了解，本文中已出于说明的目的描述了所述技术的具体实施例，但可在不偏离本公开的情况下进行各种修改。另外，在特定实施例的上下文中描述的新技术的某些方面也可在其它实施例中组合或去除。此外，尽管已在那些实施例的上下文中描述了与新技术的某些实施例相关联的优势，但其它实施例也可展现此类优势，且并非所有实施例都要展现此类优势以落入所述技术的范围内。因此，本公开和相关联的技术可涵盖未明确地在本文中展示或描述的其它实施例。
[0110]
在上文所说明的实施例中，已在dram装置的上下文中描述了所述设备。然而，根据本发明技术的其它实施例配置的设备可包含除dram装置之外或代替dram装置的其它类型的合适存储媒体，例如并入有基于nand或基于nor的非易失性存储媒体(例如，nand快闪)的装置、磁性存储媒体、相变存储媒体、铁电存储媒体等。
[0111]
如本文所使用的术语“处理”包含操控信号和数据，例如写入或编程、读取、擦除、刷新、调整或改变值、计算结果、执行指令、汇编、传输，和/或操控数据结构。术语数据结构包含布置为位、字或码字、块、文件、输入数据、系统生成的数据(例如，计算出的或生成的数据)以及程序数据的信息。此外，如本文中所使用的术语“动态”描述在对应装置、系统或实施例的操作、使用或部署期间以及在运行制造商的固件或第三方固件之后或同时进行的过程、功能、动作或实施方案。动态地进行过程、功能、动作或实施方案可能在设计、制造和初始测试、设置或配置后或之后发生。
[0112]
以充分细节描述上文实施例以使所属领域的技术人员能够制作和使用实施例。然而，相关领域的技术人员将理解，所述技术可具有额外实施例，且所述技术可在没有上文参考图1到6描述的实施例的若干细节的情况下实践。