一种半导体器件及其制造方法

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。


背景技术：

2.环栅晶体管包括的栅堆叠结构不仅可以形成在沟道区的顶部、以及沿宽度方向的侧壁上，还可以形成在沟道区的底部，因此环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，可以提高包括该环栅晶体管的半导体器件的工作性能。
3.但是，在环栅晶体管包括的沟道区具有的每层沟道部的宽度较大时，环栅晶体管的驱动性能较低。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制造方法，用于提高环栅晶体管包括的沟道区中至少部分层纳米片的驱动能力，进而利于提升环栅晶体管的驱动性能。
5.本发明提供了一种半导体器件，该半导体器件包括：半导体基底、有源结构和栅堆叠结构。
6.上述有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沟道区包括第一沟道部和第二沟道部。第一沟道部具有沿半导体基底的厚度方向间隔分布的至少两层纳米片。第二沟道部至少自第一沟道部的顶部向下贯穿至少一层纳米片。每层纳米片与半导体基底之间、以及第二沟道部与半导体基底之间具有空隙。上述栅堆叠结构环绕在沟道区的外周。
7.与现有技术相比，本发明提供的半导体器件中，沟道区包括的每层纳米片与半导体基底之间、以及第二沟道部与半导体基底之间具有空隙。并且，栅堆叠结构可以通过该空隙环绕在沟道区的外周，因此本发明提供的半导体器件为环栅器件，以提高半导体器件的栅控能力。另外，上述沟道区包括第一沟道部和第二沟道部。其中，第一沟道部包括沿半导体基底的厚度方向间隔分布的至少两层纳米片。并且，第二沟道部至少自第一沟道部的顶部向下贯穿至少一层纳米片。基于此，虽然每层纳米片的宽度较大，使得其晶向为[100]晶向。但是被第二沟道部贯穿的每层纳米片，其能够与第二沟道部的相应部分连接。此时，在半导体器件处于开启状态时，第二沟道部的存在可以增大由被贯穿的每层纳米片与该第二沟道部相应部分所组成结构的导电面积。基于此，在每层纳米片沿长度方向两端所施加电压一定的情况下，增大上述每层组成结构的导电面积可以降低该组成结构的导电电阻，进而可以增大被贯穿的每层纳米片的电流，提高被贯穿的每层纳米片的驱动能力，最终可以提升半导体器件的驱动性能。
[0008]
本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
[0009]
提供一半导体基底。
[0010]
在半导体基底上形成有源结构。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沟道区包括第一沟道部和第二沟道部。第一沟道部具有沿半导体基底的厚度
方向间隔分布的至少两层纳米片。第二沟道部至少自第一沟道部的顶部向下贯穿至少一层纳米片。每层纳米片与半导体基底之间、以及第二沟道部与半导体基底之间具有空隙。
[0011]
形成环绕在沟道区外周的栅堆叠结构。
[0012]
与现有技术相比，本发明提供的半导体器件的制造方法具有的有益效果可以参考前文所述的半导体器件的有益效果分析，此处不再赘述。
附图说明
[0013]
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
[0014]
图1为本发明实施例中在半导体基底上形成至少两层叠层后的结构示意图；
[0015]
图2为本发明实施例中在半导体基底上形成至少两层叠层、以及位于至少两层叠层上的牺牲层后的结构示意图；
[0016]
图3为本发明实施例中形成掩膜层后的一种结构示意图；
[0017]
图4为本发明实施例中形成凹槽后的一种结构沿凹槽的宽度方向的纵向断面图；
[0018]
图5为本发明实施例中形成凹槽后的另一种结构沿凹槽的宽度方向的纵向断面图；
[0019]
图6为本发明实施例中形成半导体材料后的一种结构沿凹槽的宽度方向的纵向断面图；
[0020]
图7为本发明实施例中去除掩膜层后的一种结构沿凹槽的宽度方向的纵向断面图；
[0021]
图8为本发明实施例中去除掩膜层，并对半导体材料进行平坦化处理后的一种结构沿凹槽的宽度方向的纵向断面图；
[0022]
图9为本发明实施例中形成半导体材料后的另一种结构沿凹槽的宽度方向的纵向断面图；
[0023]
图10为本发明实施例中去除掩膜层后的另一种结构沿凹槽的宽度方向的纵向断面图；
[0024]
图11为本发明实施例中去除掩膜层，并对半导体材料进行平坦化处理后的另一种结构沿凹槽的宽度方向的纵向断面图；
[0025]
图12为本发明实施例中在半导体基底上形成鳍部后的第一种结构示意图；
[0026]
图13为本发明实施例中在半导体基底上形成鳍部后的第二种结构示意图；
[0027]
图14中的(1)部分为图13所示结构沿a-a’向的结构纵向断面图；图14中的(2)部分为图13所示结构沿b-b’向的结构纵向断面图；
[0028]
图15为本发明实施例中在半导体基底上形成鳍部后的第三种结构示意图；
[0029]
图16中的(1)部分为图15所示结构沿a-a’向的结构纵向断面图；图16中的(2)部分为图15所示结构沿b-b’向的结构纵向断面图；
[0030]
图17为本发明实施例中在半导体基底上形成鳍状结构后的一种结构示意图；
[0031]
图18为本发明实施例中形成牺牲栅后的一种结构示意图；
[0032]
图19为本发明实施例中形成栅极侧墙后的一种结构示意图；
[0033]
图20中的(1)部分为本发明实施例中形成栅极侧墙后沿鳍状结构的长度方向、且
在叠层处的结构纵向断面示意图；图20中的(2)部分为本发明实施例中形成栅极侧墙后沿鳍状结构的长度方向、且在半导体材料处的结构纵向断面示意图；
[0034]
图21中的(1)部分为本发明实施例中去除鳍状结构位于第一区域和第二区域的部分后沿鳍状结构的长度方向、且在叠层处的结构纵向断面示意图；
[0035]
图21中的(2)部分为本发明实施例中去除鳍状结构位于第一区域和第二区域的部分后沿鳍状结构的长度方向、且在半导体材料处的结构纵向断面示意图；
[0036]
图22中的(1)部分为本发明实施例中形成源区和漏区后沿鳍状结构的长度方向、且在叠层处的结构纵向断面示意图；图22中的(2)部分为本发明实施例中形成源区和漏区后沿鳍状结构的长度方向、且在半导体材料处的结构纵向断面示意图；
[0037]
图23中的(1)部分为本发明实施例中形成介电层后沿鳍状结构的长度方向、且在叠层处的结构纵向断面示意图；图23中的(2)部分为本发明实施例中形成介电层后沿鳍状结构的长度方向、且在半导体材料处的结构纵向断面示意图；
[0038]
图24中的(1)部分为本发明实施例中形成沟道区后沿沟道区的长度方向、且在第一沟道部处的结构纵向断面示意图；图24中的(2)部分为本发明实施例中形成沟道区后沿沟道区的长度方向、且在第二沟道部处的结构纵向断面示意图；
[0039]
图25中的(1)部分为本发明实施例中形成栅堆叠结构后沿沟道区的长度方向、且在第一沟道部处的结构纵向断面示意图；图25中的(2)部分为本发明实施例中形成栅堆叠结构后沿沟道区的长度方向、且在第二沟道部处的结构纵向断面示意图；
[0040]
图26中的(1)部分为本发明实施例中形成栅堆叠结构后沿沟道区的宽度方向的一种结构纵向断面示意图；图26中的(2)部分为本发明实施例中形成栅堆叠结构后沿沟道区的宽度方向的另一种结构纵向断面示意图；
[0041]
图27为本发明实施例提供的半导体器件的制造方法流程图。
[0042]
附图标记：11为半导体基底，12为叠层，121为牺牲层，122为沟道层，13为掩膜层，14为凹槽，15为半导体材料，16为鳍部，17为浅槽隔离结构，18为鳍状结构，181为第一区域，182为第二区域，183为第三区域，19为牺牲栅，20为栅极侧墙，21为源区，22为漏区，23为介电层，24为沟道区，241为第一沟道部，242为第二沟道部，25为栅堆叠结构。
具体实施方式
[0043]
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0044]
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0045]
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元
件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0046]
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
[0047]
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
[0048]
环栅晶体管包括的栅堆叠结构不仅可以形成在沟道区的顶部、以及沿宽度方向的侧壁上，还可以形成在沟道区的底部，因此环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，可以提高包括该环栅晶体管的半导体器件的工作性能。
[0049]
但是，当环栅晶体管包括的沟道区具有的每层沟道部的宽度较大时，环栅晶体管的驱动性能较差。具体的，因现有的鳍式场效应晶体管包括的沟道区的宽度相对较小、且高度相对较大，故鳍式场效应晶体管包括的沟道区的晶向通常为[110]晶向。而在环栅晶体管包括的沟道区具有的每层沟道部的宽度较大时，沟道区的晶向为[100]晶向。具有[100]晶向的沟道区的载流子迁移率低于具有[110]晶向的沟道区的载流子迁移率，从而导致具有[100]晶向沟道区的环栅晶体管的驱动性能低于具有[110]晶向沟道区的鳍式场效应晶体管的驱动性能。例如：当p型环栅晶体管包括的纳米片的材料为硅、且n型环栅晶体管包括的纳米片的材料为高迁移率材料时，上述p型环栅晶体管和上述n型环栅晶体管包括的沟道区的载流子迁移率均低于[110]晶向的沟道区的载流子迁移率，从而导致上述p型环栅晶体管和上述n型环栅晶体管的驱动性能降低。
[0050]
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，本发明实施例提供的半导体器件中，沟道区包括的第二沟道部至少自第一沟道部的顶部向下贯穿至少一层纳米片，以增大被贯穿的每层纳米片的电流，提高被贯穿的每层纳米片的驱动能力，最终可以提升半导体驱动性能。
[0051]
如图25中的(1)和(2)部分、以及图26中的(1)和(2)部分所示，本发明实施例提供的半导体器件包括：半导体基底11、有源结构和栅堆叠结构25。上述有源结构形成在半导体基底11上。有源结构包括源区21、漏区22、以及位于源区21和漏区22之间的沟道区24。沟道区24包括第一沟道部241和第二沟道部242。第一沟道部241具有沿半导体基底11的厚度方向间隔分布的至少两层纳米片。第二沟道部242至少自第一沟道部241的顶部向下贯穿至少一层纳米片。每层纳米片与半导体基底11之间、以及第二沟道部242与半导体基底11之间具有空隙。栅堆叠结构25环绕在沟道区24的外周。
[0052]
具体来说，上述半导体基底的具体结构可以根据实际应用场景设置。例如：该半导体基底可以为硅衬底、锗硅衬底、锗衬底、绝缘体上硅衬底等其上未形成有其它结构的半导体衬底。又例如：若本发明实施例提供的半导体器件应用至集成电路包括的第二层或更高
层的半导体器件，则半导体基底可以至少包括半导体衬底、形成在半导体衬底上的第一层器件结构、以及覆盖在第一层器件结构上的介电层。在此情况下，半导体基底所包括的各部分的材料可以根据实际需求设置，只要能够应用至本发明实施例提供的半导体器件中均可。
[0053]
对于上述栅堆叠结构来说，因沟道区包括的每层纳米片与半导体基底之间、以及第二沟道部与半导体基底之间具有空隙，并且栅堆叠结构可以通过该空隙环绕在沟道区的外周，故本发明实施例提供的半导体器件为环栅器件，以提高半导体器件的栅控能力。其中，该栅堆叠结构包括栅介质层、以及位于栅介质层上的栅极。栅介质层至少环绕在沟道区的外周。或者，如图26中的(1)和(2)部分所示，栅介质层还可以形成在栅极与半导体基底11之间。具体的，上述栅介质层的材料可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为hfo2、zro2、tio2或al2o3等介电常数较高的绝缘材料。栅极的材料可以为多晶硅、tin、tan或tisin等导电材料。
[0054]
对于上述有源结构来说，从材料方面来讲，有源结构包括的源区、漏区和沟道区的材料可以为硅、锗硅、锗或三五族化合物等半导体材料。具体的，源区和漏区的材料可以相同，也可以不同。其中，当源区和漏区的材料相同时，可以在统一操作步骤中同时形成源区和漏区，简化半导体器件的制造过程。此外，沟道区包括的第一沟道部和第二沟道部的材料可以相同。例如：第一沟道部和第二沟道部的材料可以均为硅。或者，沟道区包括的第一沟道部和第二沟道部的材料也可以不同。例如：第一沟道部的材料可以为硅，第二沟道部的材料可以为锗硅。其中，因不同沟道材料的载流子迁移率不同，故当第一沟道部和第二沟道部的材料不同时，可以通过调整第二沟道部的材料种类和规格大小的方式来调控沟道区的驱动能力，进而提高本发明实施例提供的半导体器件在不同应用场景下的适用性。
[0055]
从结构方面来讲，第一沟道部可以仅包括两层纳米片，也可以包括三层以上层数的纳米片。第一沟道部包括的纳米片的具体层数、以及每层纳米片的具体规格可以根据实际需求进行设置，此处不做具体限定。
[0056]
至于上述沟道区包括的第二沟道部，如图26中的(1)和(2)部分所示，第二沟道部242至少自第一沟道部241的顶部向下贯穿至少一层纳米片。其中，如图26中的(1)部分所示，第二沟道部242的顶部高度可以大于第一沟道部241的顶部高度。或者，如图26中的(2)部分所示，第二沟道部242的顶部高度也可以等于第一沟道部241的顶部高度。第二沟道部242的具体高度可以根据实际需求进行设置，此处不做具体限定。
[0057]
值得注意的是，如图26中的(1)和(2)部分所示，虽然与宽度较小的纳米线相比，上述每层纳米片的宽度较大，使得每层纳米片的晶向为[100]晶向。但是被第二沟道部242贯穿的每层纳米片，其能够与第二沟道部242的相应部分连接。此时，在本发明实施例提供的半导体器件处于开启状态时，第二沟道部242的存在可以增大由被贯穿的每层纳米片与该第二沟道部242相应部分所组成结构的导电面积。基于此，在每层纳米片沿长度方向两端所施加电压一定的情况下，增大上述每层组成结构的导电面积可以降低该组成结构的导电电阻，进而可以增大被贯穿的每层纳米片的电流，提高被贯穿的每层纳米片的驱动能力，最终可以提升半导体器件的驱动性能。
[0058]
在上述内容的情况下，可以根据实际应用场景中对所要提高驱动能力的纳米片的层数，确定第二沟道部所贯穿的纳米片的层数。例如：当仅需要提高第一沟道部中位于上部
的纳米片的驱动能力的情况下，如图5所示，第二沟道部可以仅贯穿第一沟道部中位于上部的至少一层纳米片。又例如：如图26中的(1)和(2)部分所示，当需要提高第一沟道部241中所有层纳米片的驱动能力的情况下，第二沟道部242贯穿第一沟道部241包括的所有层纳米片。
[0059]
另外，可以理解的是，在一定范围内，第二沟道部的横截面积越大，被第二沟道部贯穿的纳米片的驱动能力的提升程度越高，因此可以根据实际场景中对相应纳米片驱动能力的提升程度要求等确定第二沟道部的形成范围。
[0060]
至于第二沟道部的长度延伸方向，可以根据实际应用场景设置，此处不做具体限定。
[0061]
在一种示例中，如图12、以及图25中的(1)和(2)部分所示，第二沟道部242可以沿第一沟道部241的长度方向(该方向平行于栅堆叠结构25的长度方向)延伸。在此情况下，如图12、以及图25中的(1)和(2)部分所示，第二沟道部242的长度可以等于第一沟道部241的长度。此时，如图26中的(1)和(2)部分所示，沿第一沟道部241的宽度方向，第二沟道部242将相应层纳米片分隔为两部分。其中，第一沟道部241的宽度方向平行于栅堆叠结构25的宽度方向。在该情况下，如图12所示，在形成制造第二沟道部的半导体材料15时，可以形成长度等于鳍状结构18长度的半导体材料15。基于此，在制造栅堆叠结构时，无须为了使得栅堆叠结构对准固定长度和固定位置的第二沟道部而严格要求制造条件和精度，降低对栅堆叠结构的制造难度。
[0062]
或者，第二沟道部的长度也可以小于第一沟道部的长度。
[0063]
在另一种示例中，如图15、以及图16中的(1)和(2)部分所示，第二沟道部也可以沿第一沟道部的宽度方向延伸。此时，如图15、以及图16中的(1)和(2)部分所示，第二沟道部的长度可以等于第一沟道部的宽度。或者，第二沟道部的长度也可以小于第一沟道部的宽度。
[0064]
在一种示例中，如图25中的(1)和(2)部分、以及图26中的(1)和(2)部分所示，上述半导体器件还包括浅槽隔离结构17、栅极侧墙20和介电层23。其中，上述浅槽隔离结构17形成在半导体基底11上，用于将半导体基底11具有的不同有源区隔离开，防止漏电。浅槽隔离结构17的厚度可以根据实际情况设置。浅槽隔离结构17的材料可以为sin、si3n4、sio2或sico等绝缘材料。上述栅极侧墙20至少形成在栅堆叠结构25沿长度方向的两侧，以将栅堆叠结构25包括的栅极与后续形成的其它导电结构隔离开，提高半导体器件的电学特性。栅极侧墙20的材料可以为氧化硅或氮化硅等绝缘材料。上述介电层23覆盖在半导体基底11上、且其顶部与栅堆叠结构25的顶部平齐。在实际制造过程中，该介电层23的存在可以保护源区21和漏区22不受后续去除牺牲层位于第三区域的部分等操作的影响，提高半导体器件的良率。介电层23的材料可以为氧化硅或氮化硅等绝缘材料。
[0065]
在一种示例中，上述半导体器件还可以包括内侧墙(图中未示出)。该内侧墙形成在栅堆叠结构与源区、以及栅堆叠结构与漏区之间，用于限定栅堆叠结构的长度。该内侧墙的材料可以为氧化硅或氮化硅等绝缘材料。
[0066]
如图27所示，本发明实施例还提供了一种半导体器件的制造方法。下文将根据图1至图26示出的操作的立体图或断面图，对制造过程进行描述。具体的，该半导体器件的制造方法包括以下步骤：
[0067]
首先，提供一半导体基底。该半导体基底的结构和材料可以参考前文，此处不再赘述。
[0068]
如图24中的(1)和(2)部分所示，在半导体基底11上形成有源结构。有源结构包括源区21、漏区22、以及位于源区21和漏区22之间的沟道区24。沟道区24包括第一沟道部241和第二沟道部242。第一沟道部241具有沿半导体基底11的厚度方向间隔分布的至少两层纳米片。第二沟道部242至少自第一沟道部241的顶部向下贯穿至少一层纳米片。每层纳米片与半导体基底11之间、以及第二沟道部242与半导体基底11之间具有空隙。
[0069]
具体来说，上述有源结构包括的源区、漏区和沟道区的具体结构与材料等信息可以参考前文，此处不再赘述。
[0070]
在实际的应用过程中，上述在半导体基底上形成有源结构可以包括以下步骤：
[0071]
如图1所示，沿半导体基底11的厚度方向，至少在半导体基底11上形成至少两层叠层12。每层叠层12包括牺牲层121、以及位于牺牲层121上的沟道层122。
[0072]
具体来说，上述沟道层是用于制造第一沟道部包括的纳米片的膜层，因此可以根据第一沟道部包括的纳米片的层数、以及纳米片的材料和厚度等信息确定半导体基底上形成的叠层的层数、以及沟道层的材料和厚度等。上述牺牲层用于形成相邻两层纳米片之间的空隙、以及底层纳米片与半导体基底之间的空隙，因此可以根据栅堆叠结构的规格确定牺牲层的厚度。另外，牺牲层的材料可以为任一种与沟道层材料不同的半导体材料。例如：在沟道层的材料为si的情况下，牺牲层的材料可以为si
0.6
ge
0.4
等。
[0073]
在实际的应用过程中，可以采用外延生长等工艺形成上述叠层。
[0074]
另外，如图2所示，在形成上述至少两层叠层12后，可以采用外延生长等工艺在上述至少两层叠层12上再额外形成一层牺牲层121。基于此，因上述至少两层叠层12中位于顶层的膜层为沟道层122，故在至少两层叠层12上再形成一层牺牲层121，可以在后续形成鳍状结构等操作中，通过位于顶层的牺牲层121保护位于其下的沟道层122不受影响，提高基于该沟道层122形成的纳米片的质量，进一步提高半导体器件的驱动性能。该位于顶层的牺牲层121的具体厚度可以根据实际需求进行设置，此处不做具体限定。
[0075]
当然，若在实际的应用过程中，对位于顶层的沟道层的质量要求相对较低，或者后续形成鳍状结构等操作对位于顶层的沟道层的影响较小，也可以不用形成上述位于顶层的牺牲层。
[0076]
如图6至图11所示，至少在至少两层叠层12中形成第二沟道部。接着，如图17所示，至少基于形成有第二沟道部的至少两层叠层12，在半导体基底11上形成鳍状结构18。该鳍状结构18包括第二沟道部。沿鳍状结构18的长度方向，鳍状结构18具有第一区域181、第二区域182、以及位于第一区域181和第二区域182之间的第三区域183。
[0077]
具体来说，如前文所述，第二沟道部的顶部高度大于等于第一沟道部的顶部高度。并且，至少两层叠层中的沟道层是用于制造纳米片的膜层，因此半导体基底上形成的至少两层叠层的顶部高度等于位于顶层的纳米片的顶部高度(即第一沟道部的顶部高度)。基于此，当第二沟道部的顶部高度等于第一沟道部的顶部高度时，需要在至少两层叠层中形成第二沟道部，且第二沟道部的顶部与位于顶层的沟道层的顶部平齐。而当第二沟道部的顶部高度大于第一沟道部的顶部高度时，第二沟道部不仅形成在至少两层叠层中，其还凸出于位于顶层的沟道层。
[0078]
另外，第二沟道部在至少两层叠层中的形成位置可以根据最终获得的半导体器件中第二沟道部在半导体基底上的形成位置进行确定。
[0079]
在实际的应用过程中，如图13、以及图14中的(1)和(2)部分所示，可以至少在两层叠层12中仅形成规格与第二沟道部相同的半导体材料15。此时，该半导体材料15即为第二沟道部。
[0080]
或者，如图12所示，在第二沟道部的长度延伸方向平行于栅堆叠结构的长度方向、且第二沟道部的长度等于第一沟道部的长度的情况下；或者，如图15、以及图16中的(1)和(2)部分所示，在第二沟道部的长度延伸方向平行于栅堆叠结构的宽度方向、且第二沟道部的长度等于第一沟道部的宽度的情况下，也可以形成沿相应方向将至少两层叠层12中相应沟道层122和牺牲层121分隔为两部分的半导体材料15。此时，半导体材料15位于第三区域的部分即为第二沟道部。
[0081]
示例性的，上述至少在至少两层叠层中形成第二沟道部可以包括步骤：如图3所示，在至少两层叠层12的部分区域上形成掩膜层13。如图4和图5所示，在掩膜层13的掩膜作用下，对至少两层叠层12进行图案化处理，以在掩膜层13和至少两层叠层12内形成凹槽14。凹槽14的深度小于掩膜层13和至少两层叠层12的厚度之和。如图6至图24所示，形成填充满凹槽的半导体材料15，并基于半导体材料15形成第二沟道部242。
[0082]
具体的，可以采用化学气相沉积和光刻等工艺，形成上述掩膜层。该掩膜层暴露的区域与上述半导体材料所形成的区域对应。掩膜层的材料可以为氮化硅、多晶硅或非晶硅等材料。另外，如图3所示，若在形成掩膜层13前，在至少两层叠层12上形成了牺牲层121，则掩膜层13形成在牺牲层121的部分区域上。若在形成掩膜层前，未在至少两层叠层上形成牺牲层，则掩膜层形成在至少两层叠层的部分区域上。接着，如图4和图5所示，可以采用干法刻蚀或湿法刻蚀等工艺，对至少两层叠层12进行图案化处理，形成凹槽14。该凹槽14的规格与前文所述的半导体材料的规格相同。然后，如图6和图9所示，可以采用外延生长和化学机械抛光等工艺形成填充满凹槽的半导体材料15。最后，可以根据第二沟道部的高度确定基于半导体材料15形成第二沟道部的制造过程。其中，根据是否在至少两层叠层12上形成牺牲层121、以及第二沟道部的顶部高度，将基于半导体材料15形成第二沟道部至少分为以下三种情况：
[0083]
第一种：未在至少两层叠层上形成牺牲层、且第二沟道部的顶部高度等于第一沟道部的顶部高度。该情况下，掩膜层直接形成在至少两层叠层上。半导体材料凸出于顶层沟道层的部分位于掩膜层内。基于此，上述基于半导体材料形成第二沟道部包括步骤：如图10所示，采用湿法刻蚀或干法刻蚀等工艺，去除掩膜层。此时，半导体材料15凸出于顶层沟道层122的部分暴露在外。如图11所示，接着可以采用化学机械抛光等工艺，对半导体材料15进行平坦化处理，以去除半导体材料15凸出于至少两层叠层12的部分。此时，半导体材料15的剩余部分的顶部与顶层沟道层122的顶部平齐。
[0084]
第二种：未在至少两层叠层上形成牺牲层、且第二沟道部的顶部高度大于第一沟道部的顶部高度。在该情况下，掩膜层直接形成在至少两层叠层上、且半导体材料凸出于顶层沟道层的部分位于掩膜层内。基于此，上述基于半导体材料形成第二沟道部仅包括步骤：如图10所示，采用湿法刻蚀或干法刻蚀等工艺，去除掩膜层。此时，半导体材料15凸出于顶层沟道层122的部分得以保留，从而使得基于该半导体材料15形成的第二沟道部的顶部高
度可以大于第一沟道部的顶部高度。
[0085]
第三种：在至少两层叠层上形成有牺牲层。在该情况下，掩膜层形成在位于顶层的牺牲层的部分区域上。基于此，上述基于半导体材料形成第二沟道部包括步骤：如图7所示，采用湿法刻蚀或干法刻蚀等工艺，去除掩膜层。或者，上述基于半导体材料15形成第二沟道部包括步骤：如图7所示，先采用湿法刻蚀或干法刻蚀等工艺，去除掩膜层。如图8所示，并采用化学机械抛光等工艺，对半导体材料15进行平坦化处理，以去除半导体材料15凸出于位于顶层的牺牲层121的部分。
[0086]
需要说明的是，在上述第三种情况下，如图4和图5所示，因凹槽14贯穿掩膜层13、顶层牺牲层121、以及至少两层叠层12包括的部分层沟道层122和部分层牺牲层121内。相应的，如图6至图8所示，因半导体材料15填充满凹槽，故半导体材料15的高度等于凹槽的深度。基于此，无论仅是去除掩膜层13，还是在去除掩膜层13后又对半导体材料15暴露在外的部分进行了平坦处理，在上述第三种情况的两类操作后的半导体材料15的顶部至少与位于顶层的牺牲层121的顶部平齐，而位于顶层的牺牲层121的顶部高度大于位于顶层的沟道层122的顶部高度，因此基于上述第三种情况的两类操作后的半导体材料15形成的第二沟道部的顶部高度均大于第一沟道部的顶部高度。
[0087]
接着，可以采用自对准双重成像等技术，在位于顶层的牺牲层上形成相应掩膜层。如图12至图16中的(1)和(2)部分所示，并在相应掩膜层的掩膜作用下，刻蚀位于顶层的牺牲层121、至少两层叠层12、以及部分半导体基底11，以在半导体基底11上形成鳍部16。或者，未在至少两层叠层上形成牺牲层的情况下，需要刻蚀至少两层叠层、以及部分半导体基底，以在半导体基底上形成鳍部。然后，如图17所示，可以采用化学气相沉积和刻蚀等工艺，在半导体基底11上形成浅槽隔离结构17。该浅槽隔离结构17的顶部高度小于等于位于底层的牺牲层121的底部高度。其中，鳍部暴露在浅槽隔离外的部分为鳍状结构18。
[0088]
在实际的应用过程中，通常采用替代栅工艺形成半导体器件包括的栅堆叠结构，以提高所制造的栅堆叠结构的形成质量。在此情况下，在形成浅槽隔离结构后，并在进行后续操作前，上述半导体器件的制造方法还包括以下步骤：
[0089]
如图18至图20中的(1)和(2)部分所示，可以采用化学气相沉积和刻蚀等工艺，形成横跨在鳍状结构18对应第三区域183的部分上的牺牲栅19和栅极侧墙20。栅极侧墙20至少形成在牺牲栅19沿长度方向的两侧。该牺牲栅19的材料可以为多晶硅等材料。栅极侧墙20的材料和规格可以参考前文，此处不做再赘述。
[0090]
如图21和图22中的(1)和(2)部分所示，对鳍状结构位于第一区域和对第二区域的部分进行处理，以形成源区21和漏区22。
[0091]
在实际的应用过程中，可以在牺牲栅和栅极侧墙的掩膜作用下，采用离子注入工艺直接对鳍状结构位于第一区域和第二区域内的部分进行处理，形成源区和漏区。或者，如图21中的(1)和(2)部分所示，可以在牺牲栅19和栅极侧墙20的掩膜作用下，采用干法刻蚀或湿法刻蚀等工艺，去除鳍状结构位于第一区域和第二区域内的部分。如图22中的(1)和(2)部分所示，接着可以采用源漏外延方式在鳍状结构对应第三区域的部分沿长度的两侧分别形成源区21和漏区22。
[0092]
如图23中的(1)和(2)部分所示，可采用化学气相沉积和化学机械抛光等工艺，形成覆盖在半导体基底11上的介电层23。介电层23的顶部与牺牲栅19的顶部平齐。该介电层
23的材料可以参考前文，此处不再赘述。
[0093]
然后，可以采用干法刻蚀或湿法刻蚀等工艺，去除牺牲栅，以暴露出鳍状结构对应第三区域的部分，便于进行后续操作。
[0094]
如图24所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除每层牺牲层位于第三区域内的部分，以使得每层沟道层122形成相应层纳米片，获得第一沟道部241。
[0095]
如图25中的(1)和(2)部分、以及图26中的(1)和(2)部分所示，最后可以采用原子层沉积等工艺，形成环绕在沟道区24外周的栅堆叠结构25。该栅堆叠结构25的结构和材料可以参考前文，此处不再赘述。
[0096]
与现有技术相比，本发明实施例提供的半导体器件的制造方法的有益效果可以参考上述实施例提供的半导体器件的有益效果分析，此处不再赘述。
[0097]
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0098]
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。