半导体存储装置的制作方法

半导体存储装置
1.[相关申请]
[0002]
本技术享有以日本专利申请2020-156749号(申请日：2020年9月17日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]
以下所记载的实施方式涉及一种半导体存储装置。


背景技术：

[0004]
已知一种半导体存储装置，具备：多个第1配线，在第1方向上延伸且在与第1方向交叉的第2方向上排列；多个第2配线，在第2方向上延伸且在第1方向上排列，并分别与多个第1配线交叉；及多个存储单元，设置在多个第1配线与多个第2配线的交叉部分。


技术实现要素：

[0005]
本发明所要解决的课题在于提供一种能够良好地制造的半导体存储装置。
[0006]
一实施方式的半导体存储装置具备：第1区域，包括多个存储单元；第2区域，包括触点；及第3区域，与第1区域及第2区域中的至少一个区域相邻。第1区域具备：多个第1配线，在第1方向上延伸，且在与第1方向交叉的第2方向上排列；多个第2配线，在第2方向上延伸，在第1方向上排列，且分别与多个第1配线交叉；及多个存储单元，设置在多个第1配线与多个第2配线的交叉部分。第2区域具备在与第1方向及第2方向交叉的第3方向上延伸的触点。第3区域具备：多个第1虚设配线，在第1方向上延伸，且在第2方向上排列；及多个第2虚设配线，在第2方向上延伸，在第1方向上排列，且分别与多个第1虚设配线交叉。多个第2虚设配线中的、第1方向上最靠近第1区域或第2区域的第2虚设配线的在第1方向的宽度为第1方向上第二靠近第1区域或第2区域的第2虚设配线的在第1方向的宽度以下。
[0007]
一实施方式的半导体存储装置具备：第1区域，包括存储单元；第2区域，包括触点；及第3区域，与第1区域及第2区域中的至少一个区域相邻。第1区域具备：第1配线，在第1方向上延伸；第2配线，在与第1方向交叉的第2方向上延伸，且与第1配线交叉；及存储单元，设置在第1配线与第2配线的交叉部分。第2区域具备在与第1方向及第2方向交叉的第3方向上延伸的触点。第3区域具备：第1虚设配线，与第1配线或触点在第2方向上排列，且在第1方向上延伸；第2虚设配线，在第2方向上延伸，且与第1虚设配线交叉；第3虚设配线，在第1方向上延伸，且与第2虚设配线交叉；及第4虚设配线，与第2配线或触点在第1方向上排列，在第2方向上延伸，且与第3虚设配线交叉。
附图说明
[0008]
图1是表示第1实施方式的半导体存储装置的构成的示意性俯视图。
[0009]
图2是表示第1实施方式的半导体存储装置的一部分构成的示意性立体图。
[0010]
图3是图1中以a表示的部分的示意性放大图。
[0011]
图4是将图3所示的构造沿d-d'线切断且沿箭头方向观察所得的示意性剖视图。
[0012]
图5是将图3所示的构造沿e-e'线切断且沿箭头方向观察所得的示意性剖视图。
[0013]
图6是图3中以b表示的部分的示意性放大图。
[0014]
图7是图3中以c1表示的部分的示意性放大图。
[0015]
图8是图3中以c2表示的部分的示意性放大图。
[0016]
图9是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0017]
图10是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0018]
图11是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0019]
图12是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0020]
图13是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0021]
图14是表示第1实施方式的半导体存储装置的制造方法的示意性俯视图。
[0022]
图15是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0023]
图16是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0024]
图17是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0025]
图18是表示第1实施方式的半导体存储装置的制造方法的示意性俯视图。
[0026]
图19是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0027]
图20是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0028]
图21是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0029]
图22是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0030]
图23是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0031]
图24是表示第1实施方式的半导体存储装置的制造方法的示意性俯视图。
[0032]
图25是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0033]
图26是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0034]
图27是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0035]
图28是表示第1实施方式的半导体存储装置的制造方法的示意性俯视图。
[0036]
图29是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0037]
图30是表示第1实施方式的半导体存储装置的制造方法的示意性俯视图。
[0038]
图31是表示第1比较例的半导体存储装置的一部分构成的示意性俯视图。
[0039]
图32是表示第2比较例的半导体存储装置的一部分构成的示意性俯视图。
[0040]
图33是图32中以d表示的部分的示意性放大图。
具体实施方式
[0041]
其次，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下实施方式仅为一例，并非以限定本发明的意图而示出。
[0042]
另外，在本说明书中，将相对于衬底表面平行的特定方向称为x方向，将相对于衬底表面平行且与x方向垂直的方向称为y方向，将相对于衬底表面垂直的方向称为z方向。
[0043]
另外，在本说明书中，有时将沿着特定面的方向称为第1方向，将沿着该特定面与第1方向交叉的方向称为第2方向，将与该特定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向与x方向、y方向及z方向中的任一方向既可对应，也可不对应。
[0044]
另外，在本说明书中，“上”或“下”等表达是以衬底为基准。例如，在所述第1方向与衬底表面交叉的情况下，将沿着该第1方向远离衬底的方向称为上，将沿着第1方向靠近衬底的方向称为下。另外，在针对某一构成言及下表面或下端的情况下，表示该构成的衬底侧的面或端部，在言及上表面或上端的情况下，表示该构成的与衬底为相反侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面等。
[0045]
以下，参照附图，对实施方式的半导体存储装置的电路构成进行说明。此外，以下的附图为示意性附图，为了便于说明，有时省略一部分构成。
[0046]
[第1实施方式]
[0047]
[构成]
[0048]
首先，参照图1及图2，对第1实施方式的半导体存储装置简单地进行说明。图1是表示本实施方式的半导体存储装置的构成的示意性俯视图。图2是表示本实施方式的半导体存储装置的一部分构成的示意性立体图。
[0049]
本实施方式的半导体存储装置具备衬底100。在衬底100设置有存储区域ma及外围区域pa。在存储区域ma，沿x方向及y方向呈矩阵状排列设置有多个存储单元阵列mca。在外围区域pa设置有外围电路pc。
[0050]
例如，如图2所示，在存储单元阵列mca，沿x方向及y方向呈矩阵状排列设置有多个存储单元mc。存储单元mc具备下述电阻变化元件vr(图4、图5)及非线性元件no(图4、图5)。存储单元mc作为存储0或1的数据的存储元件而发挥功能。
[0051]
多个存储单元mc分别连接于在y方向上排列且在x方向上延伸的多个字线wl、及在x方向上排列且在y方向上延伸的多个位线bl。
[0052]
外围电路pc经由触点及配线等与位线bl及字线wl连接。外围电路pc例如具备将电源电压等降压后输出至电压供给线的降压电路、高速i/f(interface，接口)、e-fuse(electric fuse，电熔丝)、asic(application specific integrated circuit，专用集成电路)等。
[0053]
其次，参照图3～图8，对本实施方式的半导体存储装置的构成进一步详细地进行说明。
[0054]
图3是图1中以a表示的部分的示意性放大图。图4是将图3所示的构造沿d-d'线切断，且沿箭头方向观察所得的示意性剖视图。图5是将图3所示的构造沿e-e'线切断，且沿箭头方向观察所得的示意性剖视图。
[0055]
如图3所示，存储单元阵列mca具备设置有多个存储单元mc的区域101、在x方向上与区域101相邻的区域wlhu、及在y方向上与区域101相邻的区域blhu。另外，存储单元阵列mca具备形成有触点cc等的区域102、形成有虚设图案的区域103、以及将区域102中的构成及区域103中的构成与其它区域中的构成隔开的区域104。区域102、103、104设置于在y方向上与区域wlhu相邻且在x方向上与区域blhu相邻的位置。
[0056]
外围区域pa具备形成有触点cc等的区域102、形成有虚设图案的区域103、及将区域102中的构成与区域103中的构成隔开的区域104。
[0057]
如图4及图5所示，区域101具备：多个字线wl，在x方向上延伸且在y方向上排列；多个位线bl，在y方向上延伸且在x方向上排列，并分别与多个字线wl交叉；及多个存储单元mc，分别设置在多个字线wl与多个位线bl的交叉部分。这些多个存储单元mc与外围电路pc
电连接。
[0058]
在区域blhu设置有位线bl的一部分、及连接于位线bl的位线触点blc(图4)。位线触点blc在z方向上延伸，作为将位线bl与外围电路pc电连接的连接配线而发挥功能。
[0059]
在区域wlhu设置有字线wl的一部分、及连接于字线wl的字线触点wlc(图5)。字线触点wlc在z方向上延伸，作为将字线wl与外围电路pc电连接的连接配线而发挥功能。
[0060]
如图3所示，区域102具备1个或多个触点cc。触点cc在z方向上延伸，作为外围电路pc与未图示的外部控制电路衬底等之间的连接配线而发挥功能。触点cc例如包含氮化钛(tin)及钨(w)的积层膜等。
[0061]
如图4及图5所示，区域103具备：多个虚设字线dwl，在x方向上延伸且在y方向上排列；多个虚设位线dbl，在y方向上延伸且在x方向上排列，并分别与多个虚设字线dwl交叉；及多个虚设存储单元dmc，分别设置在多个虚设字线dwl与多个虚设位线dbl的交叉部分。此外，这些多个虚设字线dwl、多个虚设位线dbl及多个虚设存储单元dmc未电连接于外围电路pc。
[0062]
多个虚设字线dwl、多个虚设位线dbl及多个虚设存储单元dmc设置为虚设图案的一部分。这些虚设图案具有在半导体制造步骤中，防止被加工面上的图案的高密度区域与低密度区域之间，在加工特性方面产生较大差异的功能。本实施方式中的区域103例如设置为具有与在被加工面占据大部分区域的区域101相同程度的密度。
[0063]
另外，如图3所示，区域103避开区域101及区域102而配置，具有不定形的形状。此外，此处言及的不定形的形状表示非矩形状。例如，在区域103为矩形状的情况下，区域103所具备的多个虚设字线dwl的x方向的配线长度全部相同。另外，这些多个虚设字线dwl的x方向两端部在x方向上的位置全部相同。同样地，在区域103为矩形状的情况下，区域103所具备的多个虚设位线dbl的y方向的配线长度全部相同。另外，这些多个虚设位线dbl的y方向两端部在y方向上的位置全部相同。另外，这些多个虚设字线dwl及虚设位线dbl全部交叉，在这些多个交叉部分全部设置有虚设存储单元dmc。另一方面，在区域103的形状不定形的情况下，存在区域103所具备的多个虚设字线dwl的x方向的配线长度及多个虚设位线dbl的y方向的配线长度全都不相同的情况。另外，在区域103的形状不定形的情况下，存在多个虚设字线dwl的x方向两端部中的至少一个端部在x方向上的位置于多个虚设字线dwl之间不一致的情况。另外，在区域103的形状不定形的情况下，存在多个虚设位线dbl的y方向两端部中的至少一个端部在y方向上的位置于多个虚设位线dbl之间不一致的情况。另外，存在多个虚设字线dwl的至少一部分不与多个虚设位线dbl的至少一部分交叉的情况。
[0064]
如图4及图5所示，区域104具备绝缘层323或绝缘层326。区域104具有使区域101与区域103之间、及区域102与区域103之间分别隔开并绝缘的功能。
[0065]
其次，对区域101～104、区域wlhu及区域blhu中，在z方向上积层设置的构造详细地进行说明。
[0066]
如图4及图5所示，本实施方式的半导体存储装置具备配线层200、及设置在配线层200上的存储层300。
[0067]
配线层200具备在z方向上延伸的触点配线201(图4)、在z方向上延伸的触点配线202(图5)、及设置在它们之间的氧化硅(sio2)等的绝缘层204。
[0068]
设置在区域blhu中的触点配线201(图4)作为位线触点blc发挥功能。触点配线201
例如包含氮化钛(tin)及钨(w)的积层膜等。
[0069]
设置在区域wlhu中的触点配线202(图5)作为字线触点wlc发挥功能。触点配线202例如包含氮化钛(tin)及钨(w)的积层膜等。
[0070]
例如，如图4及图5所示，存储层300的区域101及区域103包括导电层301、势垒导电层302、电极层303、硫属元素层304、电极层305、势垒导电层306、硫属元素层307、势垒导电层308、电极层309、势垒导电层310及导电层311。
[0071]
例如，如图所示，导电层301设置在绝缘层204的上表面。导电层301在y方向上延伸，作为位线bl或虚设位线dbl的一部分而发挥功能。导电层301例如包含钨(w)等。
[0072]
势垒导电层302设置在导电层301的上表面。势垒导电层302在y方向上延伸，作为位线bl或虚设位线dbl的一部分而发挥功能。势垒导电层302例如包含氮化钨(wn)等。
[0073]
电极层303设置在势垒导电层302的上表面。电极层303作为存储单元mc的阴极或虚设存储单元dmc的一部分而发挥功能。电极层303例如包含氮化碳(cn)等。
[0074]
硫属元素层304设置在电极层303的上表面。硫属元素层304作为非线性元件no或虚设存储单元dmc的一部分而发挥功能。例如，在对硫属元素层304施加低于特定阈值的电压的情况下，硫属元素层304为高电阻状态。如果施加至硫属元素层304的电压达到特定阈值，那么硫属元素层304变为低电阻状态，流入硫属元素层304的电流多位数地增大。如果施加至硫属元素层304的电压低于特定电压一定时间，那么硫属元素层304再次成为高电阻状态。
[0075]
硫属元素层304例如包含至少1种以上的硫属元素。硫属元素层304例如可以包含作为含有硫属元素的化合物的硫属化物。另外，硫属元素层304也可以包含选自由b、al、ga、in、c、si、ge、sn、as、p、sb所组成的群中的至少1种元素。
[0076]
此外，此处言及的硫属元素是指周期表上第16族中除氧(o)以外的元素。硫属元素例如包含硫(s)、硒(se)、碲(te)等。
[0077]
电极层305设置在硫属元素层304的上表面。电极层305作为连接于电阻变化元件vr及非线性元件no的电极、或虚设存储单元dmc的一部分而发挥功能。电极层305例如包含碳(c)等。
[0078]
势垒导电层306设置在电极层305的上表面。势垒导电层306例如包含氮化钨(wn)等。
[0079]
硫属元素层307设置在势垒导电层306的上表面。硫属元素层307作为电阻变化元件vr或虚设存储单元dmc的一部分发挥功能。硫属元素层307例如具备结晶区域及相变区域。相变区域利用熔融温度以上的加热及快速冷却而成为非晶状态(重置状态：高电阻状态)。另外，相变区域利用低于熔融温度且高于结晶化温度的温度过热、及缓慢的冷却而成为结晶状态(设置状态：低电阻状态)。
[0080]
硫属元素层307例如包含至少1种以上的硫属元素。硫属元素层307例如可以包含作为含有硫属元素的化合物的硫属化物。硫属元素层307例如可以为gesbte、gete、sbte、site等。另外，硫属元素层307也可以包含选自锗(ge)、锑(sb)及碲(te)中的至少1种元素。
[0081]
势垒导电层308设置在硫属元素层307的上表面。势垒导电层308例如包含氮化钨(wn)等。
[0082]
电极层309设置在势垒导电层308的上表面。电极层309作为存储单元mc的阳极或
虚设存储单元dmc的一部分而发挥功能。电极层309例如包含碳(c)等。
[0083]
势垒导电层310设置在电极层309的上表面。势垒导电层310在x方向上延伸，作为字线wl或虚设字线dwl的一部分而发挥功能。势垒导电层310例如包含氮化钨(wn)等。
[0084]
导电层311设置在势垒导电层310的上表面。导电层311在x方向上延伸，作为字线wl或虚设字线dwl的一部分而发挥功能。导电层311例如包含钨(w)等。
[0085]
触点配线312(图5)设置在区域wlhu。触点配线312在z方向上延伸，连接于作为字线wl的一部分发挥功能的势垒导电层310的下表面及触点配线202的上表面。触点配线312作为连接于字线wl的字线触点wlc的一部分而发挥功能。触点配线312例如包含钨(w)等。
[0086]
此外，例如如图4所示，在存储层300的区域101中的构成及区域103中的构成的y方向侧面，设置有势垒绝缘层324、及设置在这些构成之间的绝缘层325。另外，存储层300的区域104中，在与位线bl及存储单元mc对应的高度位置设置有绝缘层326。势垒绝缘层324包含氮化硅(sin)等。绝缘层325例如含有含碳氧化硅(sioc)等。绝缘层326例如包含氧化硅(sio2)等。
[0087]
另外，例如如图5所示，在存储层300的区域101中的构成及区域103中的构成的x方向侧面，设置有势垒绝缘层321、及设置在这些构成之间的绝缘层322。另外，存储层300的区域104中，在与位线bl、存储单元mc及字线wl对应的高度位置设置有绝缘层323。势垒绝缘层321包含氮化硅(sin)等。绝缘层322例如含有含碳氧化硅(sioc)等。绝缘层323例如包含氧化硅(sio2)等。
[0088]
其次，使用图6～图8，对区域101及区域103的一部分、以及区域102及区域103的一部分详细地进行说明。
[0089]
图6是图3中以b表示的部分的示意性放大图，示出了区域101及区域103在x方向上相邻的部分。
[0090]
在图6的左部分示出了区域101e。区域101e为区域101的一部分。区域101e在x方向上隔着区域104与区域103相邻。此外，区域101e具备多个位线bl中的在x方向上最靠近区域103e的位线bl_e1、及在x方向上第二靠近区域103e的位线bl_e2。
[0091]
多个位线bl中除位线bl_e1以外的位线bl的x方向的宽度与位线bl_e2的x方向的宽度x2为相同程度。位线bl_e1的x方向的宽度x1为宽度x2以下。即，宽度x1可与宽度x2相等，也可小于宽度x2。
[0092]
在图6的右部分示出了区域103e。区域103e为区域103的一部分。区域103e在x方向上隔着区域104与区域101相邻。另外，区域103e具备多个虚设位线dbl中的在x方向上最靠近区域101e的虚设位线dbl_e1、及在x方向上第二靠近区域101e的虚设位线dbl_e2。
[0093]
多个虚设位线dbl中除虚设位线dbl_e1以外的虚设位线dbl的x方向的宽度与虚设位线dbl_e2的x方向的宽度x12为相同程度。虚设位线dbl_e1的x方向的宽度x11为宽度x12以下。
[0094]
图7是图3中以c1表示的部分的示意性放大图，示出了区域101及区域103在x方向及y方向上相邻的部分。
[0095]
在图7的左下部分示出了区域101c。区域101c为区域101的一部分。区域101c在x方向上隔着区域104与区域103相邻。另外，区域101c在y方向上隔着区域blhu及区域104与区域103相邻。此外，区域101c与区域101e同样地，具备在x方向上最靠近区域103的位线bl_
e1、及第二靠近的位线bl_e2。
[0096]
在图7的左上部分、右上部分及右下部分示出了区域103c。区域103c为区域103的一部分。区域103c中记载于图7右下部分的部分在x方向上隔着区域104与区域101相邻。另外，区域103c中记载于图7左上部分的部分在y方向上隔着区域blhu及区域104与区域101相邻。
[0097]
区域103c具备在图7的右下部分沿x方向延伸的多个虚设字线dwl_a、及在图7的左上部分及右上部分沿x方向延伸的多个虚设字线dwl_b。
[0098]
多个虚设字线dwl_a的x方向的一端部连接于区域104。另外，多个虚设字线dwl_a的至少一部分在x方向上隔着区域104与区域101内的字线wl隔开设置，且设置在该字线wl的延长线上。
[0099]
多个虚设字线dwl_b包括在y方向上最靠近区域101c的虚设字线dwl_e1、及在y方向上第二靠近区域101c的虚设字线dwl_e2。虚设字线dwl_e1具备图7左上部分所包含的部分dwl_e1a、及图7右上部分所包含的部分dwl_e1b。多个虚设字线dwl_b中除虚设字线dwl_e1以外的y方向的宽度、虚设字线dwl_e1的部分dwl_e1b的y方向的宽度、及多个虚设字线dwl_a的y方向的宽度与虚设字线dwl_e2的y方向的宽度y12为相同程度。虚设字线dwl_e1的部分dwl_e1a的y方向的宽度y11a为虚设字线dwl_e1的部分dwl_e1b的y方向的宽度y11b及所述宽度y12以下。
[0100]
另外，区域103c具备在图7的左上部分沿y方向延伸的多个虚设位线dbl_a、及在图7的右下部分及右上部分沿y方向延伸的多个虚设位线dbl_b。
[0101]
多个虚设位线dbl_a的y方向的一端部连接于区域104。另外，多个虚设位线dbl_a的至少一部分在y方向上隔着区域104与区域101内的位线bl隔开设置，且设置在该位线bl的延长线上。
[0102]
多个虚设位线dbl_b包括在x方向上最靠近区域101c的虚设位线dbl_e1、及在x方向上第二靠近区域101c的虚设位线dbl_e2。虚设位线dbl_e1具备图7右下部分所包含的部分dbl_e1a、及图7右上部分所包含的部分dbl_e1b。多个虚设位线dbl_b中除虚设位线dbl_e1以外的x方向的宽度、虚设位线dbl_e1的部分dbl_e1b的x方向的宽度、及多个虚设位线dbl_a的x方向的宽度与虚设位线dbl_e2的x方向的宽度x12为相同程度。虚设位线dbl_e1的部分dbl_e1a的x方向的宽度x11a为虚设位线dbl_e1的部分dbl_e1b的x方向的宽度x11b及所述宽度x12以下。
[0103]
图8是图3中以c2表示的部分的示意性放大图，示出了区域102及区域103在x方向及y方向上相邻的部分。
[0104]
在图8的左下部分示出了区域102c。区域102c为区域102的一部分。区域102c在x方向上隔着区域104与区域103相邻。另外，区域102c在y方向上隔着区域104与区域103相邻。此外，区域102c具备单个或多个触点cc。
[0105]
在图8的左上部分、右上部分及右下部分示出了区域103c'。区域103c'为区域103的一部分。区域103c'中记载于图8右下部分的部分在x方向上隔着区域104与区域102相邻。另外，区域103c'中记载于图8左上部分的部分在y方向上隔着区域104与区域102相邻。
[0106]
区域103c'具备在图8的右下部分沿x方向延伸的多个虚设字线dwl_a'、及在图8的左上部分及右上部分沿x方向延伸的多个虚设字线dwl_b'。
[0107]
多个虚设字线dwl_a'的x方向的一端部连接于区域104。另外，多个虚设字线dwl_a'的至少一部分在x方向上隔着区域104与区域102内的触点cc隔开设置。
[0108]
多个虚设字线dwl_b'包括在y方向上最靠近区域102c的虚设字线dwl_e1'、及在y方向上第二靠近区域102c的虚设字线dwl_e2'。虚设字线dwl_e1'具备图8左上部分所包含的部分dwl_e1a'、及图8右上部分所包含的部分dwl_e1b'。多个虚设字线dwl_b'中除虚设字线dwl_e1'以外的y方向的宽度、虚设字线dwl_e1'的部分dwl_e1b'的y方向的宽度、及多个虚设字线dwl_a'的y方向的宽度与虚设字线dwl_e2'的y方向的宽度y12'为相同程度。虚设字线dwl_e1'的部分dwl_e1a'的y方向的宽度y11a'为虚设字线dwl_e1'的部分dwl_e1b'的y方向的宽度y11b'及所述宽度y12'以下。
[0109]
另外，区域103c'具备在图8的左上部分沿y方向延伸的多个虚设位线dbl_a'、及在图8的右下部分及右上部分沿y方向延伸的多个虚设位线dbl_b'。
[0110]
多个虚设位线dbl_a'的y方向的一端部连接于区域104。另外，多个虚设位线dbl_a'的至少一部分在y方向上隔着区域104与区域102内的触点cc隔开设置。
[0111]
多个虚设位线dbl_b'包括在x方向上最靠近区域102c的虚设位线dbl_e1'、及在x方向上第二靠近区域102c的虚设位线dbl_e2'。虚设位线dbl_e1'具备图8右下部分所包含的部分dbl_e1a'、及图8右上部分所包含的部分dbl_e1b'。多个虚设位线dbl_b'中除虚设位线dbl_e1'以外的x方向的宽度、虚设位线dbl_e1'的部分dbl_e1b'的x方向的宽度、及多个虚设位线dbl_a'的x方向的宽度与虚设位线dbl_e2'的x方向的宽度x12'为相同程度。虚设位线dbl_e1'的部分dbl_e1a'的x方向的宽度x11a'为虚设位线dbl_e1'的部分dbl_e1b'的x方向的宽度x11b'及所述宽度x12'以下。
[0112]
[制造方法]
[0113]
其次，参照图9～图30，对本实施方式的半导体存储装置的制造方法进行说明。图14、图18、图24、图28及图30是与图3对应的位置的示意性俯视图。图21～图23、图25～图27及图29是对应于图4的示意性剖视图。图9～图13、图15～图17及图19～图20是对应于图5的示意性剖视图。此外，为了便于说明，存在图9～图30中省略一部分构成的情况。
[0114]
在制造本实施方式的半导体存储装置时，例如，在半导体晶圆上形成外围电路pc(图1)。其次，例如，形成用于将该外围电路pc连接于存储单元阵列mca的配线层200(图9)。
[0115]
其次，例如如图9所示，在配线层200的上表面，形成包含以下部件的积层体，即，形成导电层301的导电层301a、形成势垒导电层302的势垒导电层302a、形成电极层303的电极层303a、形成硫属元素层304的硫属元素层304a、形成电极层305的电极层305a、形成势垒导电层306的势垒导电层306a、形成硫属元素层307的硫属元素层307a(电阻变化层)、形成势垒导电层308的势垒导电层308a、形成电极层309的电极层309a、及氮化硅(sin)等的硬质掩模层501。该步骤例如利用溅射等pvd(physical vapor deposition，物理气相沉积)等进行。
[0116]
其次，例如如图9所示，在硬质掩模层501的上表面，形成碳(c)等的芯材502。芯材502例如设置在至少包括区域101、区域102、区域103及区域104在内的全部区域中，在y方向上延伸，且在x方向上排列。
[0117]
其次，例如如图9所示，在硬质掩模层501的上表面、芯材502的侧面及上表面形成氧化硅(sio2)等的硬质掩模层503。该步骤例如通过使用teos(tetraethoxysilane，正硅酸
乙酯)等气体的cvd(chemical vapor deposition，化学气相沉积)等进行。
[0118]
其次，例如如图10所示，将硬质掩模层503中的形成在硬质掩模层501及芯材502上表面的部分去除，而保留形成在芯材502侧面的部分。
[0119]
其次，例如如图11所示，去除芯材502。芯材502的去除例如利用灰化等进行。
[0120]
其次，例如如图12所示，去除硬质掩模层501的一部分。该步骤例如利用以硬质掩模层503为掩模的rie(reactive ion etching，反应性离子蚀刻)等各向异性蚀刻等进行。通过该步骤，硬质掩模层501在x方向上被分断。
[0121]
其次，例如如图13及图14所示，将导电层301a、势垒导电层302a、电极层303a、硫属元素层304a、电极层305a、势垒导电层306a、硫属元素层307a、势垒导电层308a及电极层309a的一部分去除。该步骤例如利用以硬质掩模层501及硬质掩模层503为掩模的rie等各向异性蚀刻等进行。通过该步骤，这些层沿着形成在硬质掩模层501的图案，在x方向上被分断，形成有线宽和间隔的图案ls1。此外，通过该步骤，去除硬质掩模层503，残留硬质掩模层501的至少一部分。另外，在该步骤中形成的线与间隙的图案ls1至少在以切割线包围的区域内部，为均匀的图案。
[0122]
其次，例如如图15所示，在绝缘层204的上表面、硬质掩模层501的上表面、以及导电层301a、势垒导电层302a、电极层303a、硫属元素层304a、电极层305a、势垒导电层306a、硫属元素层307a、势垒导电层308a及电极层309a的x方向的侧面，形成势垒绝缘层321及绝缘层322。其次，对构造的上表面进行平坦化处理而使硬质掩模层501的上表面露出。绝缘层322例如通过利用旋转涂布等方法在晶圆上涂布绝缘层322的材料，并进行热处理等而形成。平坦化处理例如利用以硬质掩模层501为挡止层的cmp(chemical mechanical polishing，化学机械抛光)等进行。
[0123]
其次，例如如图16所示，形成至少覆盖区域101及区域103的掩模材505。
[0124]
其次，例如如图17及图18所示，至少将区域102、区域104及区域wlhu形成在绝缘层204上的构造的一部分去除。该步骤例如利用以掩模材505为掩模的rie等各向异性蚀刻等进行。
[0125]
其次，例如如图19所示，去除掩模材505。
[0126]
其次，例如如图20及图21所示，形成绝缘层323，从构造的上表面去除绝缘层323的一部分及硬质掩模层501，而使电极层309a的上表面露出。形成绝缘层323的步骤例如通过使用teos等气体的cvd等进行。使电极层309a上表面露出的步骤例如利用cmp或湿式蚀刻等进行。在该步骤之后，例如可形成触点配线312(图5)。
[0127]
其次，例如如图22所示，在电极层309a及绝缘层323的上表面，形成包含以下部件的积层体，即，形成势垒导电层310的势垒导电层310a、形成导电层311的导电层311a、及氮化硅(sin)等的硬质掩模层511。该步骤例如利用溅射等pvd等进行。
[0128]
其次，例如如图22所示，在硬质掩模层511的上表面，形成碳(c)等的芯材512。芯材512例如在至少包含区域101、区域102、区域103及区域104在内的全部区域中，在x方向上延伸，且在y方向上排列。
[0129]
其次，例如如图22所示，在硬质掩模层511的上表面、芯材512的侧面及上表面，形成氧化硅(sio2)等的硬质掩模层513。该步骤例如通过使用teos等气体的cvd等进行。
[0130]
其次，例如如图23及图24所示，进行与参照图9～图13所说明的步骤相同的步骤。
通过该步骤，例如在至少包含区域101、区域102、区域103及区域104在内的全部区域中，硬质掩模层511在y方向上被分断。
[0131]
另外，通过该步骤，沿着形成在硬质掩模层511的图案，电极层303a、硫属元素层304a、电极层305a、势垒导电层306a、硫属元素层307a、势垒导电层308a、电极层309a、势垒导电层310a及导电层311a在y方向上被分断，而形成线与间隙的图案ls2。此外，通过该步骤，去除芯材512及硬质掩模层513，残留硬质掩模层511的至少一部分。另外，在该步骤中形成的线与间隙的图案ls2至少在以切割线包围的区域内部，为均匀的图案。
[0132]
其次，例如如图25所示，在势垒导电层302a及绝缘层323的上表面、硬质掩模层511的上表面、以及电极层303a、硫属元素层304a、电极层305a、势垒导电层306a、硫属元素层307a、势垒导电层308a、电极层309a、势垒导电层310a、导电层311a及硬质掩模层511的y方向的侧面，形成势垒绝缘层324及绝缘层325。其次，对构造的上表面进行平坦化处理而使硬质掩模层511的上表面露出。绝缘层325例如通过利用旋转涂布等方法在晶圆上涂布绝缘层322的材料，并进行热处理等而形成。平坦化处理例如利用以硬质掩模层511为挡止层的cmp等平坦化处理而进行。
[0133]
其次，例如如图26所示，形成覆盖区域101及区域103的掩模材515。
[0134]
其次，例如如图27及图28所示，至少将区域102及区域104形成在绝缘层204上的构造、以及区域blhu形成在势垒导电层302a上的构造去除。该步骤例如利用以掩模材515为掩模的rie等各向异性蚀刻等进行。
[0135]
其次，例如如图29所示，去除掩模材515，形成绝缘层326。该步骤例如通过使用teos等气体的cvd等进行。
[0136]
其次，例如如图30所示，在区域102形成多个触点cc。该步骤例如利用cvd等进行。由此，形成参照图3、图7及图8所说明的构成。
[0137]
[效果]
[0138]
将第1比较例的半导体存储装置的一部分构成示于图31。第1比较例的半导体存储装置具备区域103'代替区域103。
[0139]
如图31所示，区域103'具备多个虚设字线dwl'代替多个虚设字线dwl。此外，区域103'具备多个虚设位线dbl'代替多个虚设位线dbl，但为了便于说明，省略虚设位线dbl'的图示。
[0140]
此处，如图31所示，多个虚设字线dwl'中的一部分的y方向侧面朝向与区域102对应的虚设图案的开口部。以下，将这种虚设字线dwl'称为虚设字线dwl'_e1。此处，虚设字线dwl'_e1的朝向所述开口部的部分的y方向的宽度y21大于其它虚设字线dwl'的y方向的宽度y22。
[0141]
在第1实施方式的半导体存储装置的制造步骤中，像参照图14所说明那样，在由切割线包围的区域内部，均匀地形成有线与间隙的图案。另一方面，在第1比较例的制造步骤中，在与区域101、区域103'等对应的各区域中，分别形成有线与间隙的图案。因此，在由切割线包围的区域内部，线与间隙的图案并不均匀。
[0142]
此处，在第1比较例的制造步骤中，在所述线与间隙的图案中，与所述虚设字线dwl'_e1的朝向所述开口部(图31)的部分对应的部分的y方向的宽度y21大于与其它虚设字线dwl'对应的部分的y方向的宽度y22。这是因为虚设字线dwl'_e1的所述部分的宽度y21受
到邻接的开口部影响，导致在光刻法及rie加工的过程中变宽。另外，如果预先考虑到如上所述的图案增宽的影响而采用复杂的布局，并根据该布局而以诸如具有多个配线宽度的图案进行图案化，那么存在光刻法中的图案化精度大幅度劣化的情况。
[0143]
将第2比较例的半导体存储装置的一部分构成示于图32及图33。第2比较例的半导体存储装置具备多个区域103"代替区域103。多个区域103"分别形成为矩形状。
[0144]
图33是图32中以d表示的部分的示意性放大图。如图33所示，多个区域103"例如包括区域103"_1及区域103"_2。区域103"_1及区域103"_2具备多个虚设位线dbl"代替多个虚设位线dbl，且具备多个虚设字线dwl"代替多个虚设字线dwl。
[0145]
如图33所示，在区域103"_1中，多个虚设字线dwl"包括在y方向上最靠近区域102的虚设字线dwl"_e1、及第二靠近的虚设字线dwl"_e2。此处，为了确保所述光刻步骤的范围，或者由于rie加工时的图案增宽，虚设字线dwl"_e1的y方向的宽度y31大于虚设字线dwl"_e2的y方向的宽度y32。
[0146]
如图33所示，在区域103"_2中，多个虚设字线dwl"包括在y方向上最靠近区域103"_1的虚设字线dwl"_e3、及第二靠近的虚设字线dwl"_e4。虚设字线dwl"_e3的y方向的宽度大于虚设字线dwl"_e2的y方向的宽度。
[0147]
如图33所示，在区域103"_2中，多个虚设位线dbl"包括在x方向上最靠近区域102的虚设位线dbl"_e1、及第二靠近的虚设位线dbl"_e2。虚设位线dbl"_e1的x方向的宽度x31大于虚设位线dbl"_e2的x方向的宽度x32。
[0148]
在第1比较例的半导体存储装置的制造步骤中，如上所述，在对应于图14的步骤中，形成包括与区域103'对应的不定形图案的线与间隙的图案。另一方面，在第2比较例的半导体存储装置的制造步骤中，形成包括多个与区域103"对应的矩形状图案的线与间隙的图案。
[0149]
此处，像第2比较例那样，在将形成为矩形状的多个区域103"组合形成虚设图案的情况下，无需像第1比较例那样以复杂的布局进行光刻及微细加工。因此，根据第2比较例，与第1比较例相比，能够改善图案化精度。
[0150]
然而，例如如图32所示，于在外围区域pa中配置多个矩形状的区域103"的情况下，需要于在x方向或y方向上相邻的区域103"彼此之间设置间隙以使图案间隔开一定距离以上。然而，如图32所示，在区域103"未整齐排列且存在很多间隙的情况下，导致在外围区域pa的内部产生图案密度的疏密，在cmp步骤中容易发生凹陷等加工不良。除此之外，将多种尺寸或形状的矩形状图案组合的设计存在掩模更换处理等负荷变高的情况。
[0151]
此处，在第1实施方式中，在参照图13及图14所说明的步骤中，在由切割线包围的区域内部形成均匀的线与间隙的图案ls1。另外，在参照图17及图18所说明的步骤中，将设置在区域102及区域104的构造去除。另外，在参照图23及图24所说明的步骤中，在由切割线包围的区域内部形成均匀的线与间隙的图案ls2。另外，在参照图27及图28所说明的步骤中，将设置在区域102及区域104的构造去除。
[0152]
在这种制造方法中，在形成线与间隙的图案ls1、ls2、及沿着这些图案ls1、ls2将构造分断时，在由切割线包围的区域内部不存在如上所述的开口等。因此，无需加宽任一配线的一部分或全部配线的宽度。因此，根据这种制造方法，不会导致如上所述的光刻法中的图案化精度的劣化，而能够形成不定形的区域103。另外，利用该不定形的区域103，能够无
间隙地覆盖区域101、区域102及区域104以外的区域。由此，能够减小在加工面内产生的图案密度差，从而抑制加工不良的产生。
[0153]
此外，在第1实施方式所示的制造步骤中，在沿着图案ls1及图案ls2分断的构造之间嵌埋绝缘层322(图15)及绝缘层325(图25)，然后进行rie加工以将沿着图案ls1及图案ls2分断的构造的多余部分去除。在该步骤中，存在区域103端部的配线宽度、例如虚设字线dwl_e1的y方向的宽度y11形成得小于在y方向上第二靠近区域101的虚设字线dwl_e2的y方向的宽度y12的情况。
[0154]
[其它实施方式]
[0155]
在第1实施方式中，例示了具有包括多个位线bl及字线wl的一层存储层300的半导体存储装置。然而，存储层也可为多层。例如，也可采用在存储层300的上层积层有具备与存储层300相同构成的存储层那样的构造。
[0156]
另外，在第1实施方式中，电阻变化元件vr设置在非线性元件no的上方。然而，例如，电阻变化元件vr也可以设置在非线性元件no的下方。
[0157]
另外，在第1实施方式中，采用硫属元素层307作为电阻变化元件vr，并采用硫属元素层304作为非线性元件no。然而，电阻变化元件vr及非线性元件no的材料可适当进行调整。例如，电阻变化元件vr可以包含氧化铪(hfo)等金属氧化物，也可以包含一对磁性层及设置在它们之间的隧道绝缘膜，也可以具有其它构成。另外，例如，非线性元件no可以为二极管，也可以为mim(metal-insulator-metal，金属-绝缘体-金属)结或mis(metal-insulator-semiconductor，金属-绝缘体-半导体)结，也可以为其它非线性元件。
[0158]
[其它]
[0159]
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换及变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书中记载的发明及其均等的范围内。
[0160]
[符号的说明]
[0161]
100:衬底
[0162]
101～104:区域
[0163]
200:配线层
[0164]
201～202:触点配线
[0165]
204:绝缘层
[0166]
300:存储层
[0167]
301:导电层
[0168]
302:势垒导电层
[0169]
303:电极层
[0170]
304:硫属元素层
[0171]
305:电极层
[0172]
306:势垒导电层
[0173]
307:硫属元素层
[0174]
308:势垒导电层
[0175]
309:电极层
[0176]
310:势垒导电层
[0177]
311:导电层
[0178]
bl:位线
[0179]
wl:字线
[0180]
mc:存储单元
[0181]
dbl:虚设位线
[0182]
dwl:虚设字线
[0183]
dmc:虚设存储单元。