一种直接小数分频电路及方法与流程

1.本发明涉及集成电路技术领域，特别涉及一种直接小数分频电路及方法。


背景技术：

2.在高精度时钟产生电路中为了能够产生连续变化的高频时钟，需要采用小数分频器实现高速信号的分频，这样可以实现高频时钟的跳频步长和参考时钟之间的解耦。如果采用整数分频的话，需要选择非常小的参考时钟频率，以及非常大的分频系数，这会使得pll（fractional-n pll，小数分频锁相环）环路的带宽变得很小，不利于pll的高频噪声抑制以及频率的动态建立。
3.传统的基于dsm（delta-sigma modulator，误差求和调制器）的小数分频技术，采用切换分频比的整数分频器的整数分频器来实现，在若干个分频周期中采取某种方法使某几个周期多计或少计1个数，即通过吞脉冲或插入脉冲的方法，从而获得平均意义上的小数分频效果。这种方法获得的分频后的时钟频率虽然在平均意义上是小数分频后的频率，但是具体到每一个时钟周期，却不是小数分频后的时钟周期，分频后的时钟频率会在两个固定的分频频率除n/除n 1之间来回跳转，在跳转的瞬间会引入较大的小数毛刺（fractional spur）。高阶的delta-sigma小数分频器产生更大的高频spur或者抖动（jitter），这些抖动都强烈依赖于pll的带宽来进行一定程度的抑制，不能独立使用，并且残留的抖动是限制小数pll（fractional-n pll，小数分频锁相环）性能的关键。
4.因此目前需要一种直接小数分频电路，避免小数分频过程中引入高频小数毛刺或抖动，实现减少小数分频过程中产生的量化噪声的效果。


技术实现要素：

5.为解决小数分频过程中引入高频小数毛刺或抖动限制小数分频锁相环性能的技术问题，本发明提供一种直接小数分频电路及方法，具体的技术方案如下：本发明提供一种直接小数分频电路，包括：整数分频模块，用于接收第一时钟信号、待分频值的整数参数以及待分频值的小数参数对应的进位信号，根据所述进位信号对所述第一时钟信号执行相应的除法操作，并输出执行所述除法操作得到的第一低频时钟信号和第二低频时钟信号，所述除法操作包括除以n操作和除以n 1操作；pi时钟模块，与所述整数分频模块的输出端连接，用于接收所述整数分频模块的输出端输入的所述第一低频时钟信号和所述第二低频时钟信号，以及外部输入的第二时钟信号和pi控制信号，控制所述第二时钟信号对所述第一低频时钟信号和所述第二低频时钟信号执行采样操作，并根据所述pi控制信号对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号。
6.在一些实施方式中，所述pi时钟模块包括：多相时钟产生单元，与所述整数分频模块的输出端连接，用于接收所述整数分频
模块的输出端输入的所述第一低频时钟信号和所述第二低频时钟信号，以及外部输入的所述第二时钟信号，控制所述第二时钟信号对所述第一低频时钟信号和所述第二低频时钟信号执行采样操作，生成多路低速时钟信号作为所述采样结果；所述第二时钟信号为多相位高速时钟信号；所述多路低速时钟信号中包括所述第二时钟信号的相位信息；相位插值单元，与所述多相时钟产生单元的输出端连接，用于接收所述多相时钟产生单元的输出端输入的所述多路低速时钟信号，以及外部输入所述pi控制信号，根据所述pi控制信号对所述多路低速时钟信号进行相位插值，生成并输出相位插值后得到的所述输出时钟信号。
7.在一些实施方式中，所述多相时钟产生单元和所述相位插值单元之间还设置有或非门；所述或非门并对所述多路低速时钟信号中任意一路信号和所述第二低频时钟信号进行逻辑运算后，经过反相器向所述相位插值单元输出运算结果。
8.在一些实施方式中，所述多相时钟产生单元包括：第一d相触发器支路和第二d相触发器支路，两个所述d相触发器支路的初始d相触发器相同，且两个所述d相触发器支路上分别设置有若干d相触发器；所述第一d相触发器支路接收所述第一低频时钟信号，并根据所述第二时钟信号对所述第一低频时钟信号进行采样，生成若干第一低速时钟信号；所述第二d相触发器支路接收所述第二低频时钟信号，并根据所述第二时钟信号对所述第二低频时钟信号进行采样，生成若干第二低速时钟信号；若干所述第一低速时钟信号和所述第二低速时钟信号组成所述多路低速时钟信号。
9.在一些实施方式中，所述相位插值单元包括：若干相位插值区块，若干所述相位插值区块之间并联连接于高电平和低电平之间；所述高电平和所述低电平之间还连接有输入所述相位插值单元运算结果的控制开关，所述控制开关与若干所述相位插值区块串联；每个所述相位插值区块均包括若干相位插值支路，每条所述相位插值支路上设置有串联的第一开关和第二开关，若干所述第一开关分别接入对应的所述pi控制信号，若干所述第二开关分别接入对应的所述多路低速时钟信号；若干所述相位插值支路根据所述pi控制信号和所述多路低速时钟信号，控制所述第一开关和所述第二开关的通断，改变所述多相时钟产生单元运算结果经过所述相位插值单元的输出电平。
10.在一些实施方式中，所述第二时钟信号为n相多相位高速时钟信号；所述多路低速时钟信号为多路n 1相低速时钟信号。
11.在一些实施方式中，根据本发明的另一方面，本发明还提供一种直接小数分频电路，包括：dsm调制器，用于接收待分频值的小数参数，并根据所述待分频值的小数参数生成相应的进位信号以及pi控制信号；
整数分频模块，与所述dsm调制器的输出端连接，用于接收第一时钟信号、待分频值的整数参数以及所述进位信号，根据所述进位信号对所述第一时钟信号执行相应的除法操作，并输出执行所述除法操作得到的第一低频时钟信号和第二低频时钟信号，所述除法操作包括除以n操作和除以n 1操作；pi时钟模块，分别与所述整数分频模块的输出端和所述dsm调制器的输出端连接，用于接收所述整数分频模块输入的所述第一低频时钟信号和所述第二低频时钟信号、所述dsm调制器输入的所述pi控制信号，以及外部输入的第二时钟信号，控制所述第二时钟信号对所述第一低频时钟信号和所述第二低频时钟信号执行采样操作，并根据所述pi控制信号对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号。
12.在一些实施方式中，根据本发明的另一方面，本发明还提供一种直接小数分频电路，包括：译码器，用于接收外部输入的pi控制信号，生成并输出若干pi选择信号；整数分频模块，用于接收第一时钟信号、所述待分频值的整数参数以及待分频值的小数参数对应的进位信号，根据所述进位信号对所述第一时钟信号执行相应的除法操作，并输出执行所述除法操作得到的第一低频时钟信号和第二低频时钟信号，所述除法操作包括除以n操作和除以n 1操作；pi时钟模块，分别与所述整数分频模块的输出端和所述译码器的输出端连接，用于接收所述整数分频模块输入的所述第一低频时钟信号和所述第二低频时钟信号、所述译码器输入的若干所述pi选择信号，以及外部输入第二时钟信号，控制所述第二时钟信号对所述第一低频时钟信号和所述第二低频时钟信号执行采样操作，并根据若干所述pi选择信号对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号。
13.在一些实施方式中，根据本发明的另一方面，本发明还提供一种直接小数分频电路，包括：dsm调制器，用于接收待分频值的小数参数，并根据所述待分频值的小数参数生成相应的进位信号以及pi控制信号；译码器，与所述dsm调制器的输出端连接，用于接收所述dsm调制器的输出端输入的所述pi控制信号，生成并输出若干pi选择信号；整数分频模块，与所述dsm调制器的输出端连接，用于接收第一时钟信号、所述待分频值的整数参数以及所述dsm调制器的输出端输入的所述进位信号，根据所述进位信号对所述第一时钟信号执行相应的除法操作，并输出执行所述除法操作得到的第一低频时钟信号和第二低频时钟信号，所述除法操作包括除以n操作和除以n 1操作；pi时钟模块，分别与所述整数分频模块的输出端和所述译码器的输出端连接，用于接收所述整数分频模块输入的所述第一低频时钟信号和所述第二低频时钟信号、所述译码器输入的若干所述pi选择信号，以及外部输入第二时钟信号，控制所述第二时钟信号对所述第一低频时钟信号和所述第二低频时钟信号执行采样操作，并根据若干所述pi选择信号对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号。
14.在一些实施方式中，根据本发明的另一方面，本发明还提供小数分频方法，包括步骤：接收第一时钟信号、待分频值的整数参数以及待分频值的小数参数对应的进位信
号，根据所述进位信号对所述第一时钟信号执行相应的除法操作，并输出执行所述除法操作得到的第一低频时钟信号和第二低频时钟信号，所述除法操作包括除以n操作和除以n 1操作；接收第二时钟信号和pi控制信号，控制所述第二时钟信号对所述第一低频时钟信号和所述第二低频时钟信号执行采样操作，并根据所述pi控制信号对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号。
15.本发明提供的直接小数分频电路及方法的技术效果如下：依次根据接收到的第一时钟信号对待分频信号执行除法分频操作，根据接收到的第二时钟信号对分频结果执行采样操作，根据接收到的pi控制信号对采样结果进行相位插值，在分频过程中将高速时钟的相位信息调制到低速时钟作为pi的输入信号，有效降低pi设计复杂度，同时避免了传统小数分频器在频率跳变时的小数毛刺和扰动等噪声对小数分频锁相环性能的影响。
附图说明
16.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
17.图1为本发明一种直接小数分频电路的示意图；图2为本发明一种直接小数分频电路中pi时钟模块的示意图；图3为本发明一种直接小数分频电路中pi时钟模块的另一个示意图；图4为本发明一种直接小数分频电路中多相时钟产生单元的示意图；图5为本发明一种直接小数分频电路中相位插值单元的示意图；图6为本发明一种直接小数分频电路中相位插值区块pi_cell的示意图；图7为本发明一种直接小数分频电路的一个示意图；图8为本发明一种直接小数分频电路的另一个示意图；图9为本发明一种直接小数分频电路的又一个示意图；图10为本发明一种直接小数分频方法的流程图。
18.图中标号：整数分频模块-100、pi时钟模块-200、多相时钟产生单元-210、第一d相触发器支路-211、第二d相触发器支路-212、相位插值单元-220、dsm调制器-300和译码器-400。
具体实施方式
19.以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本技术实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其他实施例中也可以实现本技术。在其他情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本技术的描述。
20.应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所述描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或集合的存在或添加。
21.为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘出了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
22.还应当进一步理解，在本技术说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
23.另外，在本技术的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
24.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
25.本发明的一个实施例，如图1所示，本发明提供一种直接小数分频电路，包括整数分频模块100和pi时钟模块200。
26.其中，整数分频模块100用于接收第一时钟信号ckn和ckp、待分频值的整数参数prop以及待分频值的小数参数fpac对应的进位信号co，根据进位信号co对第一时钟信号ckn和ckp的频率执行相应的除法操作，并输出执行除法操作得到的第一低频时钟信号divo1和第二低频时钟信号divo2。
27.具体地，整数分频模块100中执行的除法操作包括除以n操作和除以n 1操作。
28.pi时钟模块200与整数分频模块100的输出端连接，用于接收整数分频模块100的输出端输入的第一低频时钟信号divo1和第二低频时钟信号divo2，以及外部输入的第二时钟信号ck和pi控制信号pi_code，控制第二时钟信号ck对第一低频时钟信号divo1和第二低频时钟信号divo2执行采样操作，并根据pi控制信号pi_code对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号ck_frac。
29.示例性地，整数分频模块100接收到的第一时钟信号ckn和ckp的相位差为180
°
，当整数分频模块100在接收到进位信号co为0时，对第一时钟信号ckn和ckp执行除以n操作，在接收到进位信号co为1时，对第一时钟信号ckn和ckp执行除以n 1操作，并输出除法操作得到的第一低频时钟信号divo1和第二低频时钟信号divo2，整数分频模块100将第一低频时钟信号divo1和第二低频时钟信号divo2输入至pi时钟模块200，pi时钟模块200接收到四相位第二时钟信号ck《1:4》，其中ck《1:4》是和ckp/ckn同频率的四相位时钟，相互之间的相位差为90
°
，pi时钟模块200控制第二时钟信号ck《1:4》对第一低频时钟信号divo1和第二低频时钟信号divo2执行采样操作，第一低频时钟信号divo1和第二低频时钟信号divo2在经过第二时钟信号ck《1:4》采样后产生采样结果，根据pi控制信号pi_code对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号ck_frac，上述直接小数分频电路先执行分频操作再执行pi采样插值处理，结构简单，传输延迟低，功耗低，可广泛应用于高速、低功耗的小数分频场景。
30.本实施例提供的直接小数分频电路依次根据接收到的第一时钟信号对待分频信号执行除法分频操作，根据接收到的第二时钟信号对分频结果执行采样操作，根据接收到的pi控制信号对采样结果进行相位插值，在分频过程中将高速时钟的相位信息调制到低速
时钟作为pi的输入信号，有效降低pi设计复杂度，同时避免了传统小数分频器在频率跳变时的小数毛刺和扰动等噪声对小数分频锁相环性能的影响。
31.在一个实施例中，如图2所示，pi时钟模块200包括多相时钟产生单元210和相位插值单元220。
32.其中，多相时钟产生单元210与整数分频模块100的输出端连接，用于接收整数分频模块100的输出端输入的第一低频时钟信号divo1和第二低频时钟信号divo2，以及外部输入的第二时钟信号ck，控制第二时钟信号ck对第一低频时钟信号divo1和第二低频时钟信号divo2执行采样操作，生成多路低速时钟信号ph作为采样结果。
33.具体地，第二时钟信号ck为多相位高速时钟信号，多路低速时钟信号ph中包括第二时钟信号ck的相位信息。
34.相位插值单元220与多相时钟产生单元210的输出端连接，用于接收多相时钟产生单元210的输出端输入的多路低速时钟信号ph，以及外部输入pi控制信号pi_code，根据pi控制信号pi_code对多路低速时钟信号ph进行相位插值，生成并输出相位插值后得到的输出时钟信号ck_frac。
35.示例性地，第一低频时钟信号divo1和第二低频时钟信号divo2为对第一时钟信号ckn和ckp执行分频后得到的低频时钟，四相位第二时钟信号ck《1:4》为高频时钟，其频率与第一时钟信号ckn和ckp分频之前的时钟频率相同，第一低频时钟信号divo1和第二低频时钟信号divo2在经过高速第二时钟信号ck《1:4》采样后产生低速的相位差的五相时钟信号ph《1:5》，其频率不变，但是由相位差引起的延迟与高速第二时钟信号ck《1:4》之间的延迟一致，从而将高频时钟的相差信息调制到低频时钟上。根据pi控制信号pi_code对五相时钟信号ph《1:5》进行相位插值，生成并输出相位插值后得到的输出时钟信号ck_frac。
36.在一个实施例中，如图3、图5和图9所示，多相时钟产生单元210和相位插值单元220之间还设置有或非门，或非门接收并对多路低速时钟信号ph中任意一路信号和第二低频时钟信号divo2进行逻辑运算后得到信号pi_rise，pi_rise经过反相器向相位插值单元220输出运算结果rise_b。
37.在一个实施例中，如图4所示，多相时钟产生单元210包括第一d相触发器支路211和第二d相触发器支路212，第一d相触发器支路211和第二d相触发器支路212的初始d相触发器相同，且第一d相触发器支路211和第二d相触发器支路212支路上分别设置有若干d相触发器，第一d相触发器支路211接收第一低频时钟信号divo1，并根据第二时钟信号ck对第一低频时钟信号divo1进行采样，生成若干第一低速时钟信号，第二d相触发器212支路接收第二低频时钟信号divo2，并根据第二时钟信号ck对第二低频时钟信号divo2进行采样，生成若干第二低速时钟信号，若干第一低速时钟信号和第二低速时钟信号组成多路低速时钟信号ph。
38.示例性地，图4作为一种多相时钟产生单元210的示例图，在图4中，第一d相触发器支路211设置有四个d相触发器，第一低频时钟信号divo1输入第一d相触发器支路211后，依次经过ck《3》、ck《1》、ck《3》、ck《2》采样，输出相应的第一低速时钟信号，第二低频时钟信号divo2输入第二d相触发器支路212后，依次经过ck《4》、ck《2》采样，输出相应的第二低速时钟信号，图4中第一d相触发器支路211中最左侧d相触发器和第二d相触发器支路212中最左侧d相触发器为同一d相触发器。
39.在一个实施例中，如图5和图6所示，相位插值单元220包括若干相位插值区块，若干相位插值区块之间并联连接于高电平和低电平之间，高电平和低电平之间还连接有输入相位插值单元运算结果的控制开关，控制开关与若干相位插值区块串联，每个相位插值区块均包括若干相位插值支路，每条相位插值支路上设置有串联的第一开关和第二开关，若干第一开关分别接入对应的pi控制信号，若干第二开关分别接入对应的多路低速时钟信号，若干相位插值支路根据pi控制信号和多路低速时钟信号，控制第一开关和第二开关的通断，改变相位多相时钟产生单元运算结果经过相位插值单元的输出电平。
40.示例性地，pi控制信号pi_code包括s1《1:64》~s5《1:64》，相位插值单元220中共包括64路相位插值区块pi_cell，每个相位插值区块的电路结构相同，当rise_b为低电平时，输出电压被充电到高电压，当rise_b为高电平时，pi控制信号s1《1:64》~s5《1:64》会从五相时钟信号ph《1:5》中选择出2个信号作为相位插值信号，例如，选择ph《1》和ph《2》作为相位插值时钟信号，然后再选择ph《1》和ph《2》的放电支路个数。
41.如果ph《1》的放电个数为64，则ph《1》的延迟最短，输出的下降沿最快到达低电平，如果ph《2》的放电个数为64，则ph《1》的放电个数为0，ph《1》的延迟最长，输出的下降沿最慢到达低电平，如果ph《1》的放电个数介于0~64之间，则输出的下降沿介于前两者之间，从而实现了相位插值的功能。
42.具体地，图6为相位插值区块pi_cell的示意图，图6中ck《1:5》为输入的带有高频相位信息的低频时钟，当选择两路时钟例如ck《1》和ck《2》时，s1和s2会有一个打开，一个关闭，这样当ck《1》和ck《2》为高电平时，电流会从其中一个支路上放电，从而改变vout的值。
43.在一些实施例中，第二时钟信号为n相多相位高速时钟信号，多路低速时钟信号为多路n 1相低速时钟信号。
44.在一些实施例中，如图7所示，根据本发明的另一方面，本发明还提供一种直接小数分频电路，包括整数分频模块100、pi时钟模块200和dsm调制器300。
45.其中，dsm调制器300用于接收待分频值的小数参数，并根据待分频值的小数参数生成相应的进位信号以及pi控制信号。
46.整数分频模块100与dsm调制器300的输出端连接，用于接收第一时钟信号ckn和ckp、待分频值的整数参数prop以及进位信号co，根据进位信号co对第一时钟信号ckn和ckp执行相应的除法操作，并输出执行除法操作得到的第一低频时钟信号divo1和第二低频时钟信号divo2。
47.具体地，整数分频模块100中执行的除法操作包括除以n操作和除以n 1操作。
48.pi时钟模块200与分别与整数分频模块100的输出端和dsm调制器300的输出端连接，用于接收整数分频模块100的输出端输入的第一低频时钟信号divo1和第二低频时钟信号divo2，以及外部输入的第二时钟信号ck和pi控制信号pi_code，控制第二时钟信号ck对第一低频时钟信号divo1和第二低频时钟信号divo2执行采样操作，并根据pi控制信号pi_code对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号ck_frac。
49.示例性地，dsm调制器300接收待分频值的小数参数frac，并根据待分频值的小数参数frac生成相应的进位信号co以及pi控制信号pi_code，整数分频模块100接收到的第一时钟信号ckn和ckp的相位差为180
°
，当整数分频模块100在接收到进位信号co为0时，对第一时钟信号ckn和ckp执行除以n操作，在接收到进位信号co为1时，对第一时钟信号ckn和
ckp执行除以n 1操作，并输出除法操作得到的第一低频时钟信号divo1和第二低频时钟信号divo2，整数分频模块100将第一低频时钟信号divo1和第二低频时钟信号divo2输入至pi时钟模块200，pi时钟模块200接收到四相位第二时钟信号ck《1:4》，其中ck《1:4》是和ckp/ckn为同频率的四相位时钟，相互之间的相位差为90
°
，pi时钟模块200控制第二时钟信号ck《1:4》对第一低频时钟信号divo1和第二低频时钟信号divo2执行采样操作，第一低频时钟信号divo1和第二低频时钟信号divo2在经过第二时钟信号ck《1:4》采样后产生采样结果，根据pi控制信号pi_code对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号ck_frac，上述直接小数分频电路先执行分频操作再执行pi采样插值处理，结构简单，传输延迟低，功耗低，可广泛应用于高速、低功耗的小数分频场景。
50.在一个实施例中，如图8所示，根据本发明的另一方面，本发明还提供一种直接小数分频电路，包括整数分频模块、pi时钟模块200和译码器400。
51.其中，译码器400用于接收外部输入的pi控制信号pi_code，生成并输出若干pi选择信号。
52.整数分频模块100用于接收第一时钟信号ckn和ckp、待分频值的整数参数prop以及待分频值的小数参数fpac对应的进位信号co，根据进位信号co对第一时钟信号ckn和ckp执行相应的除法操作，并输出执行除法操作得到的第一低频时钟信号divo1和第二低频时钟信号divo2。
53.具体地，整数分频模块100中执行的除法操作包括除以n操作和除以n 1操作。
54.pi时钟模块200分别与整数分频模块100的输出端和译码器400的输出端连接，用于接收整数分频模块100的输出端输入的第一低频时钟信号divo1和第二低频时钟信号divo2，以及外部输入的第二时钟信号ck，译码器400输入的pi控制信号pi_code，控制第二时钟信号ck对第一低频时钟信号divo1和第二低频时钟信号divo2执行采样操作，并根据pi控制信号pi_code对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号ck_frac。
55.示例性地，整数分频模块100接收到的第一时钟信号ckn和ckp的相位差为180
°
，当整数分频模块100在接收到进位信号co为0时，对第一时钟信号ckn和ckp执行除以n操作，在接收到进位信号co为1时，对第一时钟信号ckn和ckp执行除以n 1操作，并输出除法操作得到的第一低频时钟信号divo1和第二低频时钟信号divo2，整数分频模块100将第一低频时钟信号divo1和第二低频时钟信号divo2输入至pi时钟模块200，pi时钟模块200接收到四相位第二时钟信号ck《1:4》，其中ck《1:4》是和ckp/ckn为同频率的四相位时钟，相互之间的相位差为90
°
，pi时钟模块200控制第二时钟信号ck《1:4》对第一低频时钟信号divo1和第二低频时钟信号divo2执行采样操作，第一低频时钟信号divo1和第二低频时钟信号divo2在经过第二时钟信号ck《1:4》采样后产生采样结果，译码器400接收外部输入的pi控制信号pi_code，生成并输出pi选择信号sel1～5《64:1》，根据pi选择信号sel1～5《64:1》对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号ck_frac，上述直接小数分频电路先执行分频操作再执行pi采样插值处理，结构简单，传输延迟低，功耗低，可广泛应用于高速、低功耗的小数分频场景。
56.在一个实施例中，如图9所示，根据本发明的另一方面，本发明还提供一种直接小数分频电路，包括整数分频模块100、pi时钟模块200、dsm调制器300和译码器400。
57.其中，dsm调制器300用于接收待分频值的小数参数，并根据待分频值的小数参数生成相应的进位信号以及pi控制信号。
58.译码器400用于接收dsm调制器300的输出端输入的pi控制信号pi_code，生成并输出若干pi选择信号。
59.整数分频模块100与dsm调制器300的输出端连接，用于接收第一时钟信号ckn和ckp、待分频值的整数参数prop以及进位信号co，根据进位信号co对第一时钟信号ckn和ckp执行相应的除法操作，并输出执行除法操作得到的第一低频时钟信号divo1和第二低频时钟信号divo2。
60.具体地，整数分频模块100中执行的除法操作包括除以n操作和除以n 1操作。
61.pi时钟模块200分别与整数分频模块100的输出端和译码器400的输出端连接，用于接收整数分频模块100的输出端输入的第一低频时钟信号divo1和第二低频时钟信号divo2，以及外部输入的第二时钟信号ck，译码器400输入的pi控制信号pi_code，控制第二时钟信号ck对第一低频时钟信号divo1和第二低频时钟信号divo2执行采样操作，并根据pi控制信号pi_code对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号ck_frac。
62.示例性地，dsm调制器300接收待分频值的小数参数frac，并根据待分频值的小数参数frac生成相应的进位信号co以及pi控制信号pi_code，整数分频模块100接收到的第一时钟信号ckn和ckp的相位差为180
°
，当整数分频模块100在接收到进位信号co为0时，对第一时钟信号ckn和ckp执行除以n操作，在接收到进位信号co为1时，对第一时钟信号ckn和ckp执行除以n 1操作，并输出除法操作得到的第一低频时钟信号divo1和第二低频时钟信号divo2，整数分频模块100将第一低频时钟信号divo1和第二低频时钟信号divo2输入至pi时钟模块200，pi时钟模块200接收到四相位第二时钟信号ck《1:4》，其中ck《1:4》是和ckp/ckn为同频率的四相位时钟，相互之间的相位差为90
°
，pi时钟模块200控制第二时钟信号ck《1:4》对第一低频时钟信号divo1和第二低频时钟信号divo2执行采样操作，第一低频时钟信号divo1和第二低频时钟信号divo2在经过第二时钟信号ck《1:4》采样后产生采样结果，译码器400接收dsm调制器300输入的pi控制信号pi_code，生成并输出pi选择信号sel1～5《64:1》，根据pi选择信号sel1～5《64:1》对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号ck_frac，上述直接小数分频电路先执行分频操作再执行pi采样插值处理，结构简单，传输延迟低，功耗低，可广泛应用于高速、低功耗的小数分频场景。
63.图9中pi时钟模块200包括多相时钟产生单元210和相位插值单元220。
64.其中，多相时钟产生单元210与整数分频模块100的输出端连接，用于接收整数分频模块100的输出端输入的第一低频时钟信号divo1和第二低频时钟信号divo2，以及外部输入的第二时钟信号ck，控制第二时钟信号ck对第一低频时钟信号divo1和第二低频时钟信号divo2执行采样操作，生成多路低速时钟信号ph作为采样结果。
65.具体地，第二时钟信号ck为多相位高速时钟信号，多路低速时钟信号ph中包括第二时钟信号ck的相位信息。
66.相位插值单元220与多相时钟产生单元210的输出端连接，用于接收多相时钟产生单元210的输出端输入的多路低速时钟信号ph，以及外部输入pi控制信号pi_code，根据pi控制信号pi_code对多路低速时钟信号ph进行相位插值，生成并输出相位插值后得到的输
出时钟信号ck_frac。
67.示例性地，第一低频时钟信号divo1和第二低频时钟信号divo2为对第一时钟信号ckn和ckp执行分频后得到的低频时钟，四相位第二时钟信号ck《1:4》为高频时钟，其频率与第一时钟信号ckn和ckp分频之前的时钟频率相同，第一低频时钟信号divo1和第二低频时钟信号divo2在经过高速第二时钟信号ck《1:4》采样后产生低速的相位差的五相时钟信号ph《1:5》，其频率不变，但是由相位差引起的延迟与高速第二时钟信号ck《1:4》之间的延迟一致，从而将高频时钟的相差信息调制到低频时钟上。根据pi控制信号pi_code对五相时钟信号ph《1:5》进行相位插值，生成并输出相位插值后得到的输出时钟信号ck_frac。
68.在一个实施例中，如图10所示，根据本发明的另一方面，本发明还提供小数分频方法，包括步骤：s100接收第一时钟信号、待分频值的整数参数以及待分频值的小数参数对应的进位信号，根据进位信号对第一时钟信号执行相应的除法操作，并输出执行除法操作得到的第一低频时钟信号和第二低频时钟信号。
69.s200接收第二时钟信号和pi控制信号，控制第二时钟信号对第一低频时钟信号和第二低频时钟信号执行采样操作，并根据pi控制信号对采样结果进行相位插值，生成并输出相位插值后得到的输出时钟信号。
70.本实施例提供的直接小数分频方法依次根据接收到的第一时钟信号对待分频值执行除法分频操作，根据接收到的第二时钟信号对分频结果执行采样操作，根据接收到的pi控制信号对采样结果进行相位插值，在分频过程中将高速时钟的相位信息调制到低速时钟作为pi的输入信号，有效降低pi设计复杂度，同时避免了传统小数分频器在频率跳变时的小数毛刺和扰动等噪声对小数分频锁相环性能的影响。
71.本技术请求保护的技术方案包括对单端时钟信号的处理，也包括对差分时钟信号的处理，附图中近提供单端信号的示例不构成对本方案的限定，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述或记载的部分，可以参见其他实施例的相关描述。
72.本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本技术的范围。
73.在本技术所提供的实施例中，应该理解到，所揭露的一种直接小数分频电路及方法，可以通过其他的方式实现。例如，以上所描述的一种直接小数分频电路及方法实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如，多个单元或模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的通讯连接可以是通过一些接口，装置或单元的通讯连接或集成电路，可以是电性、机械或其他的形式。
74.所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目
的。
75.另外，在本技术各个实施例中的各功能单元可能集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
76.应当说明的是，以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。