半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。
3.鳍式场效应晶体管(fin field-effect transistor，finfet)的栅极成类似鱼鳍的叉状3d架构。finfet的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的两侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应。然而，鳍式场效应晶体管仍然存在短沟道效应。
4.此外，为了进一步减小短沟道效应对半导体器件的影响，降低沟道漏电流。半导体技术领域引入了应变硅技术，应变硅技术的方法包括：在栅极结构两侧的鳍部中形成凹槽；通过外延生长工艺在所述凹槽中形成源漏掺杂区。
5.然而，随着半导体器件的尺寸缩小，器件密度的提高，所形成的鳍式场效应晶体管的性能不稳定。


技术实现要素：

6.本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效的提升最终形成的半导体结构的性能。
7.为解决上述问题，本发明提供一种半导体结构，包括：衬底，包括第一区和第二区；初始鳍部，位于所述衬底上；栅极结构，位于所述衬底上且覆盖所述初始鳍部；第一鳍部，位于所述第一区上且位于所述栅极结构的两侧；第二鳍部，位于所述第二区上且位于所述栅极结构的两侧，所述第一鳍部的宽度大于所述第二鳍部的宽度；第一侧墙，位于所述第一鳍部的侧壁上；第二侧墙，位于所述第二鳍部的侧壁上；第一源漏掺杂层，位于所述第一鳍部上，且底部位于所述第一侧墙之间；第二源漏掺杂层，位于所述第二鳍部上，且底部位于所述第二侧墙之间；隔离层，位于所述衬底上，所述第一鳍部的顶部表面低于所述隔离层的顶部表面，所述第二鳍部的顶部表面高于所述隔离层的顶部表面。
8.可选的，所述第一鳍部的顶部表面比所述隔离层的顶部表面低10纳米至30纳米。
9.可选的，所述栅极结构为伪栅极结构或者金属栅极结构。
10.可选的，所述第一侧墙的高度小于所述第二侧墙的高度。
11.相应的，本发明还提供一种形成上述半导体结构的方法，包括：提供衬底，所述衬底包括第一区和第二区；在所述衬底上形成初始鳍部；在所述衬底上形成覆盖所述初始鳍部的部分侧壁和部分顶部的栅极结构；刻蚀所述栅极结构两侧的所述第一区上的部分所述初始鳍部形成第一鳍部；刻蚀所述栅极结构两侧的所述第二区上的部分所述初始鳍部形成
第二鳍部，所述第一鳍部的宽度大于所述第二鳍部的宽度；在所述第一鳍部上形成第一源漏掺杂层；在所述第二鳍部上形成第二源漏掺杂层。
12.可选的，在形成所述栅极结构之前，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述初始鳍部的部分侧壁。
13.可选的，所述第一鳍部和所述第二鳍部形成的步骤包括：减薄所述栅极结构两侧的所述初始鳍部，形成减薄鳍部；在所述减薄鳍部的底部侧壁上形成侧墙；刻蚀去除部分所述减薄鳍部，至所述减薄鳍部的顶部表面与所述侧墙的顶部表面齐平；刻蚀所述第一区的所述减薄鳍部和所述侧墙，形成所述第一鳍部和第一侧墙；刻蚀所述第二区的所述减薄鳍部和所述侧墙，形成所述第二鳍部和第二侧墙。
14.可选的，所述第一鳍部的顶部表面低于所述隔离层的顶部表面，述第二鳍部的顶部表面高于所述隔离层的顶部表面。
15.可选的，所述第一鳍部的顶部表面比所述隔离层的顶部表面低10纳米至30纳米。
16.可选的，所述第一侧墙的高度小于所述第二侧墙的高度。
17.与现有技术相比，本发明的技术方案具有以下优点：
18.本发明的技术方案中，由于第一鳍部的宽度大于第二鳍部的宽度，这样在第一鳍部上形成第一源漏掺杂层和在第二鳍部上形成第二源漏掺杂层的过程中，能够保证第一源漏掺杂层的体积大于第二源漏掺杂层的体积，这样在同一衬底上可以形成两种不同体积大小的源漏掺杂层，满足不同器件区对不同体积的源漏掺杂层的需求，保证最终形成的半导体器件质量的同时还能节约成本且有助于形成集成度更高的半导体器件，扩大了半导体器件的使用范围。
附图说明
19.图1是一种半导体结构的结构示意图；
20.图2至图12是本发明一实施中半导体结构的形成方法各步骤结构示意图。
具体实施方式
21.正如背景技术所述，现有方法形成的半导体结构性能较差。以下将结合附图进行具体说明。
22.请参考图1，衬底100，包括第一区i和第二区ii；第一鳍部101，位于第一区i的衬底上；第二鳍部102，位于第二区ii的衬底上；第一源漏掺杂层103，位于所述第一鳍部101上；第二源漏掺杂层104，位于所述第二源漏掺杂层102上。
23.在上述实施例中，第一区是用于形成逻辑器件区，第二区是用于形成静态随机存取存储器区，在第一区的所述第一源漏掺杂层103需要大的外延体积从而实现更大的应力从而保证逻辑器件区的器件性能，在第二区的所述第二源漏掺杂层104需要较小的外延体积，从而保证静态随机存取存储器区在工作的过程中不发生桥接的问题，但是在形成所述第一源漏掺杂层103和所述第二源漏掺杂层104的过程中，所述第一源漏掺杂层103和所述第二源漏掺杂层104的外延体积接近，不能够同时满足第一区和第二区对源漏掺杂层的需求，从而影响半导体器件的使用性能，限制了半导体器件的使用。
24.在此基础上，本发明提供一种半导体结构及其形成方法，在第一区上形成第一鳍
部，在第二区上形成第二鳍部，利用第一鳍部的宽度大于第二鳍部的宽度，这样在第一鳍部上形成第一源漏掺杂层和在第二鳍部上形成第二源漏掺杂层的过程中，能够保证第一源漏掺杂层的体积大于第二源漏掺杂层的体积，这样在同一衬底上可以形成两种不同体积大小的源漏掺杂层，满足不同器件区对不同体积的源漏掺杂层的需求，保证最终形成的半导体器件质量的同时还能节约成本且有助于形成集成度更高的半导体器件，扩大了半导体器件的使用范围。
25.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
26.图2至图12是本发明实施例的一种半导体结构的形成过程的结构示意图。
27.首先请参考图2，提供衬底200，所述衬底200包括第一区i和第二区ii，在所述衬底200上形成初始鳍部201。
28.所述衬底200与所述初始鳍部201的形成方法包括：提供初始衬底(未图示)，所述初始衬底上具有掩膜层(未图示)，所述掩膜层暴露出部分所述初始衬底的顶部表面；以所述掩膜层为掩膜刻蚀所述初始衬底，形成所述衬底200以及位于所述衬底200上的初始鳍部201
29.在本实施例中，所述衬底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
30.在本实施例中，所述初始鳍部201的材料为硅；在其他的实施例中，所述初始鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或者镓化铟。
31.所述第一区i和所述第二区ii相邻分布。
32.在本实施例中，所述第一区i用于形成逻辑器件，将其命名为逻辑器件区，所述第二区ii用于形成静态随机存取存储器(sram)，将其命名为静态随机存取存储器区。
33.在其他实施例中，所述第一区i可以用于形成静态随机存取存储器(sram)，所述第二区ii还可用于形成逻辑器件，
34.请继续参考图2，在所述衬底200上形成隔离层202，所述隔离层202覆盖所述初始鳍部201的部分侧壁。
35.在本实施例中，所述隔离层202的顶部表面低于所述初始鳍部201的顶部表面。
36.在本实施例中，所述隔离层202采用浅沟槽隔离结构(sti)。
37.所述隔离层202的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述隔离层202的材料采用氧化硅。
38.形成所述隔离层202的方法包括：在所述体衬底200上形成覆盖所述初始鳍部201的隔离结构膜(未图示)；回刻蚀隔离结构膜，形成所述隔离层202。
39.形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
40.形成隔离结构膜所采用的流体化学气相沉积工艺的步骤包括：在所述衬底200上形成隔离流体层；进行水汽退火，使所述隔离流体层形成隔离结构膜。
41.所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。
42.在所述衬底上形成覆盖所述初始鳍部的部分侧壁和部分顶部的栅极结构的过程
请参考图3至图6。
43.在本实施例中，所述栅极结构为伪栅极结构。
44.在其他实施例中，所述栅极结构还可为金属栅极结构。
45.首先请参考图3，在所述初始鳍部201的顶部表面和侧壁上形成伪栅介质层203。
46.在本实施例中，所述伪栅介质层203为后续形成伪栅极结构提供材料层。
47.所述伪栅介质层203的材料为氧化硅。
48.在本实施例中，所述伪栅介质层203的形成工艺为原位蒸汽生成工艺(in-situ steam generation，简称issg)。所述原位蒸汽生成工艺形成的伪栅介质层203具有良好的阶梯覆盖能力，能够使所形成的伪栅介质层203紧密地覆盖于所述初始鳍部201的侧壁表面，且所形成的伪栅介质层203的厚度均匀。
49.在另一实施例中，所述伪栅介质层203的形成工艺为化学氧化工艺；所述化学氧化工艺的方法包括：采用通入臭氧的水溶液对所述初始鳍部201暴露出的侧壁和顶部表面进行氧化，形成伪栅介质层203。
50.请参考图4，在所述伪栅介质层203上形成覆盖所述初始鳍部201的部分侧壁和顶部的伪栅极层204，在所述伪栅极层204上形成保护层205，刻蚀去除所述第一区i和所述第二区ii之间的所述伪栅极层204和所述保护层205，形成开口206，所述开口206底部暴露出所述衬底的表面。
51.形成所述伪栅极层205的方法包括：在半导体衬底200和所述初始鳍部201上形成覆盖初始鳍部201的伪栅极膜(未图示)；刻蚀所述伪栅极膜暴露出初始鳍部201上的伪栅介质层203，在所述初始鳍部201上形成伪栅极层204。
52.所述伪栅极结构包括横跨初始鳍部201的伪栅介质层203和位于伪栅介质层203上的伪栅极层204。
53.本实施例中，所述伪栅极层205的材料为多晶硅。
54.所述伪栅极结构还包括位于伪栅极层204表面的保护层205，所述保护层205在后续形成源漏掺杂层时保护伪栅极层204，同时作为后续平坦化介质层的停止层。
55.所述保护层205的材料包括氧化硅或氮化硅。
56.在本实施例中，刻蚀去除所述第一区i和所述第二区ii之间的所述伪栅极层204和所述保护层205，形成开口206，所述开口206底部暴露出所述衬底的表面。
57.所述刻蚀工艺采用干法刻蚀工艺；在其他实施例中，还可采用湿法刻蚀工艺刻蚀去除所述第一区i和所述第二区ii之间的所述伪栅极层204和所述保护层205，形成开口206。
58.在本实施例中，形成所述开口206的目的是使得最终形成的栅极结构能够在所述第一区i和所述第二区ii之间断开，适用不同的门控制。
59.请参考图5至图6，在所述伪栅极层204的侧壁、所述保护层205的侧壁上以及所述开口206的侧壁上形成保护侧墙207。
60.图6是图5的俯视图，图5是图6在a-a剖线的截面图。
61.在本实施例中，所述保护侧墙207的材料为氧化硅；在其他实施例中，所述保护侧墙207的材料还可为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
62.在本实施例中，所述保护侧墙207定义后续形成的栅极结构和源漏掺杂层之间的
距离。
63.在本实施例中，所述保护侧墙207的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
64.所述伪栅极结构包括所述伪栅介质层203、位于所述伪栅介质层203上的所述伪栅极层204、位于所述伪栅极层204上的所述保护层205以及位于所述伪栅极层204的侧壁、所述保护层205的侧壁上的所述保护侧墙207。
65.刻蚀所述伪栅极结构两侧的所述第一区上的部分所述初始鳍部，形成第一鳍部刻蚀所述伪栅极结构两侧的所述第二区上的部分所述初始鳍部形成第二鳍部的过程请参考图7至图11。
66.请参考图7，减薄所述伪栅极结构两侧的所述初始鳍部201，形成减薄鳍部208。
67.图7是图6在b-b处的截面图。
68.在本实施例中，被减薄的所述初始鳍部201位于源漏掺杂区，为后续形成的源漏掺杂层做准备。
69.在本实施例中，将所述初始鳍部201进行减薄形成所述减薄鳍部208的目的是能够在所述第二区上形成宽度较小的鳍部，这样在厚度较小的鳍部上形成源漏掺杂层时，能够形成外延体积较小的源漏掺杂层，这样可以防止所述第二区上的源漏掺杂层之间的桥接，避免影响形成的半导体器件的性能。
70.在本实施例中，形成所述减薄鳍部208的工艺为干法刻蚀工艺；在其他实施例中，还可采用湿法刻蚀工艺形成的所述减薄鳍部208。
71.请参考图8，在所述减薄鳍部208的底部侧壁上形成侧墙209。
72.图8的视图方向与图7的视图方向一致。
73.在本实施例中，所述侧墙209的材料为氮化硅；在其他实施例中，所述侧墙209的材料还可为氧化硅、碳化硅或者氮氧化硅等。
74.在本实施例中，形成所述侧墙209的目的在于后续在刻蚀去除部分所述减薄鳍部208的过程中，所述侧墙209能够起到保护所述侧墙209之间的所述减薄鳍部208的作用，从而保证后续形成源漏掺杂层时，源漏掺杂层底部具有质量好的鳍部，保证最终形成的半导体器件的质量。
75.在本实施例中，形成所述侧墙209的工艺为原子层沉积工艺。
76.在其他实施例在，形成所述侧墙209的工艺还可为化学气相沉积工艺或者物理气相沉积工艺。
77.请参考图9，刻蚀去除部分所述减薄鳍部208，至所述减薄鳍部208的顶部表面与所述侧墙209的顶部表面齐平。
78.在本实施例中，刻蚀去除部分所述减薄鳍部208的工艺为干法刻蚀工艺；在其他实施例中，还可采用湿法刻蚀工艺去除部分所述减薄鳍部208。
79.在本实施例中，去除部分所述减薄鳍部208的目的在于为后续形成源漏掺杂层提供空间。
80.请参考图10，刻蚀所述第一区i的所述减薄鳍部208和所述侧墙209，形成所述第一鳍部210和第一侧墙211。
81.在本实施例中，所述第一鳍部210的顶部表面低于所述隔离层202的顶部表面，且
所述第一鳍部210的顶部表面比所述隔离层202的顶部表面低10纳米至30纳米。
82.在本实施例中，由于所述第一鳍部210是被所述隔离层202覆盖住的，所以所述第一鳍部210的宽度与所述初始鳍部201的宽度是一致，这样所述第一鳍部210就具有较大的宽度，这为后续能够形成体积较大的源漏掺杂层提供条件。
83.在本实施例中，所述第一鳍部210的顶部表面低于所述隔离层202的顶部表面，且低10纳米至30纳米；当所述第一鳍部210的顶部表面比所述隔离层202的顶部表面低的高度小于10纳米，器件的沟道应力下降，器件性能变差；当所述第一鳍部210的顶部表面比所述隔离层202的顶部表面低的高度大于30纳米，会影响短沟道效应的控制，器件源漏端漏电增加。
84.在本实施例中，在形成所述第一鳍部210和所述第一侧墙211的时，预先在所述第二区ii的所述减薄鳍部208和所述侧墙209上形成光刻胶(图中未示出)，这样能够保证在形成所述第一鳍部210和所述第一侧墙211的过程中不会对所述第二区ii的所述减薄鳍部208和所述侧墙209造成影响。
85.请参考图11，刻蚀所述第二区ii的所述减薄鳍部208和所述侧墙209，形成所述第二鳍部212和第二侧墙213。
86.在本实施例中，所述第二鳍部212的顶部表面高于所述隔离层202的顶部表面，目的是能够保证所述第二鳍部212具有较小的宽度。
87.在图中d表示第一鳍部210的宽度，d表示第二鳍部212的宽度大小。
88.在本实施例中，所述第一鳍部210的宽度大于所述第二鳍部212的宽度，这样后续在所述第一鳍部210上形成第一源漏掺杂层，在所述第二鳍部212上形成第二源漏掺杂层时，能够形成体积较大的第一源漏掺杂层和体积较小的第二源漏掺杂层，从而能够同时满足所述第一区i和所述第二ii对不同体积的源漏掺杂层的需求，提高形成的半导体器件的质量且提高集成度。
89.在本实施例中，所述第一侧墙211的高度小于所述第二侧墙213的高度，这是在形成所述第一鳍部210的过程中也会刻蚀掉部分所述侧墙209，从而形成高度较小的所述第一侧墙211；而在形成所述第二鳍部212的过程中，所述侧墙209刻蚀的很少，所述第一侧墙211的高度小于所述第二侧墙213。
90.请参考图12，在所述第一鳍部210上形成第一源漏掺杂层214，在所述第二鳍部212上形成第二源漏掺杂层215。
91.在本实施例中，所述第一源漏掺杂层214的体积大于所述第二源漏掺杂层215的体积。
92.在本实施例中，由于所述第一源漏掺杂层214的体积大于所述第二源漏掺杂层215的体积，这样在同一衬底上可以形成两种不同体积大小的源漏掺杂层，满足在第一区i的所述第一源漏掺杂层214需要大的外延体积从而实现更大的应力从而保证逻辑器件区的器件性能，在第二区ii的所述第二源漏掺杂层215需要较小的外延体积，从而保证静态随机存取存储器区在工作的过程中不发生桥接的问题，保证最终形成的半导体器件质量的同时还能节约成本且有助于形成集成度更高的半导体器件，扩大了半导体器件的使用范围。
93.在本实施例中，所述第一源漏掺杂层214和所述第二源漏掺杂层215的形成工艺包括外延生长工艺；在所述第一源漏掺杂层214和所述第二源漏掺杂层215内掺杂源漏离子的
工艺为原位掺杂工艺。
94.当所述半导体器件为p型器件时，所述第一源漏掺杂层214和所述第二源漏掺杂层215的材料包括：硅、锗或硅锗；所述源漏离子为p型离子，所述源漏离子包括硼离子、bf2-离子或铟离子。当所述半导体器件为n型器件时，所述第一源漏掺杂层214和所述第二源漏掺杂层215的材料包括：硅、砷化镓或铟镓砷；所述源漏离子为n型离子，所述源漏离子包括磷离子或砷离子。
95.相应的，本发明还提供一种半导体结构，包括衬底200，包括第一区i和第二区ii；初始鳍部201，位于所述衬底200上；伪栅极结构，位于所述衬底上且覆盖所述初始鳍部201；第一鳍部210，位于所述第一区i上且位于所述伪栅极结构的两侧；第二鳍部212，位于所述第二区ii上且位于所述伪栅极结构的两侧，所述第一鳍部210的宽度大于所述第二鳍部212的宽度；第一源漏掺杂层214，位于所述第一鳍部210上；第二源漏掺杂层215，位于所述第二鳍部上212。
96.在本实施例中，由于所述第一鳍部210的宽度大于所述第二鳍部212的宽度，这样在所述第一鳍部210上形成所述第一源漏掺杂层214，在所述第二鳍部212上形成第二源漏掺杂层215时，所述第一源漏掺杂层214的体积大于所述第二源漏掺杂层215的体积，这样在同一衬底上可以形成两种不同体积大小的源漏掺杂层，满足在第一区i的所述第一源漏掺杂层214需要大的外延体积从而实现更大的应力从而保证逻辑器件区的器件性能，在第二区ii的所述第二源漏掺杂层215需要较小的外延体积，从而保证静态随机存取存储器区在工作的过程中不发生桥接的问题，保证最终形成的半导体器件质量的同时还能节约成本且有助于形成集成度更高的半导体器件，扩大了半导体器件的使用范围。
97.在本实施例中，还包括第一侧墙211，位于所述第一鳍部210的侧壁上。
98.在本实施例中，还包括第二侧墙213，位于所述第二鳍部212的侧壁上，所述第一侧墙211的高度小于所述第二侧墙213的高度。
99.在本实施例中，所述第一侧墙211的高度小于所述第二侧墙213的高度，这是在形成所述第一鳍部210的过程中也会刻蚀掉部分所述侧墙209，从而形成高度较小的所述第一侧墙211；而在形成所述第二鳍部212的过程中，所述侧墙209刻蚀的很少，所述第一侧墙211的高度小于所述第二侧墙213。
100.在本实施例中，还包括隔离层202，位于所述衬底上，所述第一鳍部的顶部表面低于所述隔离层的顶部表面，所述第二鳍部的顶部表面高于所述隔离层的顶部表面。
101.在本实施例中，所述第一鳍部210的顶部表面低于所述隔离层202的顶部表面，且低10纳米至30纳米；当所述第一鳍部210的顶部表面比所述隔离层202的顶部表面低的高度小于10纳米器件的沟道应力下降，器件性能变差；当所述第一鳍部210的顶部表面比所述隔离层202的顶部表面低的高度大于30纳米，会影响短沟道效应的控制，器件源漏端漏电增加。
102.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。