用于纳米线晶体管的局部化间隔体及制造方法与流程

用于纳米线晶体管的局部化间隔体及制造方法


背景技术：

1.过去几十年来，集成电路中特征的不断缩小一直是日益增长的半导体工业背后的驱动力。缩小到越来越小的特征实现了功能单元在半导体芯片的有限基板面积(real estate)上增大的密度。例如，当诸如关断状态泄漏、亚阈值斜率或栅极控制之类的设备度量指标受到不利影响时，对包括硅沟道的这种晶体管的缩小变得更有挑战性。基于硅纳米线的晶体管提供了一种途径来缩小基于硅的晶体管的尺寸，同时改善了栅极控制并减轻了诸如关断状态漏电流之类的问题。虽然间距缩小可以增大晶体管密度，但是晶体管之间的间隔可以阻碍对纳米线沟道之间的电介质间隔体的集成。电介质间隔体对于防止栅极与源极或漏极之间的短路是必要的。因此，需要在纳米线晶体管中的间隔体形成的领域中进行开发。
附图说明
2.在附图中通过示例而非限制的方式示出了本文所述的材料。为了示出的简单和清楚，图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件被夸大。而且，为了讨论的清楚，各种物理特征可以以它们的简化的“理想”形式和几何形状来进行表示，但是仍然应当理解，实际的实施方式可以仅近似于所示出的理想情况。例如，在不考虑由纳米制造技术所形成结构的有限粗糙度、圆角和不完美角交叉特性的情况下，可以绘制平滑表面和直角交叉。此外，在认为适当的情况下，在各个图中重复附图标记以指示对应或类似的元件。
3.图1a是根据本公开内容的实施例的包括形成在衬底之上的多条纳米线的晶体管的截面图。
4.图1b是具有不同曲率大小的相对表面的间隔体的截面图。
5.图1c是图1a的结构的一部分的实施例的放大截面图。
6.图1d是图1a中的间隔体的一部分的平面图。
7.图1e是图1a中的结构沿线a-a’截取的截面图。
8.图1f是一对晶体管的截面图。
9.图2a是根据本公开内容的实施例的包括多条纳米线的晶体管的截面图。
10.图2b是一对晶体管的截面图。
11.图3是根据本公开内容的实施例的制造例如图1a中所示的纳米线晶体管的方法。
12.图4a是根据本公开内容的实施例的用于制造纳米线晶体管设备的材料层叠置体的截面图，其中材料层叠置体包括多个双层，其中双层中的每个双层包括在单晶硅层上的牺牲层。
13.图4b是通过图案化材料层叠置体而形成的块的截面图。
14.图4c是在形成虚设栅极结构之后的等距图，其中，虚设栅极结构形成在块的第一部分上。
15.图4d是在形成与虚设栅极结构相邻的电介质间隔体之后的图4c中的结构的等距
图。
16.图4e示出了在蚀刻材料层叠置体的未被间隔体或虚设栅极结构覆盖的部分的工艺之后的图4d的结构。
17.图5示出了横向间隔开的多个虚设栅极结构的截面图。
18.图6a示出了在去除多个双层中与单晶硅层相邻的牺牲层的工艺之后的图4e的结构。
19.图6b是图6a的结构的一部分沿线a-a’的截面图。
20.图6c是示出了侧壁表面上的蚀刻效果的图6b的结构的一部分的放大截面图。
21.图6d是示出了垂直侧壁表面的图6b的结构的一部分的放大截面图。
22.图7a是在生长电介质间隔体的工艺之后的图6b的结构的等距图。
23.图7b示出了多个结构，例如图7b中所示的结构。
24.图8a示出了在形成外延源极结构和外延漏极结构之后的图7b的结构。
25.图8b示出了在外延源极结构和外延漏极结构上以及隔离区域上形成电介质之后的图8a的结构。
26.图9a示出了在去除虚设栅极结构和牺牲层在去除虚设栅极结构之后暴露的部分的工艺之后的图8b的结构。
27.图9b是图9a中的结构的等距图。
28.图10a示出了在多条纳米线中的每一条上形成栅极之后的图9a的结构，而图10b示出了在升高的源极结构上形成源极触点和在升高的漏极结构上形成漏极触点之后的图10a的结构。
29.图11a是在形成与块的暴露部分相邻的外延源极结构和外延漏极结构之后的图4e中的结构的等距图。
30.图11b是图11a的结构沿线a-a’的截面图。
31.图12a示出了在外延源极结构和外延漏极结构上以及隔离区域上形成电介质之后的图11b的结构。
32.图12b示出了在去除多个双层中与单晶硅层相邻的牺牲层的工艺之后的图12a的结构。
33.图12c是在邻近于外延漏极结构和外延源极结构生长电介质间隔体的工艺之后的图12b的结构的等距图。
34.图13示出了多个结构，例如图12c中所示的结构。
35.图14示出了在多条纳米线中的每一条上形成栅极之后以及在升高的源极结构上形成源极触点和在升高的漏极结构上形成漏极触点之后的图12c 的结构。
36.图15a是根据本公开内容的实施例的与包括多条凹陷纳米线的晶体管耦合的存储器设备的截面图。
37.图15b是根据本公开内容实施例的磁性隧道结设备的截面图。
38.图15c是根据本公开内容的实施例的电阻随机存取存储器设备的截面图。
39.图16示出了根据本公开内容的实施例的计算设备。
40.图17示出了包括本公开内容的一个或多个实施例的集成电路(ic)结构
具体实施方式
41.描述了用于纳米线晶体管的局部化间隔体和制造方法。在以下描述中，阐述了许多具体细节，例如结构方案和详细的制造方法，以便提供对本公开内容的实施例的透彻理解。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本公开内容的实施例。在其他示例中，不太详细地描述了众所周知的特征，例如与纳米线晶体管相关联的操作，以免不必要地使本公开内容的实施例难以理解。此外，应当理解，图中所示的各种实施例都是说明性表示，而不一定按比例绘制。
42.在一些示例中，在以下描述中，以框图形式而非详细地示出众所周知的方法和设备，以避免使本公开内容难以理解。在整个说明书中，对“实施例”或“一个实施例”或“一些实施例”的引用表示结合实施例描述的特定特征、结构、功能或特性被包括在本公开内容的至少一个实施例中。因此，在本说明书全文中的各个部分出现的短语“在实施例中”或“在一个实施例中”或“一些实施例”不一定是指本公开内容的同一实施例。此外，特定的特征、结构、功能或特性可以以任何合适的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要与两个实施例相关联的特定特征、结构、功能或特性不是相互排斥的。
43.如在说明书和所附权利要求中所使用的，单数形式“一”、“一个”和“所述”也是要包括复数形式，除非上下文另外清楚地指示。还将会理解，如本文所使用的，术语“和/或”指代并涵盖相关联的所列项目中的一个或多个项目的任何和所有可能的组合。
44.术语“耦合”和“连接”以及它们的派生词可以在本文中用于描述部件之间的功能或结构关系。应当理解，这些术语不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光学或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(在它们之间具有其他中间元件)物理、电或磁接触，和/或两个或更多个元件彼此协作或交互(例如，如在因果关系中)。
45.如本文所使用的，术语“上方”、“下方”、“之间”和“上”是指一个部件或材料相对于其他部件或材料的相对位置，其中此类物理关系是值得注意的。例如，在材料的上下文中，设置在另一材料上方或下方的材料或一种材料可以与其直接接触，或者可以具有一种或多种中间材料。此外，设置在两种材料之间的一种材料可以直接与这两层接触或可以具有一个或多个中间层。相反，在第二材料“上”的第一材料与该第二材料/材料直接接触。在部件组件的上下文中将作出类似的区分。如在整个说明书和在权利要求书中所使用的，由术语“至少一个”或“一个或多个”连接的项目的列表可以表示所列术语的任意组合。
46.术语“相邻”在本文中通常是指物体的位置靠近(例如，紧挨着靠近，或接近，其中在它们之间具有一个或多个物体)或毗连另一物体(例如，邻接它)。
47.术语“信号”可以是指至少一个电流信号、电压信号、磁信号或数据/ 时钟信号。“一”、“一个”和“所述”的含义包括复数个引用。“在
……
中”的含义包括“在
……
中”和“在
……
上”。
48.术语“设备”通常可以是指根据该术语使用的上下文而定的装置。例如，设备可以是指层或结构的叠置体、单个结构或层、具有有源和/或无源元件的各种结构的连接等。通常，设备是三维结构，其具有沿着x-y-z笛卡尔坐标系的x-y方向的平面和沿着z方向的高度。设备的平面也可以是包括该设备的装置的平面。
49.如在整个说明书和在权利要求书中所使用的，由术语“至少一个”或“一个或多个”连接的项目的列表可以表示所列术语的任意组合。
50.除非在它们使用的明确上下文中另有说明，否则术语“基本上相等”、“大约相等”和“近似相等”表示在如此描述的两个物体之间存在至多偶然的变化。在本领域中，这种变化通常至多是预定目标值的 /-10％。
51.说明书中和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“上方”、“下方”(如果有的话)等用于描述性目的，而不一定用于描述永久的相对位置。例如，如本文所使用的，术语“上方”、“下方”、“前侧”、“后侧”、“顶”、“底”、“上方”、“下方”和“上”是指一个部件、结构或材料相对于设备内的其他所提及的部件、结构或材料的相对位置，其中此类物理关系是值得注意的。这些术语在本文中仅用于描述性目的，并且主要在设备z轴的上下文中使用，并因此可以是与设备的取向相关的。因此，如果设备相对于所提供的图的上下文倒置定向，则在本文提供的图的上下文中，第二材料“上方”的第一材料也可以在第二材料“下方”。在材料的上下文中，设置在另一种材料上方或下方的一种材料可以直接与其接触或者可以具有一种或多种中间材料。此外，设置在两种材料之间的一种材料可以直接与这两层接触或可以具有一个或多个中间层。相反，第二材料“上”的第一材料与该第二材料直接接触。在部件组件的上下文中将作出类似的区分。
52.术语“之间”可以在设备的z轴、x轴或y轴的上下文中使用。两种其他材料之间的材料可以与那些材料中的一种或两种接触，或它可以通过一种或多种中间材料与其他两种材料都分开。因此，两种其他材料“之间”的材料可以与其他两种材料中的任一种接触，或它可以通过中间材料耦合到其他两种材料。两个其他设备之间的设备可以直接连接到那些设备中的一个或两个，或者它可以通过一个或多个中间设备与其他两个设备都分开。
53.为了能够实现硅沟道的缩小，已经采用了诸如纳米线和叠置纳米线之类的晶体管架构。与其他晶体管架构相比，纳米线晶体管提供了诸如接近理想的亚阈值斜率、低漏电流和迁移率随栅极电压的较少劣化之类的益处。类似于各种其他晶体管架构，纳米线晶体管已经与电介质间隔体材料集成。这种间隔体提供纳米线晶体管的栅极与源极或漏极之间的电绝缘，并且通常包括低k电介质膜以使寄生电容减到最小。通常，通过物理气相沉积或原子层沉积工艺来沉积这种电介质间隔体。然而，随着特征尺寸缩小，纳米线沟道之间以及各个晶体管之间的间隔已经缩小到与电介质间隔体的厚度相当的水平。
54.当在各条纳米线之间沉积第二间隔体之前在多条纳米线中的最上面的纳米线之上制造第一间隔体时，纳米线结构中的间隔体沉积进一步复杂化。第一间隔体形成的特征在于，在制造期间，第一间隔体与晶体管栅极自对准，而在图案化期间不需要任何额外的掩模，注意：在沉积期间第一间隔体没有被夹断。
55.因此，当形成两个相邻的晶体管时，每个晶体管的第一间隔体确定两个晶体管之间的用于沉积第二间隔体的空间。两个相邻的晶体管之间的空间是第一间隔体的两个外侧壁之间的空间。如果该空间小于第一间隔体的厚度的两倍，则由于夹断效应，这没有留下用于沉积第二间隔体的空间。
56.在各种示例中，相邻晶体管之间的间隔可以小于25nm，并且纳米线沟道之间的间隔可以在5nm至10nm之间。因此，在相邻晶体管之间和纳米线沟道之间没有足够的间隔来沉积甚至相对薄(小于15nm厚)的第二间隔体膜而不会夹断。因此，对于传统方法，第一间隔体
材料和形成技术可以规定例如晶体管栅极或纳米线沟道之间的最小间隔。
57.然而，本发明人已经发现了一种方法来选择性地沉积或生长与包括金属特性的材料的特定表面相邻的低k电介质材料的第二间隔体。在示例性实施例中，可以邻近包括硅和锗的材料来相对于硅或其他电介质材料有选择性地形成第二间隔体。可以控制生长过程以提供特定的期望厚度，从而能够在紧密的空间中实现低k电介质间隔体的集成。因此，代替沉积和蚀刻，第二间隔体从纳米线之间的表面进行成核。在一个实施例中，在部分去除牺牲材料之后，间隔体可以从相邻纳米线之间的牺牲材料的表面进行成核。在第二实施例中，在完全去除相邻纳米线之间的牺牲材料之后，间隔体可以从邻近纳米线形成的外延形成的源极或漏极材料进行成核。
58.这种生长技术具有附加的优点，即在形成第二间隔体之前可以在pmos 纳米线晶体管中形成足够大的外延源极和漏极结构。足够大的外延块可以增大pmos纳米线晶体管中的单轴压缩应变，其中空间限制使得外延源极和漏极结构具有有限的尺寸。增大的单轴压缩应变可以进一步有利地增大 pmos纳米线晶体管中的驱动电流。
59.图1a是衬底102之上的晶体管100的截面图。在实施例中，晶体管 100是纳米线晶体管100。晶体管100包括沟道层106上方的沟道层104，其中沟道层104和沟道层106包括单晶硅。如图所示，晶体管还包括耦合到沟道层104和沟道层106的第一端的外延源极结构108、以及耦合到沟道层104和沟道层106的第二端的外延漏极结构110。栅极112在外延源极结构108和外延漏极结构110之间，在沟道层104之上并且在沟道层104和 106之间。晶体管100还包括电介质间隔体114，其包括第一材料和至少一个凸面侧壁。间隔体114在栅极112和外延源极结构108之间以及在栅极 112和外延漏极结构110之间。间隔体114在沟道层104和106之间。晶体管还包括间隔体116，其包括与栅极112相邻的第二材料。间隔体116在栅极112和外延源极结构108之间以及在栅极112和外延漏极结构110之间。在截面图中，间隔体116在沟道层104之上。
60.在该说明性实施例中，栅极112还包括栅极电介质层118和与栅极电介质层118相邻的栅电极120。在实施例中，间隔体114包括硅、氧和碳。碳与氧之比可以取决于许多期望晶体管参数并取决于在制造过程期间所利用的牺牲材料的成分，如下文将论述的。在实施例中，间隔体114中的碳与氧之比在(1:3至10:1)之间变化。间隔体114可以在间隔体的整个体积中具有一致的碳含量。
61.在实施例中，间隔体116包括硅、碳、氧和氮。在一些这样的实施例中，碳的原子百分比在3-5％之间，氧的原子百分比在25-35(25-40)％之间，并且氮的原子百分比在14-18(10-20)％之间，而余量是硅。在其他实施例中，间隔体114和间隔体116包括相同材料或基本相同的材料。在一些这样的实施例中，间隔体114和间隔体116包括硅、氧和碳。在其他实施例中，间隔体114和间隔体116包括硅、氧和碳，其中间隔体114中的 o:c之比大于间隔体116中的o:c之比。
62.在一些实施例中，间隔体114具有至少一个凸面的侧壁。在一些这样的实施例中，外侧壁(例如侧壁114b)是凸面的。在另外的这样的实施例中，内侧壁114a基本上是垂直的，如虚线115所示。侧壁轮廓的差异表示用于形成间隔体114的处理操作，如下所述。
63.然而，在诸如所示实施例之类的其他实施例中，间隔体114具有凸面侧壁114a和与凸面侧壁114a相对的凸面侧壁114b。如图所示，凸面侧壁 114a与栅极电介质层118相邻。凸
面侧壁114a和114b分别在沟道层104 的上表面104d和下表面104c与沟道层106之间延伸。如图所示，凸面侧壁114b与晶体管100一侧上的外延源极结构108的部分相邻，并且凸面侧壁114b也与晶体管100的相对侧上的外延漏极结构110相邻。侧壁114a 和114b具有表示用于形成间隔体114的处理操作的形状，如下所述。
64.侧壁114a和114b可以不具有相似的曲率。在实施例中，凸面侧壁114a 比凸面侧壁114b弯曲得更多或更少。如图1b所示，在示例性实施例中，侧壁的凸面侧壁114b比凸面侧壁114a明显更弯曲。
65.在实施例中，间隔体侧壁114b横向延伸超过间隔体116的侧壁116b，并且还横向延伸超过沟道层104和106。在实施例中，间隔体侧壁114a在栅极112的一部分下方延伸。在一些这样的实施例中，间隔体侧壁114a横向延伸超过侧壁116a。取决于实施例，间隔体114具有横向厚度w
s1
和垂直厚度tv。在实施例中，w
s1
在4nm和12nm之间。tv可以在5nm和15 nm之间。间隔体116具有横向厚度w
s2
。在说明性实施例中，w
s2
小于w
s1
。
66.图1c是图1a的结构的一部分的实施例的放大截面图。在说明性实施例中，间隔体114的侧壁114a基本上与间隔体116的侧壁116a对准，而外侧壁114b基本上与侧壁116b对准。在说明性实施例中，w
s2
与w
s1
基本相同。然而，在一些实施例中，侧壁114b可以在沟道层104和106内，如虚线121a所示。w
s2
可以等于或大于w
s1
。在其他实施例中，侧壁114b 延伸超过侧壁116b(由虚线121c表示)。
67.在其他实施例中，侧壁114a延伸超过侧壁116a，如图1d的平面图所示。示出了沟道层104的轮廓。间隔体侧壁114a的轮廓被叠加以提供上下文。在一个实施例中，侧壁114a横向延伸超过侧壁116a。在另一实施例中，间隔体114也延伸超过沟道层104和106并延伸到间隔体侧壁116a的部分上(在z方向上)，如图所示。在一些这样的实施例中，栅极电介质层 118与凸面侧壁114a共形，如图所示。
68.再次参考图1a，示出了两个沟道层104和116。沟道层104和106可以是纳米线沟道。图1e是根据本公开内容的实施例的通过晶体管100的中平面(midplane)的截面图。
69.如图所示，沟道层104和沟道层106各自具有沿与长度(沿x轴)正交的第一方向(y轴)的垂直厚度tv。如图所示，沟道层104和沟道层106 各自具有沿第二方向(z轴)的横向厚度t
l
。在实施例中，tv在5nm和 10nm之间，并且其中t
l
在5nm和50nm之间。在实施例中，如图中所示，沟道层104和106的截面面积至少为30nm2。在一些实施例中，沟道层104 具有的横向厚度t
l
小于沟道层106具有的横向厚度t
l
。在实施例中，横向厚度的差异小于10％。在一些实施例中，沟道层104具有的垂直厚度tv小于沟道层106的垂直厚度tv。在实施例中，垂直厚度的差异小于10％。在其他实施例中，沟道层104和沟道层106具有基本上矩形的轮廓。如截面图所示，沟道层106具有侧壁104a和与侧壁104a相对的侧壁104b，并且沟道层106具有最上表面106c和与最上表面106c相对的最下表面106d。
70.如图所示，沟道层104具有与沟道层104的最上表面106c间隔开距离 tv的最下表面104c。同样如图所示，沟道层106具有与衬底102的最上表面102a间隔开距离sv的最下表面106d。在实施例中，tv的范围在3nm 和15nm之间，并且tv的厚度足以达到与表面104c和106c相邻的栅极电介质层118和在栅极电介质层118中间的栅电极120的组合厚度，如图中所示。tv还确定了间隔体114的最大厚度。应当理解，tv也是间隔体114 的垂直厚度。
71.在该说明性实施例中，栅极电介质层118围绕沟道层104和沟道层106。如图所示，
栅极电介质层118还直接与沟道层104的侧壁104a和104b相邻，并且直接与沟道层106的侧壁106a和106b相邻。在一些实施例中，栅极电介质层118在侧壁104a和104b上以及在侧壁106a和106b上具有一致的厚度。在一些实施例中，表面104c上的栅极电介质层118的厚度可以不同于表面104d上的栅极电介质层118的厚度，并且最上表面106c上的栅极电介质层118的厚度可以不同于最下表面106d上的栅极电介质层 118的厚度。在实施例中，厚度差异小于10％。小于10％的厚度差异不会明显影响间隔体114的特征。
72.在实施例中，栅极电介质层118是具有高介电常数(例如高于4的介电常数)的绝缘体。在实施例中，栅极电介质层118包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可用于栅极电介质层118的高介电常数材料的示例包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、以及铌酸铅锌。
73.在其他实施例中，沟道层104和106具有不以直角相交的表面。在一些实施例中，沟道层104和沟道层106各自具有与沟道层104和106的轴线正交的截面轮廓，其中，分别基本上为平面的上表面104d和下表面104c 以及圆形的侧壁104a和104b(未示出)。
74.如图1e所示，栅电极120围绕沟道层104和沟道层106中的每一个。取决于栅极电介质层118的厚度，栅电极在沟道层104和沟道层106之间的空间中具有在3nm和10nm之间的垂直厚度(例如相对于表面106c)。
75.在实施例中，栅电极120包括一个或多个层，其中与栅极电介质层118 接触的第一层是功函数电极，并且与第一层接触的第二层是填充金属。取决于sv，一些栅电极部分(例如，沟道层104和106之间的栅电极部分以及沟道层106下方和表面102a上方的栅电极部分)可以仅包括功函数电极。栅电极120的与间隔体116相邻的部分可以包括功函数电极和填充金属。在一些实施例中，功函数层包括铪、锆、钛、钽、铝或碳中的一种或多种，或者包括碳、以及铪、锆、钛、钽、铝中的一种或多种。在一些实施例中，填充金属可以包括钽或钨。
76.再次参考图1a，外延源极结构108和外延漏极结构110的与沟道层104 相邻的部分分别在间隔体116和114的侧壁116a和114b上方延伸。如图所示，外延源极结构108和外延漏极结构110与相邻于沟道层106的外延源极结构122和外延漏极结构124是不连续的。在示例性实施例中，外延源极结构108、外延漏极结构110、外延源极结构122和外延漏极结构124 包括相同的材料。在实施例中，外延源极结构108、外延漏极结构110、外延源极结构122和外延漏极结构124包括si。在实施例中，外延源极结构 108、外延漏极结构110、外延源极结构122和外延漏极结构124各自包括掺杂半导体材料。在实施例中，外延源极结构108、外延漏极结构110、外延源极结构122和外延漏极结构124包括掺杂有砷或磷的外延si。磷掺杂的硅外延源极结构108、外延漏极结构110、外延源极结构122或外延漏极结构124用于n-mos晶体管100。在一些这样的实施例中，外延源极结构108、外延漏极结构110、外延源极结构122或外延漏极结构124包括硅和碳。
77.在说明性实施例中，外延源极结构122和外延漏极结构124通过电介质119与衬底102分开。在实施例中，电介质119包括氧、氮和/或碳中的至少一种以及硅。在示例性实施例中，电介质119包括硅、氧和碳或硅和碳。在实施例中，外延源极结构122和外延漏极结构124各自包括掺杂有诸如磷、硼或砷之类的杂质。
78.在实施例中，衬底102包括单晶硅。在一些实施例中，衬底102是绝缘体上硅叠置
体，其中衬底102包括在硅层之上的二氧化硅层上的硅层。衬底102可以掺杂或可以不掺杂。
79.虽然示出了两个沟道，例如沟道层104和沟道层106，但是在其他示例中，晶体管100可以包括多达5个沟道。更大数量的沟道可以增大晶体管 100的驱动电流。增大晶体管中(例如，pmos晶体管中)的驱动电流的其他因素是通过外延源极结构108和外延漏极结构110的结构修改来增大单轴应变。
80.图1f是包括晶体管151和基本相同的晶体管152的晶体管阵列150的截面图。在示例性实施例中，晶体管151和152包括晶体管100的一个或多个特征，例如沟道层104、106、栅电极120、栅极电介质层118等。如图所示，晶体管151与晶体管152横向分开。例如，每个晶体管151和152 的相应间隔体侧壁116b分开距离l
tt
。在一些实施例中，l
tt
小于间隔体 114的横向厚度w
s1
的两倍但大于w
s1
。
81.在示例性实施例中，晶体管151的外延漏极结构与晶体管152的外延漏极结构合并。如图所示，外延结构154直接与每个晶体管151和152的沟道层104相邻并在每个晶体管151和152的沟道层104之间，并且外延结构156直接与每个晶体管151和152的沟道层106相邻并在每个晶体管 151和152的沟道层106之间。外延结构154和156是用于晶体管151和 152的外延漏极结构。如图所示，晶体管152具有在外延结构154和156的相对侧上的外延源极结构158和160。在示例性实施例中，外延结构154和 156、外延源极结构108、122、158和160各自包括硅和碳。
82.在诸如所示实施例之类的一些实施例中，外延结构154和156是不同的，但是外延结构154和156通过在它们之间延伸的单个共享触点电极(未示出)进行耦合。
83.在一些示例中，外延源极结构108和外延漏极结构110不是与每个沟道层相邻的分立结构，而是在多个沟道层之间延伸。这种外延源极或漏极结构的优点在于，它们可以通过增大的体积向晶体管提供增强的应变。在一些这样的示例中，间隔体114可以包括受外延源极或漏极结构的材料影响的形状，如本文所述。
84.图2a是根据本公开内容的实施例的晶体管200的截面图。如图所示，晶体管200包括晶体管100的特征，例如沟道层104和106、栅极电介质层 118和栅电极123。晶体管200还包括间隔体202、外延源极结构204和外延漏极结构206。
85.间隔体202具有结合图1a描述的间隔体114的一个或多个特征。间隔体202包括与间隔体114的材料相同或基本相同的材料。如图所示，间隔体侧壁202a与栅极电介质层118相邻，并且侧壁202b与外延漏极结构206 和外延源极结构204相邻。在说明性实施例中，侧壁202a是凸面侧壁，而栅极电介质层118与凸面侧壁202a基本上共形。凸面侧壁202a表示用于制造间隔体202的工艺。
86.在该说明性实施例中，侧壁202b基本上是垂直的，并且与外延源极结构108或外延漏极结构110的侧壁轮廓匹配。在其他实施例中，侧壁202b 具有凸面形状(由虚线指示)。在一些这样的实施例中，凸面侧壁202b(由虚线指示)在外延源极结构204或外延漏极结构206的主体内。当间隔体 202被横向地(沿x方向)限制在沟道层104下方时，侧壁202b可以不必具有凸面形状。应当理解，虽然侧壁202a和202b都可以是凸面的，但是侧壁202a可以比侧壁202b明显更弯曲。
87.在该说明性实施例中，外延源极结构204从沟道层104连续地延伸到沟道层106，并且外延漏极结构206从沟道层104连续地延伸到沟道层106。如图所示，外延源极结构204和
外延漏极结构206的部分与间隔体116的侧壁116b的一部分横向相邻。然而，如图所示，外延源极结构204和外延漏极结构206与侧壁202b的整个表面横向相邻。如图所示，与图1a中所示的外延源极结构108和外延漏极结构110的体积相比，外延源极结构204 和外延漏极结构206具有更大的体积。再次参考图2a，与外延源极结构108 和外延漏极结构110的较小体积相比，外延源极结构204和外延漏极结构 206的增大的体积可以向沟道层104和106施加更大的单轴应变。在实施例中，外延源极结构204和外延漏极结构206包括si和ge。在一些这样的实施例中，包括si和ge的外延源极结构204和外延漏极结构206还包括诸如硼、镓、铟或铝之类的掺杂剂。在该说明性实施例中，外延源极结构204 和外延漏极结构206与衬底102相邻。在其他实施例中，外延源极结构204 和外延漏极结构206包括si和诸如磷和砷之类的掺杂剂。
88.在实施例中，栅电极123包括一个或多个层，其中与栅极电介质层118 接触的第一层是功函数电极，并且与第一层接触的第二层是填充金属。在一些实施例中，与栅极电介质层118接触的功函数层包括元素层、金属合金层或二者中任一个或二个的层叠结构。在一些实施例中，功函数层包括钌、钯、铂、钴、镍或氮化钛中的一种或多种。在一些实施例中，填充金属可以包括钽或钨。
89.图2b是包括与晶体管200b相邻的晶体管200a的晶体管阵列208的截面图。在实施例中，晶体管200a和200b基本上相同，并且包括晶体管200的特征。晶体管阵列208包括共享外延结构212。在该说明性实施例中，外延结构212是用于晶体管200a并用于晶体管200b的外延漏极结构212。晶体管200b还包括与沟道层104和106耦合的外延源极结构210，外延源极结构210与外延漏极结构212相对。在示例性实施例中，外延源极结构 204和210以及外延漏极结构210包括硅和锗。
90.如图所示，外延结构212具有由晶体管200a的间隔体侧壁116b和晶体管200b的间隔体侧壁116b之间的间隔s
t
确定的横向厚度。在实施例中，s
t
在10nm和25nm之间。在实施例中，s
t
等于间隔体116的横向厚度 w
s1
，其中横向厚度w
s1
是沿沟道层104或106的长度限定的。在其他实施例中，s
t
等于w
s1
的一倍半。
91.图3是根据本公开内容的实施例的制造诸如晶体管100之类的晶体管的方法300。方法300开始于操作310，其中，形成材料层叠置体，该材料层叠置体包括多个双层，该双层具有在单晶硅层上的牺牲材料层。方法300 在操作320处继续，其中将材料层叠置体图案化成块。方法300在操作330 处继续，其中在块的第一部分上和块的侧壁上形成虚设栅极，在虚设栅极的侧壁上形成第一间隔体，去除块的在第一间隔体外部的部分，并形成与块相邻的外延源极和漏极结构。方法300在操作340处继续，其中形成与间隔体相邻的电介质并从多个双层中去除各个单晶硅层之间的牺牲材料层以形成第一沟道层和第二沟道层。方法300在操作350处继续，其中在第一沟道层和第二沟道层之间形成第二间隔体。方法300在操作360处继续，其中在从块中的每个牺牲材料层去除牺牲材料的剩余部分之后在间隔体之间形成栅极结构。该方法在操作370处结束，其中分别在外延源极结构和外延漏极结构上形成源极触点和漏极触点。
92.图4a是根据本公开内容的实施例的用于制造纳米线晶体管设备的材料层叠置体400的截面图。
93.在实施例中，在衬底102上形成具有多个双层的材料层叠置体400。在该说明性实
施例中，形成材料层叠置体400包括形成双层401a，随后在双层401a上形成双层401b。在示例性实施例中，双层401a包括牺牲层402a 和在层402a上的包括单晶硅的层404a。双层401b包括牺牲层402b和在牺牲层402b上包括单晶硅的层404b。
94.在实施例中，牺牲层402a、402b和402c包括硅和锗，例如si
1-x
ge
x
，其中x在0.3-0.35之间。在实施例中，掺杂牺牲层以增大相对于硅的湿法蚀刻去除率。在示例性实施例中，可以在衬底102上外延生长牺牲层402a，以遵循衬底102的晶体取向。在实施例中，衬底102包括硅，其中硅衬底具有顶表面，顶表面具有(001)晶面。
95.在牺牲层402a上形成层404a，其中层404a包括沟道层104或沟道层106的材料。在实施例中，重复形成每个双层401a的过程，直到在si/sige 超晶格材料层叠置体400内形成期望数量的硅沟道层为止。
96.材料层叠置体400的厚度可以例如在对材料层叠置体400图案化之后由鳍状物结构的纵横比限定。对于材料层叠置体400的给定总厚度，牺牲层402a、402b和402c的各个厚度可以由层404a和404b所需的最小厚度限定。然而，牺牲层402a、402b和402c的厚度确定将在下游工艺中形成的沟道之间的间隔。在实施例中，牺牲层402a生长到小于15nm的厚度。取决于实施例，层404a具有在5nm和15nm之间的厚度。
97.在实施例中，材料层叠置体400是si/sige超晶格，其中通过减压cvd 工艺形成超晶格材料层叠置体400。应当理解，沉积工艺使si
1-x
ge
x
应变弛豫(strain relaxation)减到最小以实现随后将形成的晶体管沟道中的纵向应变。
98.在说明性实施例中，在双层401a的层404a上形成双层401b。在层 404a上外延形成牺牲层402b。牺牲层402b的厚度可以等于或可以不等于牺牲层402a的厚度。在示例性实施例中，层404a和404b中的每一个层基本上相同，即，它们都包括相同的材料并且具有相同或基本上相同的厚度，如图4a所示。虽然示出了两个双层401a和401b，但是双层的数量可以在2-10之间。
99.图4b是通过对材料层叠置体400(图4a中所示)图案化而形成的块 406的截面图。在实施例中，在图案化之前，在层404b上形成掩模，其中掩模限定了块406的形状和尺寸。掩模可以包括电介质材料。在实施例中，可以利用等离子体蚀刻工艺来图案化并形成块406。等离子体蚀刻形成沟道层104和106。在示例性实施例中，侧壁406a和406b可以如图所示基本上是垂直的。应当理解，当侧壁轮廓406a基本上垂直时，随后将形成的每个沟道层的横向厚度可以具有基本上相同的横向尺寸(由侧壁406a和406b 之间的空间限定)。所执行的图案化工艺蚀刻衬底102的一部分。在蚀刻了期望量的衬底102之后停止蚀刻工艺。
100.在形成块406之后，在块406上和块406的侧壁上形成电介质408。然后，抛光电介质408，直到电介质408的顶表面与用于形成块406的掩模的顶表面基本共面。在实施例中，利用化学机械抛光(cmp)工艺来平坦化电介质408。然后，如图所示，可以使电介质408凹陷到衬底102的最上表面102a所在的高度或低于衬底102的最上表面102a的高度。在实施例中，使用湿法蚀刻工艺使电介质408凹陷。
101.图4c是在形成虚设栅极结构410之后的等距图，其中虚设栅极结构 410形成在块406的第一部分上。在实施例中，将诸如氧化硅或al2o3之类的虚设栅极电介质层均厚沉积在块406上和电介质408上，并且将牺牲虚设栅极材料(在本文中为虚设栅极材料)沉积在虚设栅极电介质上。
102.在实施例中，虚设栅极材料包括作为掩模的上层。例如，可以利用等离子体来将虚设栅极材料图案化成虚设栅极结构410。在示例性实施例中，等离子体蚀刻工艺对电介质408的最上表面408a具有选择性。在实施例中，虚设栅极结构410具有相对于最上电介质表面408a基本上垂直的侧壁 410a和410b。虚设栅极结构410具有横向厚度lg。lg限定要形成的晶体管栅极的厚度。
103.图4d是在形成与虚设栅极结构410相邻的电介质间隔体414之后的图 4c中的结构的等距图。在实施例中，将电介质间隔体层均厚沉积在块406 上和虚设栅极结构410上以及侧壁410a和410b上。所使用的沉积工艺可以包括pecvd(等离子体增强化学气相沉积)、物理气相沉积(pvd)、化学气相沉积(cvd)工艺。在实施例中，电介质间隔体层包括硅和氮和/或碳。
104.在实施例中，将电介质间隔体层平坦化。平坦化工艺可以暴露虚设栅极结构410的最上表面。如图所示，在虚设栅极结构410上方和电介质间隔体层的一部分上方形成掩模412。蚀刻电介质间隔体层以形成电介质间隔体414。可以利用等离子体蚀刻来图案化电介质间隔体414。执行电介质间隔体层的过蚀刻以从未被掩模覆盖的块406的侧壁部分去除电介质间隔体层。
105.在该说明性实施例中，在块406的与虚设栅极结构410直接相邻的侧壁部分上形成电介质间隔体414。如图所示，虚设栅极结构410和电介质间隔体414都覆盖块406的侧壁的部分。
106.电介质间隔体414可以形成为具有由下游工艺、电气性能要求(例如外部电阻的调制)或其组合所确定的厚度。在实施例中，电介质间隔体414 具有4nm至10nm之间的横向厚度。
107.图4e示出了在蚀刻块406的在电介质间隔体414外部的部分的工艺之后的图4d的结构。在实施例中，利用等离子体蚀刻工艺来蚀刻块406内的层。在实施例中，在等离子体蚀刻工艺蚀刻最下层402a之后，部分地蚀刻衬底102的最上部分。在实施例中，表面102c凹陷到电介质408的表面 408a下方。
108.在层402a包括sige的实施例中，等离子体蚀刻工艺可以相对于电介质层414下方的沟道层104和106有选择性地使层402a、402b和402c的部分凹陷。在示例性实施例中，(块406的)层104、106、402a和402b 的侧壁与间隔体侧壁414a基本上共面。在衬底包括绝缘体上硅的实施例中，开口419暴露掩埋氧化物。
109.图5是一对结构500a和500b的截面图，其中每个结构500a和500b 包括与虚设栅极结构410相邻的电介质间隔体414。在该说明性实施例中，结构500a和500b横向分开距离sg。sg可以被定义为结构500a的沟道侧壁104a和结构500b的沟道侧壁104e之间的距离。取决于实施例，sg在 8nm和25nm之间。在实施例中，sg沿着y方向或沿着结构500a或500b 的垂直侧壁基本上是一致的。在其他实施例中，sg向衬底102逐渐变细。应当理解，sg等于或小于将在沟道层104和106之间形成的间隔体的横向厚度。本文所描述的间隔体生长工艺具有几个优点，即利用了选择性生长工艺，并且当结构500a和500b之间的空间接近要形成的间隔体的尺寸时，该生长工艺优于用于形成间隔体的传统的沉积和蚀刻工艺。
110.下面讨论用于制造以上结合图1a和2a描述的晶体管100和200的两种方案。
111.图6a示出了在使电介质间隔体414下方的材料层叠置体400中的牺牲层的部分凹
陷的工艺之后的图4e的结构。在实施例中，利用等离子体蚀刻、湿法化学蚀刻或其组合来从直接在电介质间隔体414下方并与电介质间隔体414相邻的区域使材料层叠置体400中的牺牲层凹陷。
112.图6b是在使牺牲层402a的部分凹陷的工艺之后图6a中的结构沿线 a-a’的截面图。在该说明性实施例中，在截面图中从直接在电介质间隔体 414下方的区域去除牺牲层402a、402b。电介质间隔体414和虚设栅极结构410之间的边界由虚线边界线600限定。去除牺牲层402a和402b形成了多个凹槽415，如图所示。多个凹槽415暴露沟道层104和沟道层106的上表面、下表面和侧壁表面，如图所示。
113.在示例性实施例中，如图所示，牺牲层402a和402b中的每一个的侧壁402d与电介质间隔体414的内部间隔体侧壁414a对准。如图所示，侧壁402d基本上是凹面的。应当理解，凹度取决于所利用的蚀刻工艺。在一些实施例中，凹面侧壁402d在电介质间隔体414的一部分下方，如图6c 的放大截面图所示。在其他实施例中，凹面侧壁402d在虚设栅极结构410 的一部分下方，如虚线601所示。应当理解，牺牲层402a和402b中的每一个的侧壁402d可以不全部彼此垂直对准。侧壁的对准可以取决于每个牺牲层402a和402b的垂直厚度的变化，其中垂直厚度是沿着y方向的。牺牲层402a与402b之间的垂直厚度的变化可以导致每个牺牲层402a和 402b的侧壁402d的不同凹陷。不同凹陷会导致每个牺牲层402a和402b 的侧壁402d之间的未对准。
114.在一些实施例中，侧壁402d相对于表面104c基本上垂直，如图6d 的放大截面图所示。在一些这种实施例中，每个牺牲层402a和402b具有基本上垂直的侧壁402d。
115.虽然在后续的下游操作中去除了牺牲层402a和402b，但是402a和 402b的侧壁形状可能影响将在多个凹槽415中形成的电介质间隔体的形状。 402a和402b的形状也可影响将在下游操作中直接邻近电介质间隔体形成的栅极电介质层的轮廓/形状。
116.图7a示出在邻近牺牲层402a和402b形成间隔体416之后的图6b的结构。间隔体416的形成利用牺牲层402a和402b中的sige与沟道层104 和106中的硅之间的表面封端差异(surface termination differential)。可以利用封端差异在开口或空腔415中选择性沉积间隔体膜。在实施例中，si 沟道层104和106上的本征氧化物是原生氧化物(primary oxide)，并且包括si-oh封端(termination)。选择性沉积工艺中可以使用钝化剂，其与si-oh 封端结合，防止间隔体膜沉积在si上。另一方面，由于牺牲层402a和402b 的表面上的高ge浓度，所以牺牲层402a和402b上的本征氧化物是二次氧化物。该二次氧化物不与所使用的钝化剂结合。因此，在生长工艺之前执行选择性钝化。选择性钝化方法防止抵靠硅形成间隔体材料，但是促进从沟道层104和106之间以及沟道层106和衬底102之间的牺牲层402a和 402b的表面形成间隔体材料。在示例性实施例中，间隔体416包括具有低介电常数的材料。1-3之间的介电常数可以认为是低介电常数材料。当晶体管在低于1v下工作时，低介电常数材料可能是合适的。在实施例中，低介电常数间隔体416包括si、o和c，例如sioc。在一个或多个实施例中，间隔体416包括的材料是与间隔体114的材料相同或基本相同的材料。
117.在实施例中，使用原子层沉积(ald)、pvd、pecvd或cvd工艺来沉积电介质间隔体材料。在实施例中，形成间隔体416以填充开口415，且间隔体416具有抵靠牺牲层402a和402b的凹面侧壁402d形成的凸面侧壁。在示例性实施例中，生长工艺还形成与侧壁416a相对的外部凸面间隔体侧壁416b。应当理解，侧壁416a和416b的曲率可以不同。在一些实施例中，
当牺牲层402a和402b的侧壁402d基本垂直时，间隔体侧壁416b 基本是凸面的。
118.生长工艺从侧壁402d形成间隔体416的材料，并扩展以形成与沟道层 104的表面104f相邻、与沟道层106的表面106e、106f、106g和106h 相邻并与衬底表面102a相邻的间隔体416，如图所示。生长工艺不在现有的电介质间隔体414上重新形成间隔体。
119.在一些实施例中，如图所示，间隔体侧壁416b延伸超出外部间隔体侧壁414b。在该说明性实施例中，生长工艺形成凸面形状的间隔体侧壁416b。在延长用于形成间隔体416的生长工艺的实施例中，间隔体416的部分被形成为与沟道层104或106的面向外部的侧壁相邻。应当理解，间隔体416 不需要经由蚀刻工艺来成形。
120.图7b是在图7a中描述的形成间隔体416的工艺之后的图5中的一对结构500a和500b的截面图。在该说明性实施例中，间隔体416具有超过距离sg的横向厚度。上述选择性间隔体生长工艺能够形成任意横向厚度的间隔体，例如间隔体416。当结构500a和500b分开的距离与将通过填充工艺沉积的间隔体的厚度相当时，这种工艺的实用性更高。
121.图8a示出了在形成外延结构420、422、424和426之后的图7a的结构。在实施例中，电介质430沉积在衬底102的表面102c和侧壁102d上。电介质430可以均厚沉积在图7a的结构上，被平坦化，然后凹陷。在实施例中，在平坦化工艺期间去除掩模412。在其他实施例中，在稍后的操作中去除掩模412。在实施例中，电介质具有最上表面430a，其处于最上表面 102a所在的高度处或在表面102a之上。
122.在实施例中，通过减压cvd(rpcvd)工艺外延生长外延结构420、 422、424和426。在实施例中，外延结构420、422、424和426生长为具有刻面的侧壁，例如，如图所示出的。在pmos实施例中，外延结构420、 422、424和426包括si
1-x
ge
x
和p

掺杂剂，其中x在0.3-0.35之间，p

掺杂剂例如为硼、镓、铟、铝。在示例性实施例中，si
1-x
ge
x
外延结构420、 422、424和426生长为具有压缩应变。在nmos实施例中，外延结构420、 422、424和426包括具有拉伸应变的硅和诸如磷或砷之类的n型掺杂剂。
123.在该说明性实施例中，如图所示，外延结构420、422、424和426形成为与沟道层104和沟道层106的侧壁相邻并且与间隔体416的部分相邻。如图所示，外延结构424和426通过间隔体416与电介质表面430a分开。在该说明性实施例中，外延结构420、422是外延源极结构420和422，并且外延结构424、426是外延漏极结构424和426。在不存在电介质430的其他实施例中，外延结构424和426与衬底102接触。
124.图8b是在形成电介质432之后的图8a中的结构的截面图。在该说明性实施例中，电介质432形成在外延结构420、422、424和426上，电介质间隔体414上，掩模412(未示出)上，电介质表面430上和电介质表面 408a(未示出)上。在实施例中，通过使用物理气相沉积(pvd)或化学气相沉积(cvd)工艺所进行的均厚沉积工艺来沉积电介质432。在实施例中，利用化学机械抛光(cmp)工艺来平坦化电介质432，其形成基本平坦的最上表面432a，如图所示。
125.图9a示出了在去除虚设栅极结构410以及去除在去除虚设栅极结构 410后所暴露的牺牲层402a和402b的工艺之后的图8a的结构。
126.在虚设栅极结构410包括诸如多晶硅、硅锗、锗之类的虚设栅极材料的实施例中，可以利用等离子体蚀刻和湿法化学蚀刻的组合来去除虚设栅极结构410。沟道层104或106经由外延结构420、422、424和426锚定到电介质432。由于在虚设栅极材料与相邻沟道层104
和106之间存在虚设栅极电介质(如结合图4c所述)，所以去除虚设栅极结构410不会影响沟道层104或106。去除虚设栅极结构410形成了如图所示的开口433。
127.在实施例中，利用湿法化学工艺来去除牺牲层402a和402b。湿法蚀刻化学物质可以相对于沟道层104和106上的虚设栅极电介质层有选择性地蚀刻牺牲层402a和402b，以及相对于电介质间隔体414和间隔体416 以及电介质432有选择性地蚀刻牺牲层402a和402b。
128.图9b是示出了在去除牺牲层后悬置的沟道层104和106的图9a的结构的等距图。应当理解，包覆沟道层104和106的虚设栅极电介质材料(未示出)防止对沟道层104和106的蚀刻。在该说明性实施例中，可看到凸面间隔体侧壁416a。在一些实施例中，侧壁416a可以过度生长并横向延伸到间隔体侧壁414a上(如结合图1d所述的那样)。
129.图10a是在形成栅极结构434的工艺之后的图10a中的结构的截面图。在实施例中，通过ald工艺沉积栅极电介质层436。ald工艺有助于在不在垂直视线中的表面上覆盖栅极电介质层436。如图所示，栅极电介质层 436可以均厚沉积在开口433内的所有暴露表面上。在该说明性实施例中，栅极电介质层436形成在电介质间隔体414和间隔体416的侧壁上以及电介质432的最上表面432a上。
130.在实施例中，将栅电极材料沉积到栅极电介质层436上的开口433中和电介质表面416a之上的栅极电介质层436上。
131.在该说明性实施例中，通过ald工艺沉积栅电极材料以填充在沟道层 104与106之间以及沟道层106与表面102a之间的区域。在示例性实施例中，沉积在沟道层104和106之间的栅电极材料具有小于10nm但至少2nm 的厚度。在一些示例中，栅电极材料可能由于沟道层104和106之间的小的垂直空间间隔(例如，比“小于10nm”小)而被夹断。
132.例如，在沉积工艺之后，例如通过cmp工艺平坦化栅电极材料。cmp 工艺从电介质表面432a之上去除栅极电介质层436和过量的栅电极材料，以形成栅电极438。
133.因此，形成栅电极438完成了具有晶体管200的一个或多个特征(例如，凹陷沟道和双栅极电介质层)的类似晶体管的制造。
134.在形成栅电极438之后，可以在源极外延结构420、漏极外延结构422 上形成源极触点440和漏极触点442，如图10b所示。
135.开口439a和439b可以形成在电介质432中以形成源极和漏极触点。在该说明性实施例中，形成开口439a以暴露外延结构420和424，并且形成开口439b以暴露外延结构422和426。在实施例中，在电介质432上、电介质间隔体414上、栅极电介质层436上和栅电极438上形成掩模之后，利用等离子体蚀刻工艺来形成开口439a和439b。在实施例中，开口439a 和439b可以延伸到间隔体侧壁414a。在实施例中，通过等离子体蚀刻工艺蚀刻电介质432以形成开口439a和439b。在实施例中，等离子体蚀刻是各向同性的，并且去除沟道层104和106之间的电介质432，如图所示。
136.在实施例中，将一层或多层触点材料均厚沉积在外延结构420、422、 424和426的暴露表面上，在电介质432、电介质间隔体414、栅极电介质层436、栅电极438的最上表面上。在实施例中，触点材料包括一种或多种材料。在说明性实施例中，将阻挡材料440a沉积到开口439a中，且将填充金属440b沉积到阻挡层440a上的开口439a中。同样如图所示，将阻挡层442a沉积到开口439b中，且将填充金属442b沉积到阻挡层442a上的开口439b中。
137.在一些示例中，阻挡层440a和442a包括诸如氮化钽或钌之类的材料。在一些示例
中，填充金属440a和442a包括诸如钴、钌、铜、钼或钨之类的材料。在实施例中，利用平坦化工艺来去除形成在电介质432、电介质间隔体414、栅极电介质层436和栅电极438的最上表面上的过量的一层或多层触点材料层。平坦化工艺形成源极触点440和漏极触点442。
138.应当理解，可以在同一衬底上共同制造n-mos或p-mos型纳米线晶体管，并且n-mos或p-mos型纳米线晶体管共享一个或多个处理操作。在实施例中，可以在沟道层之间形成间隔体之前形成外延源极和漏极结构。
139.图11a示出了在形成与(隐藏的)块的暴露侧壁相邻的外延结构之后的图4e的结构。在实施例中，外延结构1100和1102包括材料并且分别通过用于形成外延源极结构420和422的方法形成。如图所示，外延结构1100 和1102具有多个刻面，这些刻面是从块406中的材料进行的模板生长 (templated growth)的结果。
140.图11b是图11a中的结构沿线a-a’的截面图。在说明性实施例中，在块406的侧壁上形成外延结构1100和1102。在说明性实施例中，块406具有基本上垂直的侧壁，且外延结构1100和1102与牺牲层402a和402b之间的界面基本上是平面的。
141.在实施例中，通过减压cvd(rpcvd)工艺外延生长外延结构1100 和1102。在实施例中，结构1100和1102被生长为具有刻面的侧壁，例如，如图所示的那样。在pmos实施例中，源极和漏极外延结构包括si
1-x
ge
x
和p

掺杂剂，其中x在0.3-0.35之间，而p

掺杂剂例如为硼、镓、铟、铝。在示例性实施例中，si
1-x
ge
x
结构1100和1102生长为具有压缩应变。
142.在说明性实施例中，外延结构1100和1102也外延生长在衬底102上。
143.图12a示出了在形成电介质1106之后的图11b的结构。在该说明性实施例中，电介质1106形成在外延结构1100和1102上、电介质间隔体414 上、掩模412(未示出)上、电介质表面1106上和电介质表面408a(未示出)上。在实施例中，通过使用物理气相沉积(pvd)或化学气相沉积(cvd) 工艺所进行的均厚沉积工艺来沉积电介质1106。在实施例中，利用化学机械抛光(cmp)工艺来平坦化电介质1106，其形成基本平坦的最上表面 1106a，如图所示。
144.图12b示出了在去除虚设栅极结构410以及去除在去除虚设栅极结构 410后所暴露的牺牲层402a和402b的工艺之后的图12a的结构。在实施例中，去除虚设栅极结构410和牺牲层402a和402b的工艺与上面结合图 9a描述的方法相同或基本相同。去除虚设栅极结构410以及牺牲层402a 和402b的工艺形成开口1109。
145.在该说明性实施例中，例如湿法蚀刻工艺之类的去除工艺从沟道层104 和106之间去除牺牲层402a和402b。如图所示，侧壁1100a和1102a在沟道层104和106之间以及在沟道层106和衬底102之间的部分基本上是平面的。在一些实施例中，去除牺牲层402a和402b的化学蚀刻剂可以在侧壁1100a和1102a的部分中形成凹槽(由虚线1107表示)。在说明性实施例中，凹槽在外延结构1100和1102内凹入。
146.图12c是在开口1109中，在沟道层104和106之间并且邻近外延结构 1100和1102形成间隔体1110之后的图12b中的结构的截面图。在示例性实施例中，外延结构1100和1102包括si和ge。在一些这样的实施例中，可以通过结合图7a描述的工艺形成间隔体1110。
147.间隔体1110的形成利用了外延源极结构1100和外延漏极结构1110中的sige与沟道层104和106以及衬底102中的si之间的表面封端差异。可以利用封端差异来分别在开口或空腔1109a和1109b中、在沟道层104和沟道层106之间以及在106和衬底102之间选择性地沉积间隔体膜。在实施例中，si沟道层104和106以及衬底102上的本征氧化物是原生氧化物
的工艺相同或基本相同。在该说明性实施例中，源极触点1114和漏极触点 1116形成在外延结构1100和1102之上。在其他实施例中，源极触点1114 和漏极触点1116形成在外延结构1100和1102的侧壁之上和外延结构1100 和1102的侧壁上。
155.图15a示出了包括具有凸面侧壁间隔体的纳米线晶体管(例如，结合图10b描述的晶体管1000)和耦合到晶体管1000的触点的非易失性存储器元件1502的系统1500的截面图。在说明性实施例中，非易失性存储器元件1502耦合到晶体管1000的漏极触点442。
156.非易失性存储器元件1502可以包括磁性隧道结(mtj)设备、导电桥随机存取存储器(cbram)设备或电阻式随机存取存储器(rram)设备。诸如mtj设备之类的非易失性存储器元件需要标称临界切换电流以进行磁化切换，该标称临界切换电流取决于mtj设备的面积。随着mtj的尺寸缩小，切换mtj设备的存储器状态所需的临界切换电流也与设备的面积成比例地缩小，然而，缩小mtj提出了许多挑战。如果连接到mtj设备的晶体管可以传送超过mtj设备的临界切换电流要求的电流量，那么可放宽mtj 设备的特征尺寸缩小。在实施例中，(通过增大驱动电流)可提供额外电流提升的晶体管1000可以有利地耦合到诸如mtj设备之类的非易失性存储器元件1502以克服任何较大临界切换电流要求。
157.图15b示出了包括磁性隧道结(mtj)材料设备的示例非易失性存储器元件1502的截面图。在所示实施例中，mtj设备包括底部电极1504、底部电极1504之上的固定磁体1506、固定磁体1506上的隧道势垒1508、隧道势垒1508上的自由磁体1510，以及自由磁体1510上的顶部电极1512。在实施例中，电介质间隔体横向围绕(未示出)非易失性存储器元件1502。
158.在实施例中，固定磁体1506包括足以保持固定磁化的材料并具有足以保持固定磁化的厚度。例如，固定磁体1506可以包括诸如cofe和cofeb 之类的合金。在实施例中，固定磁体1506包括co
100-x-y
fe
xby
，其中x和 y各自表示原子百分比，使得x在50和80之间，而y在10和40之间，并且x和y之和小于100。在实施例中，x是60，而y是20。在实施例中，固定磁体1506是feb，其中硼的浓度在feb合金的总成分的10和40原子百分比之间。在实施例中，固定磁体1506具有在1nm和2.5nm之间的厚度。
159.在实施例中，隧道势垒1508由适于允许具有多数自旋的电子流穿过隧道势垒1508，同时至少在某种程度上阻止具有少数自旋的电子流穿过隧道势垒1508的材料构成。因此，隧道势垒1508(或自旋过滤层)也可以被称为用于特定自旋取向的电子流的隧穿层。在实施例中，隧道势垒1508包括例如但不限于氧化镁(mgo)或氧化铝(al2o
15
)之类的材料。在实施例中，包括mgo的隧道势垒1508具有(001)的晶体取向，并且与隧道势垒1508 上方的自由磁体1510和隧道势垒1508下方的固定磁体1506晶格匹配。在实施例中，隧道势垒1508是mgo，并且具有在1nm和2nm之间的厚度。
160.在实施例中，自由磁体1510包括磁性材料，例如co、ni、fe或这些材料的合金。在实施例中，自由磁体1510包括诸如feb、cofe和cofeb 之类的磁性材料。在实施例中，自由磁体1510包括co
100-x-y
fe
xby
，其中x 和y各自表示原子百分比，使得x在50和80之间，而y在10和40之间，并且x和y之和小于100。在实施例中，x是60，而y是20。在实施例中，自由磁体1510是feb，其中硼的浓度在feb合金的总成分的10和40原子百分比之间。在实施例中，自由磁体1510具有在1nm和2.0nm之间的厚度。
161.在实施例中，底部电极1504包括非晶导电层。在实施例中，底部电极 1504是形貌上平滑的电极。在实施例中，底部电极1504包括诸如w、ta、 tan或tin之类的材料。在实施例
中，底部电极1504由与ta层交错的ru 层构成。在实施例中，底部电极1504具有在20nm和50nm之间的厚度。在实施例中，顶部电极1512包括诸如w、ta、tan或tin之类的材料。在实施例中，顶部电极1512具有在30nm和70nm之间的厚度。在实施例中，底部电极1504和顶部电极1512是相同的金属，例如ta或tin。在实施例中，mtj设备具有在60nm和100nm之间的各个层的组合总厚度，且厚度在10nm和50nm之间。
162.再次参考图15a，在实施例中，非易失性存储器元件1502是基于细丝传导(filamentary conduction)的原理进行操作的电阻式随机存取存储器 (rram)设备。当rram设备经历初始电压击穿时，在称为切换层的层中形成细丝。细丝的尺寸取决于击穿电压的大小，并且在较大电流下可以大大增强细丝rram设备中不同电阻状态之间的可靠切换。在实施例中，能够提供额外电流提升(通过增大驱动电流)的晶体管1000可以有利地耦合到rram设备以提供可靠的切换操作。
163.图15c示出了包括电阻式随机存取存储器(rram)设备的示例非易失性存储器元件1502的截面图。在所示实施例中，rram材料叠置体包括底部电极1514、底部电极1514上方的切换层1516、切换层1516上方的氧交换层1518以及氧交换层1518上的顶部电极1520。
164.在实施例中，底部电极1514包括非晶导电层。在实施例中，底部电极 1514是形貌上平滑的电极。在实施例中，底部电极1514包括诸如w、ta、 tan或tin之类的材料。在实施例中，底部电极1514由与ta层交错的ru 层构成。在实施例中，底部电极1514具有在20nm和50nm之间的厚度。在实施例中，顶部电极1520包括诸如w、ta、tan或tin之类的材料。在实施例中，顶部电极1520具有在15nm和70nm之间的厚度。在实施例中，底部电极1514和顶部电极1520是相同的金属，例如ta或tin。
165.切换层1516可以是金属氧化物，例如，包括氧和一种或多种金属的原子，所述金属例如是但不限于hf、zr、ti、ta或w。在钛或铪或钽且具有 4氧化态的情况下，切换层1516具有化学成分mo
x
，其中o是氧，而x 是2或基本上接近2。在钽且具有 5氧化态的情况下，切换层1516具有化学成分m2o
x
，其中o是氧，而x是5或基本上接近5。在实施例中，切换层1516具有在1nm和5nm之间的厚度。
166.氧交换层1518充当氧空位的来源或充当o
2-的接收器(sink)。在实施例中，氧交换层1518由金属构成，金属例如是但不限于铪、钽或钛。在实施例中，氧交换层1518具有在5nm和20nm之间的厚度。在实施例中，氧交换层1518的厚度是切换层1516的厚度的至少两倍。在另一实施例中，氧交换层1518的厚度是切换层1516的厚度的至少两倍。在实施例中， rram设备具有在60nm和100nm之间的各个层的组合总厚度，并且厚度在10nm和50nm之间。
167.再次参考图15a，存储器设备1502通过在晶体管之上的层级1522处的互连结构耦合到晶体管1000。在实施例中，层级1522包括与晶体管1100 耦合的单层级互连。在其他实施例中，层级1522包括互连布线结构的多个子层级。
168.在说明性实施例中，系统1500包括在存储器设备1502与漏极触点442 之间的漏极互连1524。如图所示，漏极互连1524在漏极触点442上并与漏极触点442耦合。系统1500进一步包括与源极触点440耦合的源极互连1526 以及与栅极结构434耦合的栅极互连1528。在其他实施例中，栅极触点在栅极结构434和栅极互连1528之间。存储器设备1502还耦合到存储器互连1530。
169.在实施例中，源极互连1526、栅极互连1528和漏极互连1524嵌入在电介质层1532
中。在实施例中，源极互连1526、栅极互连1528、漏极互连1524和存储器互连1530各自包括钛、钽、钨、钌、铜、或者钛、钽、钨、钌的氮化物。在其他实施例中，源极互连1526、栅极互连1528、漏极互连1524和存储器互连1530包括衬层(衬层包括钌或钽)和诸如铜或钨之类的填充金属。在说明性实施例中，存储器设备1502和存储器互连1530 嵌入在电介质1534中。
170.在实施例中，层级1522还包括在电介质1532和电介质1534之间的阻挡电介质层1536。在实施例中，电介质1532和1534包括氮、氧和碳中的一种或多种以及硅，例如氮化硅、二氧化硅、碳掺杂氮化硅、氮氧化硅或碳化硅。
171.在实施例中，阻挡电介质层1536包括氮和碳中的一种或多种以及硅，例如氮化硅、碳掺杂氮化硅或碳化硅。
172.图16示出了根据本公开内容的实施例的计算设备1600。如图所示，计算设备1600容纳主板1602。主板1602可以包括多个部件，包括但不限于处理器1601和至少一个通信芯片1604或1605。处理器1601物理地和电气地耦合到主板1602。在一些实施方式中，通信芯片1605也物理地和电气地耦合到主板1602。在另外的实施方式中，通信芯片1605是处理器1601的一部分。
173.取决于其应用，计算设备1600可以包括可以或可以不物理地和电气地耦合到主板1602的其他部件。这些其他部件包括但不限于易失性存储器(例如dram)、非易失性存储器(例如rom)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组1606、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)设备、罗盘、加速度计、陀螺仪、扬声器、相机、以及大容量存储设备(例如硬盘驱动器、光盘(cd)、数字多功能盘(dvd)等等)。
174.通信芯片1605实现无线通信，以便于将数据往来于计算设备1600进行传输。术语“无线”和其派生词可以用于描述可通过使用调制电磁辐射经由非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不表示相关联的设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片1605可以实施多种无线标准或协议中的任何一种，包括但不限于wi-fi(ieee 801.11系列)、wimax(ieee 801.11系列)、长期演进(lte)、ev-do、hspa 、hsdpa 、hsupa 、edge、gsm、 gprs、cdma、tdma、dect、蓝牙、其派生物、以及被命名为3g、4g、 5g及后续代的任何其他无线协议。计算设备1600可以包括多个通信芯片 1604和1605。例如，第一通信芯片1605可以专用于诸如wi-fi和蓝牙之类的较短距离无线通信，并且第二通信芯片1604可以专用于诸如gps、edge、 gprs、cdma、wimax、lte、ev-do等之类的较长距离无线通信。
175.计算设备1600的处理器1601包括封装在处理器1601内的集成电路管芯。在一些实施例中，处理器1601的集成电路管芯包括一个或多个互连结构、非易失性存储器设备、以及晶体管，例如分别结合图1a、图2a描述的纳米线晶体管100或200。再次参考图16，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换为可存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
176.通信芯片1605也包括封装在通信芯片1605内的集成电路管芯。在另一个实施例中，通信芯片1604、1605的集成电路管芯包括一个或多个互连结构、非易失性存储器设备、电容器、以及晶体管，例如分别结合图1a、图2a描述的纳米线晶体管100或200。再次参考图16，取决于其应用，计算设备1600可以包括其他部件，该其他部件可以或可以不物理地和电
气地耦合到主板1602。这些其他部件可以包括但不限于如图所示出的易失性存储器(例如，dram)1607、1608、非易失性存储器(例如，rom)1610、图形cpu 1612、闪存、全球定位系统(gps)设备1613、罗盘1614、芯片组1606、天线1616、功率放大器1609、触摸屏控制器1611、触摸屏显示器1617、扬声器1615、相机1603和电池1618、以及其他部件，例如数字信号处理器、密码处理器、音频编解码器、视频编解码器、加速度计、陀螺仪、以及大容量存储设备(例如硬盘驱动器、固态驱动器(ssd)、光盘 (cd)、数字多功能盘(dvd)等。在进一步的实施例中，容纳在计算设备1600内并且在上面讨论的任何部件可以包含独立的集成电路存储器管芯，其包括nvm设备的一个或多个阵列。
177.在各种实施方式中，计算设备1600可以是膝上型计算机、上网本、笔记本、超级笔记本、智能电话、平板计算机、个人数字助理(pda)、超移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数码摄像机。在进一步的实施方式中，计算设备1600可以是处理数据的任何其他电子设备。
178.图17示出了包括本公开内容的一个或多个实施例的集成电路(ic)结构1700。集成电路(ic)结构1700是用于将第一衬底1702桥接到第二衬底1704的中间衬底。第一衬底1702可以是例如集成电路管芯。第二衬底 1704可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，集成电路(ic)结构1700的目的是将连接扩展到更宽的间距或者将连接重新布线到不同的连接。例如，集成电路(ic)结构1700可以将集成电路管芯耦合到随后可耦合到第二衬底1704的球栅阵列(bga)1707。在一些实施例中，第一衬底1702和第二衬底1704附接到集成电路(ic)结构1700的相对侧。在其他实施例中，第一衬底1702和第二衬底1704附接到集成电路(ic)结构1700的同一侧。并且，在进一步的实施例中，三个或更多个衬底通过集成电路(ic)结构1700进行互连。
179.集成电路(ic)结构1700可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在进一步的实施方式中，集成电路(ic)结构可以由替代的刚性或柔性材料形成，该材料可以包括与上文描述的用于半导体衬底的材料相同的材料，例如硅、锗、以及其它 iii-v族和iv族材料。
180.集成电路(ic)结构可以包括金属互连1708和过孔1710，包括但不限于穿硅过孔(tsv)1712。集成电路(ic)结构1700还可以包括嵌入式设备1714，包括无源设备和有源设备二者。这些嵌入式设备1714包括电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、包括晶体管(例如分别结合图1a或图2a描述的晶体管100或200)的设备结构。再次参考图17，集成电路(ic)结构1700还可以包括嵌入式设备1714，例如一个或多个电阻式随机存取设备、传感器和静电放电(esd)设备。也可以在集成电路(ic)结构1700上形成诸如射频(rf)设备、功率放大器、功率管理设备、天线、阵列、传感器和mems设备之类的更复杂的设备。
181.因此，本公开内容的一个或多个实施例涉及例如上文所描述的晶体管 100或200之类的晶体管。晶体管100、200可以用于各种集成电路应用中。
182.在第一示例中，一种晶体管包括在第二沟道层上方的第一沟道层，其中，第一沟道层和第二沟道层包括单晶硅。外延源极结构耦合到第一沟道层和第二沟道层的第一端。外延漏极结构耦合到第一沟道层和第二沟道层的第二端，并且栅极在外延源极结构与外延漏极结构之间，其中，栅极在第一沟道层之上并且在第一沟道层与第二沟道层之间。晶体管还
包括具有至少一个凸面侧壁的第一间隔体，第一间隔体包括第一材料，其中，第一间隔体在栅极与外延源极结构和外延漏极结构中的每一个之间，并且其中，第一间隔体还在第一沟道层和第二沟道层之间。包括第二材料的第二间隔体在第一沟道层之上，其中，第二间隔体在栅极与外延源极结构和外延漏极结构中的每一个之间。
183.在第二示例中，对于第一示例中的任一个，晶体管在晶体管阵列中，其中，晶体管是晶体管阵列中的第一晶体管，其中，晶体管阵列包括基本上相同的第二晶体管，第二晶体管包括第三沟道层、第三沟道层之上的第四沟道层、以及第三沟道层与第四沟道层之间的第三间隔体，第三间隔体包括外凸面侧壁，其中，第三间隔体的外凸面侧壁与第一间隔体的外凸面侧壁横向地相距小于第一间隔体的横向厚度的两倍的距离，横向厚度是沿着第一沟道层的长度定义的。
184.在第三示例中，对于第一至第二示例中的任一个，第一晶体管的外延漏极结构和第二晶体管的外延源极结构合并。
185.在第四示例中，对于第一至第三示例中的任一个，第一间隔体包括硅、氧和碳，其中，碳与氧之比在3:1-10:1之间。
186.在第五示例中，对于第一至第四示例中的任一个，第二间隔体包括硅、碳、氧和氮，其中，碳的原子百分比在3-5％之间，氧的原子百分比在25-40％之间，并且氮的原子百分比在10-20％之间。
187.在第六示例中，对于第一示例中的任一个，凸面侧壁与外延源极结构或外延漏极结构相邻，并且其中，第一间隔体包括相对于最下第一间隔体表面的基本上垂直的侧壁，其中，基本上垂直的侧壁与栅极相邻并且与凸面侧壁相对。
188.在第七示例中，对于第一示例中的任一个，第一间隔体包括与栅极相邻的第一凸面侧壁和与源极和漏极结构相邻的第二凸面侧壁。
189.在第八示例中，对于第一至第七示例中的任一个，第二凸面侧壁在源极或漏极结构的主体内。
190.在第九示例中，对于第一至第八示例中的任一个，第一间隔体包括沿着第一沟道层或第二沟道层的长度的第一横向厚度，并且其中，第二间隔体包括沿着第一沟道层或第二沟道层的长度的第二横向厚度，并且其中，第一横向厚度在9nm和15nm之间，并且第二横向厚度在9nm和12nm 之间。
191.在第十示例中，对于第一至第八示例中的任一个，外延源极结构从第一沟道层的第一端延伸到第二沟道层，并且其中，外延漏极结构从第一沟道层的第二端延伸到第二沟道层，并且其中，外延源极结构和外延漏极结构包括si和ge，并且其中，凸面侧壁与栅极结构相邻。
192.在第十一示例中，对于第一至第十示例中的任一个，外延源极结构和外延漏极结构包括si。
193.在第十二示例中，对于第一示例中的任一个，第一间隔体包括与栅极电介质相邻的凸面侧壁和相对于最下第一间隔体表面的基本上垂直的侧壁，其中，基本上垂直的侧壁与外延源极结构或外延漏极结构相邻。
194.在第十三示例中，对于第一至第十二示例中的任一个，第一间隔体包括相对于最下第一间隔体表面的基本上垂直的侧壁，其中，基本上垂直的侧壁与外延源极结构或外延
漏极结构相邻。
195.在第十四示例中，对于第一至第十三示例中的任一个，栅极包括栅极电介质层和与栅极电介质层相邻的栅电极，其中，栅极电介质层在栅电极与第一沟道层和第二沟道层之间，其中，栅极电介质层在栅电极与第一间隔体之间，并且其中，栅极电介质层在栅电极与外延源极结构和外延漏极结构之间。
196.在第十五示例中，一种制造晶体管的方法，该方法包括：形成包括多个双层的材料层叠置体，其中，通过在牺牲材料层上沉积沟道层来形成每个双层；将材料层叠置体图案化为块；在块的第一部分上方形成虚设栅极；以及形成与虚设栅极相邻且与块相邻的第一间隔体。方法还包括蚀刻块的与第一间隔体相邻的部分，形成与块的第一端相邻的外延源极结构和与块的第二端相邻的外延漏极结构，以及蚀刻并去除虚设栅极。方法还包括从块去除牺牲材料以在第二悬置沟道上方形成第一悬置沟道，以及在第一悬置沟道和第二悬置沟道之间生长第二间隔体，其中，生长工艺形成具有至少一个凸面侧壁的第二间隔体。方法还包括在第一悬置沟道和第二悬置沟道之间形成栅极结构。
197.在第十六示例中，对于第十五示例中的任一个，其中，形成第二间隔体包括在完全去除牺牲材料之后在第一悬置沟道与第二悬置沟道之间的区域中从外延源极结构的表面和从外延漏极结构的表面选择性地生长第二间隔体。
198.在第十七示例中，对于第十五至第十六示例中的任一个，形成外延源极结构和外延漏极结构包括外延生长包括硅、锗和硼掺杂剂物质的材料，其中，材料与第一多个双层中的第一沟道层和第二多个双层中的第二沟道层相邻并在第一多个双层中的第一沟道层和第二多个双层中的第二沟道层之间连续形成。
199.在第十八示例中，对于第十五示例中的任一个，形成第二间隔体包括使第一间隔体下方的牺牲材料选择性地凹陷，并且在形成外延源极结构和外延漏极结构之前从凹陷的牺牲材料的表面生长第二间隔体。
200.在第十九示例中，一种系统包括晶体管，晶体管包括在第二沟道层上方的第一沟道层，其中，第一沟道层和第二沟道层包括单晶硅。外延源极结构耦合到第一沟道层和第二沟道层的第一端。外延漏极结构耦合到第一沟道层和第二沟道层的第二端，并且栅极在外延源极结构与外延漏极结构之间，其中，栅极在第一沟道层之上并且在第一沟道层与第二沟道层之间。晶体管还包括具有至少一个凸面侧壁的第一间隔体，第一间隔体包括第一材料，其中，第一间隔体在栅极与外延源极结构和外延漏极结构中的每一个之间，并且其中，第一间隔体还在第一沟道层和第二沟道层之间。包括第二材料的第二间隔体在第一沟道层之上，其中，第一间隔体在栅极与外延源极结构和外延漏极结构中的每一个之间。系统还包括与外延漏极结构或外延源极结构耦合的非易失性存储器元件。
201.在第二十示例中，对于第十九示例中的任一个，存储器元件包括电阻式随机存取存储器(rram)设备或磁性隧道结设备，其中，rram包括底部电极、底部电极之上的切换层和切换层之上的顶部电极，并且其中， mtj设备包括固定磁体、固定磁体之上的隧道势垒和隧道势垒之上的自由磁体。