一种负压检测电路

1.本发明涉及集成电路技术领域，具体涉及一种负压检测电路。


背景技术：

2.gan功率器件作为第三代半导体器件，正在逐步取代硅器件而广泛应用于传统及新能源领域，大幅度提升电能转换效率。gan功率器件的半桥驱动是目前gan功率器件应用系统的重要组成部分，半桥驱动电平移位电路是该驱动的关键研究技术。设计高性能电平移位电路实现低延时瞬态噪声抑制和gan负压保护来满足高可靠、低功耗设计需求是研究重点。在gan半桥栅驱动电路中，由于感性负载的续流作用，自举电容持续充电将会使高侧供电进入负压，导致高侧gan器件的栅源电压过高，从而击穿gan器件。为了保证高侧电压钳位在gan有效栅压下，需要设计高侧钳位抗负压电路来保护gan器件，采用降压电平移位电路实时监测高侧电压浮动状态并反馈回自举充电回路，使充电时间避开负压时间。电压检测常规设计为基准电压与检测电路是独立的，而后再进行比较，由于高侧浮动电源轨的不稳定，基准电压与检测比较电路的不确定性，造成检测错误。
3.针对上述问题，本发明提供一种负压检测电路，在高侧负压检测电路采用带隙基准比较器，将带隙基准和电压比较器结合在一起，受温度的影响小，由于使用电流比较，速度快，可以有效避免高侧浮动电源轨的影响。


技术实现要素：

4.本发明的目的在于克服现有技术存在的问题，提供一种负压检测电路，采用带隙基准电压比较器结构，应用于gan半桥驱动电路中，为了解决驱动电路负压的影响，抗负压电路采用降压电平移位电路实时监测高侧电压浮动状态并反馈回自举充电回路，使充电时间避开负压时间，高侧负压检测电路采用带隙基准比较器，将带隙基准和电压比较器结合在一起，受温度的影响小，由于使用电流比较，速度快，可以有效避免高侧浮动电源轨的影响。
5.为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：一种负压检测电路，该电路包括第一bjt晶体管q1、第二bjt晶体管q2，nmos晶体管m1、nmos晶体管m2、电阻r1和电阻r2，所述第二bjt晶体管q2的发射极与电阻r1的一端相连，电阻r1的另一端同时与第一bjt晶体管q1的发射极和电阻r2的一端相连，电阻r2的另一端与高侧电压hb相连，第一bjt晶体管q1的集电极与nmos晶体管m1的漏极相连，nmos晶体管m1的漏极与栅极相连，构成有源电阻，nmos晶体管m1的源极与高侧电压hs相连，第二bjt晶体管q2的集电极与nmos晶体管m2的漏极相连，第二晶体管m2的漏极与栅极相连，构成有源电阻，第二晶体管m2的源极与高侧电压hs相连，第一bjt晶体管q1的基极与第二bjt晶体管q2的基极相连，使得第一bjt晶体管q1和第二bjt晶体管q2的两条集电极支路电流保持一致，该基极电压为基准电压v
ref
；所述nmos晶体管m1的栅极与nmos晶体管m4的栅极相连，nmos晶体管m4的源极与高
侧电压hs相连，构成电流镜电路，所述nmos晶体管m2的栅极与nmos晶体管m3的栅极相连，nmos晶体管m3的源极与高侧电压hs相连，构成电流镜电路；所述nmos晶体管m3的漏极与pmos晶体管m5的漏极相连，pmos晶体管m5的漏极与栅极相连，构成有源电阻，pmos晶体管m5的源极与高侧电压hb相连，pmos晶体管m5的栅极与pmos晶体管m6的栅极相连，pmos晶体管m6的源极与高侧电压hb相连，构成电流镜电路，pmos晶体管m6的漏极与nmos晶体管m4的漏极相连，作为输出端v
out
。
6.进一步的，所述输出端v
out
与pmos晶体管m7和nmos晶体管m8的栅极相连，pmos晶体管m7的源极与高侧电压hb相连，nmos晶体管m8的源极与高侧电压hs相连，pmos晶体管m7和nmos晶体管m8的漏极相连，作为反相器的输出端v
ctl
，并且pmos晶体管m7的漏极与pmos晶体管m9的栅极相连，以输出端v
ctl
控制pmos晶体管m9的导通，pmos晶体管m9的源极与高侧电压hb及电阻r3的一端相连，电阻r3的另一端与pmos晶体管m9的漏极及电阻r4的一端相连，电阻r4的另一端通过电阻r5连接高侧电压hs，使得电阻r3、电阻r4和电阻r5形成串联分压。
7.进一步的，所述电阻r4与电阻r5相连的公共端作为反馈电压端vf连接第一bjt晶体管q1和第二bjt晶体管q2的基极，以反馈电压端vf的电压值发生改变，实现带隙基准比较输出。
8.进一步的，所述基准电压v
ref
采用与温度无关的带隙基准，带隙基准由正温度系数电压和负温度系数电压相叠加。
9.进一步的，所述第一bjt晶体管q1的be结电压表现为负温度系数电压，第一bjt晶体管q1与第二bjt晶体管q2的be结电压差表现为正温度系数电压。
10.本发明的有益效果是:本发明采用降压电平移位电路实时监测高侧电压浮动状态并反馈回自举充电回路，使充电时间避开负压时间，高侧负压检测电路采用带隙基准比较器，将带隙基准和电压比较器结合在一起，受温度的影响小，由于使用电流比较，速度快，可以有效避免高侧浮动电源轨的影响。
附图说明
11.图1为本发明的电路结构示意图；图2为本发明的电路关键节点时序波形图；图3为本发明的负压检测电路应用在gan半桥驱动集成电路上的示意图。
具体实施方式
12.下面将参考附图并结合实施例，来详细说明本发明。
13.如图1所示，一种负压检测电路，该电路包括第一bjt晶体管q1、第二bjt晶体管q2，nmos晶体管m1、nmos晶体管m2、电阻r1和电阻r2，所述第二bjt晶体管q2的发射极与电阻r1的一端相连，电阻r1的另一端同时与第一bjt晶体管q1的发射极和电阻r2的一端相连，电阻r2的另一端与高侧电压hb相连，第一bjt晶体管q1的集电极与nmos晶体管m1的漏极相连，nmos晶体管m1的漏极与栅极相连，构成有源电阻，nmos晶体管m1的源极与高侧电压hs相连，第二bjt晶体管q2的集电极与nmos晶体管m2的漏极相连，第二晶体管m2的漏极与栅极相连，构成有源电阻，第二晶体管m2的源极与高侧电压hs相连，第一bjt晶体管q1的基极与第二
bjt晶体管q2的基极相连，使得第一bjt晶体管q1和第二bjt晶体管q2的两条集电极支路电流保持一致，该基极电压为基准电压v
ref
；所述nmos晶体管m1的栅极与nmos晶体管m4的栅极相连，nmos晶体管m4的源极与高侧电压hs相连，构成电流镜电路，所述nmos晶体管m2的栅极与nmos晶体管m3的栅极相连，nmos晶体管m3的源极与高侧电压hs相连，构成电流镜电路；所述nmos晶体管m3的漏极与pmos晶体管m5的漏极相连，pmos晶体管m5的漏极与栅极相连，构成有源电阻，pmos晶体管m5的源极与高侧电压hb相连，pmos晶体管m5的栅极与pmos晶体管m6的栅极相连，pmos晶体管m6的源极与高侧电压hb相连，构成电流镜电路，pmos晶体管m6的漏极与nmos晶体管m4的漏极相连，作为输出端v
out
。
14.所述输出端v
out
与pmos晶体管m7和nmos晶体管m8的栅极相连，pmos晶体管m7的源极与高侧电压hb相连，nmos晶体管m8的源极与高侧电压hs相连，pmos晶体管m7和nmos晶体管m8的漏极相连，作为反相器的输出端v
ctl
，并且pmos晶体管m7的漏极与pmos晶体管m9的栅极相连，由pmos晶体管m7和nmos晶体管m8构成的反相器，以输出端v
ctl
控制pmos晶体管m9的导通，pmos晶体管m9的源极与高侧电压hb及电阻r3的一端相连，电阻r3的另一端与pmos晶体管m9的漏极及电阻r4的一端相连，电阻r4的另一端通过电阻r5连接高侧电压hs，使得电阻r3、电阻r4和电阻r5形成串联分压。
15.所述电阻r4与电阻r5相连的公共端作为反馈电压端vf连接第一bjt晶体管q1和第二bjt晶体管q2的基极，以反馈电压端vf的电压值发生改变，实现带隙基准比较输出。
16.所述基准电压v
ref
采用与温度无关的带隙基准，带隙基准由正温度系数电压和负温度系数电压相叠加。
17.所述第一bjt晶体管q1的be结电压表现为负温度系数电压，第一bjt晶体管q1与第二bjt晶体管q2的be结电压差表现为正温度系数电压。
18.本发明原理及检测过程负压检测电路使用带隙基准比较器，用带隙基准电压阈值，直接实现负压检测与电压比较。带隙基准工作如下：由于nmos晶体管m1、m2尺寸相同且栅漏短接，等效为有源电阻且阻值相同，又有bjt晶体管q1、q2的基极相连，那么bjt晶体管q1、q2的两条支路集电极电流相同，由i
ec1
=i
ec2
=i
r1
,又由i
r2
=i
r1
i
ec1
，那么i
r2
=2i
r1
，其中i
r1
=(v
eb1-v
eb2
)/r1，那么i
r2
=2(v
eb1-v
eb2
)/r1，基准电压v
ref
=v
eb1
i
r2
*r2，因此，v
ref
=v
eb1
2 r2 *(v
eb1-v
eb2
)/r1，其中v
eb2
与温度成反比，v
eb1-v
eb2
与温度成正比，故该带隙基准电压v
ref
约为1.25v且与温度无关。
19.如图2所示，正常工作时，输出端v
out
趋于低电平，当负压发生时，高侧电源浮动轨hb-hs之间电压减小，反馈电压端vf的电压[(r5)/(r3 r4 r5)]*(hb-hs) 低于带隙基准电压v
ref
时，作用于bjt晶体管q1、q2的基极电压变化(v
ref-vf)使输出端v
out
趋于高电平，经由pmos晶体管m7和nmos晶体管m8构成的反相器后，变成低电平，该低电平使pmos晶体管m9导通，电阻r3被短路，此时，反馈电压端vf的电压为[(r5)/( r4 r5)]*(hb-hs)，当负压消失，回复正常工作时，反馈电压端vf的电压增加并趋于带隙基准电压v
ref
时，输出端v
out
趋于低电平，该低电平经反相器使作为开关晶体管的pmos晶体管m9断开，电压回复正常。
[0020]
如图3所示，为gan功率器件半桥栅驱动芯片及应用系统电路框图，半桥驱动电路分为高侧和低侧两路通道，高侧驱动电路采用自举升压的方式实现信号传输，两路输入hi和li，分别进入高侧和低侧两路通道；高侧负压检测电路输出脉冲信号直接控制降压电平
移位电路，经过逻辑处理保护电路，再经过缓冲器产生脉冲控制信号直接控制开关晶体管，控制信号在负压期间为高电平，开关晶体管不导通，切断对自举电容的充电回路；当正常工作时，控制信号为低电平，开关晶体管导通，开始对自举电容充电，达到保护高侧gan器件的目的。
[0021]
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
[0022]
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。