一种可调节延时电路和电子设备的制作方法

1.本技术属于电子电路技术领域，尤其涉及一种可调节延时电路和电子设备。


背景技术：

2.在电路设计或电路应用中，有时需要把一个信号延迟一段时间再和另一个信号作用，一般可以采用延时电路。延时电路作为一种可实现信号边沿自由移动的电路结构，广泛的应用于各种时钟、数据、校准等电路。
3.延时电路最常用的实现方式是相位内插器或者延时线，由于结构的限制，这些延时电路很难在有限的面积下同时实现大的延时范围和精细的调节步进两个截然相反的功能。


技术实现要素：

4.本技术实施例的目的是提供一种可调节延时电路和电子设备，能够同时实现大的延时范围和精细的调节步进。
5.本技术实施例提供了一种可调节延时电路，包括第一调节模块，包括第一输入端和控制输出端，所述第一调节模块用于对从所述第一输入端输入的第一调节信号进行译码，根据译码结果从所述控制输出端输出控制选通信号；第二调节模块，包括第二输入端和第一输出端，其中，所述第二调节模块用于对从所述第二输入端输入的第二调节信号进行差分处理，将差分处理得到的第一对差分信号通过所述第一输出端输出；第三调节模块，包括第三输入端和第二输出端，其中，所述第三调节模块用于对从所述第三输入端输入的第三调节信号进行差分处理，将差分处理得到的第二对差分信号通过所述第二输出端输出；
6.延时模块，包括：信号输入端，用于接收目标差分信号对；选通信号输入端，与所述控制输出端连接，用于接收所述控制选通信号；第一控制端，用于接收所述第一对差分信号；第二控制端，用于接收所述第二对差分信号；所述延时模块用于根据输入的所述控制选通信号、所述第一对差分信号和所述第二对差分信号对所述目标差分信号对进行延时；信号输出端，用于输出经所述延时模块延时后的目标差分信号对。
7.本技术实施例还提供了一种电子设备，所述电子设备包括上述可调节延时电路。
8.本技术实施例采用的上述至少一个技术方案能够达到以下有益效果：本技术中的可调节延时电路采用第一调节模块、第二调节模块和第三调节模块进行三级调节，从而可以实现对延时进行多级调节，以满足对延时范围和调节精度的需求。
附图说明
9.此处所说明的附图用来提供对本技术的进一步理解，构成本技术的一部分，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
10.图1为本技术中一个实施例可调节延时电路的结构示意图；
11.图2为本技术一个实施例中延时模块的结构示意图；
12.图3为本技术一个实施例中第一延时子模块的结构示意图；
13.图4为本技术一个实施例中第二延时子模块的结构示意图。
具体实施方式
14.为使本技术的目的、技术方案和优点更加清楚，下面将结合本技术具体实施例及相应的附图对本技术技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
15.本技术的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。
16.以下结合附图，详细说明本技术各实施例提供的技术方案。
17.本技术实施例提供了一种可调节延时电路，如图1所示。图1为本技术中一个实施例可调节延时电路的结构示意图，所述电路主要包括：
18.第一调节模块，包括第一输入端和控制输出端，所述第一调节模块用于对从所述第一输入端输入的第一调节信号进行译码，根据译码结果从所述控制输出端输出控制选通信号。在本技术实施例中，根据延时电路的实际需求，所述第一调节模块可以输出多路控制选通信号。示意性的，本技术实施例中第一调节模块可以采用译码器，通过译码器产生控制选通信号。例如，在图1中，第一调节模块的第一输入端a可以用于接收in3输入的一个3bit的第一调节信号，第一调节模块根据该第一调节信号进行译码，可以对应从n端输出8bit的控制选通信号。
19.第二调节模块，包括第二输入端和第一输出端，其中，所述第二调节模块用于对从所述第二输入端输入的第二调节信号进行差分处理，将差分处理得到的第一对差分信号通过所述第一输出端输出，例如，在图1中，第二调节模块的第一输出端包括vop和von，其中，第一对差分信号中的一个差分信号通过vop输出，另一个差分信号通过von输出。在本技术实施例中，根据延时电路的实际需求，所述第二调节模块可以实现一定精度的延时调节步长。例如，本技术实施例可以采用4位的数字模拟转换器dac作为第二调节模块，第二调节模块的第二输入端输入的第二调节信号可以为4bit的信号。
20.第三调节模块，包括第三输入端和第二输出端，其中，所述第三调节模块用于对从所述第三输入端输入的第三调节信号进行差分处理，将差分处理得到的第二对差分信号通过所述第二输出端输出，例如，在图1中，第二调节模块的第二输出端包括vop和von，其中，第二对差分信号中的一个差分信号通过vop输出，另一个差分信号通过von输出。在本技术实施例中，根据延时电路的实际需求，所述第三调节模块可以实现一定精度的延时调节步长。例如，本技术实施例可以采用10位的数字模拟转换器dac作为第三调节模块，第三调节模块的第三输入端输入的第三调节信号可以为10bit的信号。
21.延时模块，可以包括：
22.信号输入端，用于接收目标差分信号对，例如，在图1中，延时模块的信号输入端包括vip和vin，分别用于接收目标差分信号对中的一个差分信号；
23.选通信号输入端，与所述控制输出端连接，用于接收所述控制选通信号，例如，在图1中，选通信号输入端为noe，用于接收第一调节模块输出的8bit的控制选通信号；
24.第一控制端，用于接收所述第一对差分信号，例如，在图1中，第一控制端可以包括4bitdac_vip和4bitdac_vin；
25.第二控制端，用于接收所述第二对差分信号，例如，在图1中，第一控制端可以包括10bitdac_vip和10bitdac_vin；
26.所述延时模块用于根据输入的所述控制选通信号、所述第一对差分信号和所述第二对差分信号对所述目标差分信号对进行延时；
27.信号输出端，用于输出经所述延时模块延时后的目标差分信号对，例如，在图1中，延时模块的信号输出端包括vop和von，分别用于输出延时后的目标差分信号对中的一个差分信号。
28.在本技术实施例中，第一调节模块根据输入的第一调节信号向延时模块输入控制选通信号，第二调节模块根据输入的第二调节信号向延时模块输入第一对差分信号，第三调节模块根据输入的第三调节信号向延时模块办公设备第二对差分信号，所述延时模块根据输入的所述控制选通信号、所述第一对差分信号和所述第二对差分信号对所述目标差分信号对进行延时，从而使得可以通过第一调节模块、第二调节模块和第三调节模块，输入不同的级别的调节信号，例如，通过第一调节模块输入粗调的调节信号，通过第二调节模块输入次调的调节信号，通过第三调节模块输入精调的调节信号，从而既可以扩大延时模块的延时范围，又可以提高延时模块的延时精度。
29.图2示了本技术实施例中的延时模块的一种可选结构示意图，如图2所示，在该可选的实现方式中，所述延时模块主要包括：第一延时子模块、n个第二延时子模块、第一负载模块和第二负载模块，其中，n为大于等于1的整数，例如，在图2中，示例性的，n为7。
30.在该可能的实现方式中，所述第一控制端包括：至少一个第一控制子端和至少一个第二控制子端，所述第一控制子端用于接收所述第一对差分信号中的一个差分信号，第二控制子端用于接收所述第一对差分信号中的另一个差分信号。
31.该可能的实现方式中，所述第一延时子模块包括所述信号输入端、所述第二控制端、第一差分输出端、以及第一差分输出正端。其中，第二控制端可以包括两个端口，例如，图2中的10bitdac_vip端口和10bitdac_vin端口，第一差分输出端(vop和von)用于向第一个第二延时子模块输出一对差分信号，而(iop和ion)与各个第二延时子模块的第二差分输出正端连接后与第一负载模块连接。
32.在本技术实施例中，n个所述第二延时子模块中的各个所述第二延时子模块包括：第二差分输入端、第二差分输出端以及第二差分输出正端。其中，n个所述第二延时子模块中各个第二延时子模块中上一个第二延时子模块的第二差分输出端与下一个第二延时子模块的第二差分输入端连接，n个所述第二延时子模块中的第一个第二延时子模块的第二差分输入端与所述第一差分输出端连接，n个所述第二延时子模块中的最后一个第二延时子模块的第二差分输出端与所述第二负载模块连接；所述第一差分输出正端与各个所述第二延时子模块的第二差分输出正端连接在一起后与所述第一负载模块连接。
33.在本技术实施例中，所述第一负载模块包括所述信号输出端，也就是说，延时处理后的目标差分信号通过第一负载模块输出。
34.在本技术实施例中，所述第一延时子模块和n个所述第二延时子模块中相邻的两个延时子模块中一个所述延时子模块上还设置有所述第一控制子端，另一个所述延时子模块上还设置第二控制子端。也就是说，在本技术实施例中，第二调节模块输出的第一对差分信号中的一个差分信号可以输入到所述第一延时子模块和n个所述第二延时子模块中相邻的两个延时子模块中的其中一个延时子模块，另一个差分信号可以输出到相邻的两个延时子模块中的另一个延时子模块，从而可以对两个相邻的延时子模块的延时进行插值。例如，在图2中，第一延时子模块包括一个第一控制子端4bitdac_vi，该第一控制子端用于接收第一对差分信号中的一个差分信号4bitdac_vin，而第一个第二延时子模块包括一个第二控制子端4bitdac_vi，该第二控制子端用于接收第一对差分信号中的另一个差分信号4bitdac_vip，而第二个第二延时子模块包括一个第一控制子端4bitdac_vi，该第一控制子端用于接收第一对差分信号中的一个差分信号4bitdac_vin。
35.在本技术实施例中，如图2所示，所述第一延时子模块和n个所述第二延时子模块中各个延时子模块上设置一个所述选通信号输入端noe，用于接收控制对应的延时子模块是否接入所述第一控制子端或所述第二控制子端的控制选通信号。例如，在图2中，第一调节模块的控制输出端n输出8bit的控制选通信号，其中1bit输入到一个延时子模块的选通信号输入端，用于控制该延时子模块是否接入所述第一控制子端或所述第二控制子端，即是否接入第一对差分信号中的一个。
36.在本技术实施例的一个可能的实现方式中，如图3和4所示，所述第一延时子模块可以包括第一缓冲单元、相位内插单元和第一选通单元；所述第二延时子模块可以包括：第二缓冲单元和第二选通单元。
37.在上述可能的实现方式中，所述第一缓冲单元的输入端包括所述信号输入端，输出端与所述相位内插单元的一个输入端连接；所述相位内插单元的一输入端与所述第一缓冲单元的输出端连接，另一个输入端用于输入所述目标差分信号对，所述相位内插单元的控制端包括所述第二控制端，所述相位内插单元的输出端与所述第一差分输出端连接；所述第一选通单元的输入端与所述相位内插单元的输出端连接，所述第一选通单元的控制端包括一个所述选通信号输入端，所述第一选通单元的输出端包括所述第一差分输出正端，所述第一选通单元上还包括所述第一控制子端或所述第二控制子端。
38.在上述可能的实现方式中，所述第二缓冲单元的输入端可以包括所述第二差分输入端，所述第二缓冲单元的输出端与所述第二差分输出端连接；所述第二选通单元的输入端与所述第二缓冲单元的输出端连接，控制端包括一个所述选通信号输入端，所述第二选通单元的输出端包括所述第二差分输出正端，所述第二选通单元上还包括所述第一控制子端或所述第二控制子端。
39.图3示出了本技术一个实施例中第一延时子模块的结构示意图，如图3所示，所述第一缓冲单元可以包括：
40.第一三极管q1，其基极与第一缓冲单元的输入端连接，集电极接第一电阻r1的一端，发射极通过电流源i1接地；
41.第二三极管q2，其基极与输入端连接，集电极接第二电阻r2的一端，发射极通过电
流源i1接地；
42.第一电阻r1，其一端接电源端vcc，另一端接第一三极管q1的集电极；
43.第二电阻r2，其一端接电源端vcc，另一端接第二三极管q2的集电极；
44.第三三极管q3，其基极接所述第一三极管q1的集电极，集电极接电源端vcc，发射极作为第一缓冲单元的一个输出端并通过电流源i2接地；
45.第四三极管q4，其基极接所述第二三极管q2的集电极，集电极接电源端vcc，发射极作为第一缓冲单元的一个输出端并通过电流源i3接地。
46.在本技术实施例一种可能的实现方式中，如图3所示，所述相位内插单元可以包括：
47.第五三极管q5，其基极与所述第一缓冲单元的输出端连接，集电极接第三电阻r3的一端，发射极接第九三极管q9的集电极；
48.第六三极管q6，其基极与所述第一缓冲单元的输出端连接，集电极接第四电阻r4的一端，发射极接第九三极管q9的集电极；
49.第七三极管q7，其基极与所述信号输入端连接，集电极接第三电阻r3的一端，发射极接第十三极管q10的集电极；
50.第八三极管q8，其基极与所述信号输入端连接，集电极接第四电阻r4的一端，发射极接第十三极管q10的集电极；
51.第九三极管q9，其基极与第三控制子端连接，集电极分别接所述第五三极管q5和所述第六三极管q6的发射极，发射极通过电流源i4接地，其中，所述第二控制端包括第三控制子端和第四控制子端；
52.第十三极管q10，其基极与所述第四控制子端连接，集电极分别接所述第七三极管q7和所述第八三极管q8的发射极，发射极通过电流源i4接地；
53.第三电阻r3，其一端接第七三极管q7的集电极，另一端接电源端vcc；
54.第四电阻r4，其一端接第八三极管q8的集电极，另一端接电源端vcc。
55.在本技术实施例一种可能的实现方式中，所述相位内插单元还可以包括射极跟随单元，如图3所示，所述射极跟随单元可以包括：
56.第十一三极管q11，其基极接所述第七三极管q7的集电极，集电极接电源端vcc，发射极作为相位内插单元的输出端并通过电流源i5接地；
57.第十二三极管q12：其基极接所述第八三极管q8的集电极，集电极接电源端vcc，发射极作为相位内插单元的输出端并通过电流源i6接地。
58.在本技术实施例一种可能的实现方式中，如图3所示，所述第一选通模块包括：
59.第十三三极管q13，其基极作为第一选通模块的一输入端，发射极接第十五三极管q15的集电极；
60.第十四三极管q14，其基极作为第一选通模块的一输入端，发射极接第十五三极管q15的集电极；
61.所述第十三三极管q13的集电极和所述第十四三极管q14的集电极作为输出端；
62.第十五三极管q15，其基极接mos管nm1源极，集电极与分别与所述第十三三极管q13的发射极和第十四三极管q14的发射极连接，发射极接地；
63.mos管nm1，其栅极与所述选通信号输入端连接，源极接地十五三极管q15的基极，
漏极与所述第一控制子端或所述第二控制子端连接。
64.图4示出了本技术一个实施例中第二延时子模块的结构示意图，所述第二缓冲单元可以包括：
65.第一三极管q1，其基极与第二缓冲单元的输入端连接，集电极接第一电阻r1的一端，发射极通过电流源i1接地；
66.第二三极管q2，其基极与第二缓冲单元的输入端连接，集电极接第二电阻r2的一端，发射极通过电流源i1接地；
67.第一电阻r1，其一端接电源端vcc，另一端接第一三极管q1的集电极；
68.第二电阻r2，其一端接电源端vcc，另一端接第二三极管q2的集电极；
69.第三三极管q3，其基极接所述第一三极管q1的集电极，集电极接电源端vcc，发射极作为第二缓冲单元的一个输出端并通过电流源i2接地；
70.第四三极管q4，其基极接所述第二三极管q2的集电极，集电极接电源端vcc，发射极作为第二缓冲单元的一个输出端并通过电流源i3接地。
71.在本技术实施例一种可能的实现方式中，如图4所示，所述第二选通单元可以包括：
72.第十三三极管q13，其基极作为第二选通单元的一输入端，发射极接第十五三极管q15的集电极；
73.第十四三极管q14，其基极作为第二选通单元的一输入端，发射极接第十五三极管q15的集电极；
74.所述第十三三极管q13的集电极和所述第十四三极管q14的集电极作为输出端；
75.第十五三极管q15，其基极接mos管nm1源极，集电极与分别与所述第十三三极管q13的发射极和第十四三极管q14的发射极连接，发射极接地；
76.mos管nm1，其栅极与所述选通信号输入端连接，源极接地十五三极管q15的基极，漏极与所述第一控制子端或所述第二控制子端连接。
77.在本技术实施例中，通过所述延时模块根据输入的所述控制选通信号、所述第一对差分信号和所述第二对差分信号对所述目标差分信号对进行延时，同时采用第一调节模块、第二调节模块和第三调节模块进行三级调节，可同时实现大的延时范围和精细的调节步进两个截然相反的功能，在延时范围和调节精度上都具有很大优势。
78.本技术实施例提供了又一种可调节延时电路，可以参考图1至图4。本技术实施例由10bit_dac(10位的数字模拟转换器)、4bit_dac(4位的数字模拟转换器)、译码器和延时模块构成。
79.在本技术实施例中，10bit_dac的输入端di《9:0》作为三级调节的in1《9:0》的输入端；4bit_dac的输入端di《3:0》作为二级调节的in2《3:0》的输入端；译码器的输入端a《2:0》作为一级调节的in3《2:0》的输入端；延时模块的差分输入端vip/vin接差分输入信号vip/vin，差分输出端vop/von接差分输出信号vop/von。
80.在本技术实施例中，10bit_dac的差分输出端vop/von接延时模块的10bitdac_vip/10bitdac_vin端口；4bit_dac的差分输出端vop/von接延时模块的4bitdac_vip/4bitdac_vin端口；译码器的输出端n《7:0》接延时模块的noe《7:0》端口。
81.在本技术实施例中，所述延时模块由一个第一延时子模块、7个第二延时子模块、
第一负载模块和第二负载模块组成。其中：
82.第一延时子模块的差分输入端vip/vin接外部的差分输入信号vip/vin；第一延时子模块的10bitdac_vip/10bitdac_vin端接外部的第三级调节信号10bitdac_vip/10bitdac_vin；第一延时子模块的4bitdac_vi端接外部的4bitdac_vin信号，作为第二级调节的一个控制端；第一延时子模块的noe接控制选通信号noe《0》；第一延时子模块的差分输出端vop/von作为差分输出端输出差分信号；第一延时子模块的iop端同其他6个第二延时子模块的iop连在一起，接三极管q1的发射极；第一延时子模块的ion端同其他6个第二延时子模块的ion连在一起，接三极管q2的发射极；第一延时子模块的if端同其他6个第二延时子模块的if连在一起，接电流源i5到地。
83.第一个第二延时子模块(可编号为b_1)的差分输入端vip/vin接第一延时子模块的差分输出端vip/vin；第二延时子模块(b_1)的4bitdac_vi端接外部的4bitdac_vip信号，作为第二级调节的一个控制端；第二延时子模块(b-_1)的noe接控制选通信号noe《1》；第二延时子模块(b_1)的差分输出端vop/von作为差分输出端输出差分信号。
84.第二个第二延时子模块(可编号为b_2)的差分输入端vip/vin接第二延时子模块(b_1)的差分输出端vip/vin；第二延时子模块(b_2)的4bitdac_vi端接外部的4bitdac_vin信号，作为第二级调节的一个控制端；第二延时子模块(b_2)的noe接控制选通信号noe《2》；第二延时子模块(b_2)的差分输出端vop/von作为差分输出端输出差分信号。
85.第三个第二延时子模块(可编号为b_3)的差分输入端vip/vin接第二延时子模块(b_2)的差分输出端vip/vin；第二延时子模块(b_3)的4bitdac_vi端接外部的4bitdac_vip信号，作为第二级调节的一个控制端；第二延时子模块(b_3)的noe接控制选通信号noe《3》；第二延时子模块(b_3)的差分输出端vop/von作为差分输出端输出差分信号。
86.第四个第二延时子模块(可编号为b_4)的差分输入端vip/vin接第二延时子模块(b_3)的差分输出端vip/vin；第二延时子模块(b_4)的4bitdac_vi端接外部的4bitdac_vin信号，作为第二级调节的一个控制端；第二延时子模块(b_4)的noe接控制选通信号noe《4》；第二延时子模块(b_4)的差分输出端vop/von作为差分输出端输出差分信号。
87.第五个第二延时子模块(可编号为b_5)的差分输入端vip/vin接第二延时子模块(b_4)的差分输出端vip/vin；第二延时子模块(b_5)的4bitdac_vi端接外部的4bitdac_vip信号，作为第二级调节的一个控制端；第二延时子模块(b_5)的noe接控制选通信号noe《5》；第二延时子模块(b_5)的差分输出端vop/von作为差分输出端输出差分信号。
88.第六个第二延时子模块(可编号为b_6)的差分输入端vip/vin接第二延时子模块(b_5)的差分输出端vip/vin；第二延时子模块(b_6)的4bitdac_vi端接外部的4bitdac_vin信号，作为第二级调节的一个控制端；第二延时子模块(b_6)的noe接控制选通信号noe《6》；第二延时子模块(b_6)的差分输出端vop/von作为差分输出端输出差分信号。
89.第七个第二延时子模块(可编号为b_7)的差分输入端vip/vin接第二延时子模块(b_6)的差分输出端vip/vin；第二延时子模块(b_7)的4bitdac_vi端接外部的4bitdac_vip信号，作为第二级调节的一个控制端；第二延时子模块(b_7)的noe接控制选通信号noe《7》；第二延时子模块(b_5)的差分输出端vop/von作为差分输出端输出差分信号。
90.作为第二延时子模块(b_7)的负载，三极管q5的基极接第二延时子模块(b_7)的输出端vop；三极管q6的基极第二接延时子模块(b_7)的输出端von；q5和q6的发射极连在一起
接到电流源i04到地；q5的集电极接到电阻r4的下端；q6的集电极接到电阻r5的下端；r4和r5的上端同时连接到vcc。
91.三极管q1和三极管q2的基极连在一起接到电阻r3的下端，同时连接电流源i01到地，r3的上端接到vcc；q1的集电极接到电阻r1的下端；q2的集电极接到电阻r2的下端；r1和r2的上端接到vcc；三极管q3的基极接到r1的下端；三极管q3和三极管q4的集电极连都接到vcc，q4的发射极连接到电流源i03到地，同时q3和q4的发射极作为电路的差分输出端vop/von。
92.在本技术实施例中，所述第一延时子模块包括：
93.三极管q1和三极管q2的基极连接差分输入端vip/vin接到外部的差分输入信号，q1和q2的发射极连到一起接到电流源i1到地，q1的集电极接到电阻r1的下端，q2的集电极接到电阻r2的下端，r1和r2的上端都接到vcc；同时r1的下端接到三极管q3的基极，r2的下端接到三极管q4的基极，q3和q4的基极同时连接到vcc，q3的发射极接到电流源i2到地，q4的发射极接到电流源i3到地。
94.三极管q5的基极接到q3的发射极，三极管q6的基极接到q4的发射极，q5和q6的发射极连到一起接到三极管q9的集电极；q5的集电极和三级管q7的集电极连在一起，接到电阻r3的下端；q6的集电极和三级管q7的集电极连在一起，接到电阻r4的下端；r3和r4的上端都接到vcc；q8和q7的基极连接差分输入端vip/vin接到外部的差分输入信号，q7和q8的发射极连在一起接到三极管q10的集电极；q10和q9的基极连接到外部的第一级调节信号10bitdac_vip/10bitdac_vin；q9和q10的发射极连在一起接到电流源i4到地；三极管q11的基极接到r3的下端，三极管q12的基极接到r4的下端，q11和q12的集电极都接到vcc，q11的发射极接到电流源i5到地，q12的发射极接到电流源i6到地，同时q11和q12的发射极作为电路的电压差分输出端vop/von输出电压差分信号。
95.三极管q13的基极接到q11的发射极，三极管q14的基极接到q12的发射极，q13和q14的发射极连一起接到三极管q15的集电极，q14和q13的集电极作为电路的电流差分输出端iop/ion输出电流差分信号；q15的基极接nmos管nm1的源极，q15的发射极作为电流输出端if；nm1的栅极作为选通控制noe接外部选通信号，nm1的漏端作为第二级调节信号的一端4bitdac_vi，接外部信号。
96.在本技术实施例中，所述第二延时子模块包括：
97.三极管q1和三极管q2的基极连接差分输入端vip/vin接到外部的差分输入信号，q1和q2的发射极连到一起接到电流源i1到地，q1的集电极接到电阻r1的下端，q2的集电极接到电阻r2的下端，r1和r2的上端都接到vcc；同时r1的下端接到三极管q3的基极，r2的下端接到三极管q4的基极，q3和q4的基极同时连接到vcc，q3的发射极接到电流源i2到地，q4的发射极接到电流源i3到地。同时q3和q4的发射极作为电路的电压差分输出端vop/von输出电压差分信号。
98.三极管q13的基极接到q3的发射极，三极管q14的基极接到q4的发射极，q13和q14的发射极连一起接到三极管q15的集电极，q14和q13的集电极作为电路的电流差分输出端iop/ion输出电流差分信号；q15的基极接nmos管nm1的源极，q15的发射极作为电流输出端if；nm1的栅极作为选通控制noe接外部选通信号，nm1的漏端作为第二级调节信号的一端4bitdac_vi，接外部信号。
99.在本技术实施例中，首先，一个第一延时子模块可提供一个固定延时x(不同工艺，x的值不同)，每一个第二延时子模块可提供一个固定延时y(不同工艺，y的值不同)，由此本实施例电路结构的最大延时范围约为x 7y；此外，还可根据需求适当增加或删减第二延时子模块的个数，实现宽的延时范围；其次，根据延时需要在7个第二延时子模块中选通两个相邻的第二延时子模块，因此一级调节的精度为y；再次，在选通的两个相邻的第二延时子模块进行相位内插，其调节精度为y/16(其精度由4bit dac决定，可根据实际需求进行bit位的加减)，由此实现第二级调节；最后，第一延时子模块是一个相位内插器模块，其调节精度为x/1024(其精度由10bit dac决定，可根据实际需求进行bit位的加减)，x的值一般是y的2倍左右，由此粗略估计，x/1024要比y/16小32倍，也就是第三极调节的精度比第二级高32倍，由此实现高精度调节；因此，本实施例电路结构可实现x 7y的调节范围，x/1024精度的三极调节，y/16精度的二级调节，y精度的一级调节。
100.在本技术实施例中，所述延时电路具有三级调节的功能，在使用时首先使用第一级调节进行一个粗调，通过第一调节模块输出的控制选通信号，选通相邻的两个第二延时子模块，在使用第二级调节进行一个次调，根据第二调节模块输入的第二调节信号，控制两个选通的第二延时子模块是否接入第一控制子端或第二控制子端，实现对两个相邻的第二延时子模块的延时进行插值，从而实现次调，最后使用第三级调节进行一个精调，通过第三调度模块输出的第二对差分信号，控制第一延时子模块是否接入第一控制子端或第二控制子端，实现对第一延时子模块的延时进行插值，从而实现精调，因此，可同时实现大的延时范围和精细的调节两个矛盾的指标。具体的，译码器只选通相邻的两个延时子模块，例如第二延时子模块b_1和第二延时子模块b_2，又或者第二延时子模块b_6和第二延时子模块b_7，由此进行延时的粗调，调节的延时精度相当于1个cml缓冲器的延时；第一级调节设置好后，用这两个选通的模块进行一个4bit精度的相位内插，调节精度相当于1个cml缓冲器的延时/16，由此进行第二级调节；最后在进行第三级精调，调节精度相当于1个cml缓冲器的延时/1024。本技术实施例最大的延时范围约为：1个cml缓冲器的延时*10；最小调节精度约为：1个cml缓冲器的延时/1024。
101.需要说明的是，虽然本技术实施例提供的可调节延时电路可以进行以上三级的延时调节，但在具体应用中，也可以通过所述可调节延时电路实现一级或二级的延时调节。例如，可以通过上述可调节延时电路实现范围窄但精度高的延时调节，例如，可以在第一调节模块和第二调节模块的输入端输入固定的高电平，在第三调度模块的输入端输入对应的调节信号，从而可以使得只需通过延时模块中的第一延时子模块进行延时，实现延时的精调。或者，也可以通过上述可调节延时电路实现范围宽但精度稍微低一些的延时调节，例如，可以在第三调节模块的输入端输入固定的高电平，在第一调节模块和第二调节模块的输入端输入第一调节信号和第二调节信号，从而使得延时模块可以根据第一调节信号和第二调节信号进行延时，实现延时的次调。
102.本技术实施例还提供了一种电子设备，所述电子设备包括前述任一种实施例中提及的可调节延时电路，相应的实现方式可参考前述可调节延时电路的详细描述，在此不再赘述。
103.需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括
没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
104.以上所述仅为本技术的实施例而已，并不用于限制本技术。对于本领域技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本技术的权利要求范围之内。