晶体管下具有电源连接结构的半导体结构及其制造方法与流程

1.本发明涉及一种半导体技术，尤其涉及一种晶体管下具有电源连接结构的半导体结构的制造方法及晶体管下具有电源连接结构的半导体结构。


背景技术：

2.由于各种电子元件(例如晶体管，二极管，电阻器，电容器等)的集成密度(integration density)的改善，半导体工业经历了快速增长。其中随着对小型化，更高速度，更大频宽，更低功耗和更低延迟的日益增长的需求，芯片布局变得更加复杂并且更加难以在半导体晶粒的生产制造中实现。例如，其中的困难之一是布线(routing)区域逐渐减少。
3.目前多栅极晶体管的实施减小装置尺寸并增加装置封装密度，这对电源以及信号路线的设计形成挑战。尽管现有的源极/漏极接触结构通常已经足以满足其预期目的，但是它们并非在全部的方面都令人满意。


技术实现要素：

4.本发明提供了一种晶体管下具有电源连接结构的半导体结构的制造方法及晶体管下具有电源连接结构的半导体结构，其中在电源连接结构直接形成于晶体管下的设计，使得整体制程更具有灵活性而可提升装置性能，并改善布线区域减少的困境。
5.本发明所提供的晶体管下具有电源连接结构的半导体结构的制造方法，包含：提供半导体基板，具有相对的主动面及背面；形成停止层结构于半导体基板内，将半导体基板分为基板第一部分及基板第二部分，其中基板第一部分位于停止层结构及主动面之间，基板第二部分位于停止层结构及背面之间；形成图案化停止层于基板第一部分内，且邻近主动面，图案化停止层包含多个停止部；于主动面设置主动层，主动层包含晶体管元件及内连层，内连层覆盖晶体管元件，晶体管元件包含接点部，接点部对应停止部；进行薄化制程以移除基板第二部分及停止层结构，使基板第一部分露出底面位于主动面的相对侧；形成第一图案化掩模层于底面，第一图案化掩模层包含第一图案化开口，第一图案化开口分别对应停止部；对应第一图案化开口，在基板第一部分形成开槽，开槽贯穿基板第一部分，开槽包含相对两侧壁及贯穿开口端，经由贯穿开口端显露主动层的晶体管元件的接点部；形成保护层覆盖基板第一部分的底面以及开槽的两侧壁；形成导电层覆盖经由开槽所显露的接点部；形成电镀晶种层覆盖保护层及导电层；以及形成电源连接结构分别位于开槽的电镀晶种层上，其中，电源连接结构填满开槽。
6.本发明所提供的晶体管下具有电源连接结构的半导体结构包含基板、主动层、停止部、保护层、导电层、电镀晶种层及电源连接结构。基板具有主动面及底面，底面形成有开槽，开槽贯穿至主动面，开槽包含相对两侧壁及贯穿开口端；主动层设置于主动面，主动层包含晶体管元件及内连层，内连层覆盖晶体管元件，晶体管元件包含接点部，经由贯穿开口端显露接点部；停止部分别埋设于开槽的两侧壁且邻近贯穿开口端；保护层共形设置于两
侧壁及底面；导电层设置于经由贯穿开口端所显露的接点部；电镀晶种层共形覆盖于位在两侧壁的部分保护层及导电层；电源连接结构填充于开槽。
7.在本发明的一实施例中，上述的晶体管元件包含源极、栅极及漏极，栅极介于源极及漏极之间，晶体管元件的接点部设置于源极及漏极至少其中的一个。
8.在本发明的一实施例中，上述的停止层结构包含相互堆叠的第一停止层及第二停止层，第一停止层的材料不同于第二停止层的材料，第二停止层介于第一停止层及第二主动层之间。
9.在本发明的一实施例中，上述的图案化停止层及停止层结构的形成方法包含：自半导体基板的主动面对半导体基板的第一深度进行第一离子注入；自半导体基板的主动面对半导体基板的第二深度进行第二离子注入，且第二深度小于第一深度；在主动面形成图案化光阻层，以图案化光阻层为掩模对半导体基板的第三深度进行第三离子注入，第三深度小于第二深度；以及移除图案化光阻层且进行高温处理制程，使第一离子注入的区域形成第一停止层，第二离子注入的区域形成第二停止层，第三离子注入的区域形成图案化停止层。
10.在本发明的一实施例中，上述的第一停止层的材料为氮化硅，第二停止层的材料为二氧化硅层，图案化停止层的材料为氮化硅。
11.在本发明的一实施例中，上述的半导体基板的厚度介于700微米至800微米之间，停止层结构与主动面之间的距离介于30纳米至200纳米之间，图案化停止层与主动面之间的距离介于5纳米至20纳米之间。
12.在本发明的一实施例中，上述的薄化制程的步骤包含：进行背面抛光制程，自半导体基板的背面进行抛光，以移除基板第二部分的一部分；第一去除步骤移除剩余的基板第二部分；第二去除步骤移除第一停止层；以及第三去除步骤移除第二停止层，其中，第一去除步骤、第二去除步骤及第三去除步骤选自化学机械抛光及湿式蚀刻其中的一个。
13.在本发明的一实施例中，上述的在基板第一部分形成开槽的步骤包含：以第一图案化掩模层为掩模，移除部分的基板第一部分，以形成多个凹槽，其中，停止部作为蚀刻终止层；以第一图案化掩模层为掩模，移除经由凹槽显露的每一停止部的一部分，以在每一停止部形成通槽；以第一图案化掩模层为掩模，移除经由通槽所显露的部分的基板第一部分，以形成贯穿开口端；以及移除第一图案化掩模层。
14.在本发明的一实施例中，利用等离子蚀刻制程移除部分的基板第一部分，以形成凹槽，利用衬垫去除制程移除每一停止部的一部分，以形成通槽，利用干式蚀刻制程移除经由通槽所显露的部分的基板第一部分。
15.在本发明的一实施例中，上述的形成保护层的步骤包含：共形形成介电膜覆盖基板第一部分的底面、开槽的两侧壁以及经由贯穿开口端所显露的接点部；形成第二图案化掩模层覆盖介电膜，第二图案化掩模层包含多个第二图案化开口，第二图案化开口对应与接点部接触的部分介电膜；移除经由第二图案化开口所显露的部分介电膜，以显露接点部；以及移除第二图案化掩模层。
16.在本发明的一实施例中，上述的形成导电层的步骤包含：共形形成金属膜覆盖保护层及经由开槽所显露的接点部；对金属膜进行退火制程，使金属膜成为硅化物层；以及移除位于保护层上的一部分硅化物层，而留下与接点部接触的另一部分硅化物层作为导电
层。
17.在本发明的一实施例中，上述的形成电源连接结构的步骤包含：电镀电镀层覆盖电镀晶种层，且电镀层并填充于每一开槽；以及移除位于开槽之外的部分电镀层及部分电镀晶种层，其中，填充于开槽中的部分电镀层作为电源连接结构。
18.本发明借由停止层结构的形成于半导体基板的一深度，以及后续薄化制程的逐步进行，使得半导体基板可确实被抛光或蚀刻至仅保留极薄的基板第一部分，电源连接结构直接纵向接合于晶体管元件的源极及/或漏极，使晶体管元件可经由基板的背面(底面)进行电源供电或接地，改善布线区域减少的困境，又电源连接结构的纵向长度可依据所保留的基板第一部分的厚度进行调整，使得整体制程更具有灵活性而可提升装置性能。
19.上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
20.图1a至图1r所示是本发明一实施例晶体管下具有电源连接结构的半导体结构的制造方法的剖面示意图。
21.图2是本发明一实施例晶体管下具有电源连接结构的半导体结构的应用示意图。
22.图3是本发明一实施例晶体管下具有电源连接结构的半导体结构的又一应用示意图。
23.图4是本发明一实施例晶体管下具有电源连接结构的半导体结构的又一应用示意图。
具体实施方式
24.图1a至图1r所示是本发明一实施例晶体管下具有电源连接结构的半导体结构的制造方法的剖面示意图。如图1a所示，提供半导体基板10，半导体基板10例如硅基板(silicon substrate)、磊晶硅基板(epitaxial silicon substrate)、硅锗基板(silicon germanium substrate)、碳化硅基板(silicon carbide substrate)或硅覆绝缘(silicon on insulation，soi)基板，于一实施例中，半导体基板10的厚度例如为700至800微米(um)，较佳者为775微米，半导体基板10具有相对的主动面101及背面102。
25.如图1d所示，形成停止层结构20于半导体基板10内，停止层结构20将半导体基板10分为基板第一部分103及基板第二部分104，其中，将停止层结构20至主动面101之间的半导体基板10称为基板第一部分103，将停止层结构20至背面102之间的半导体基板10称为基板第二部分104。进一步地，形成图案化停止层18于基板第一部分103的内部，且更为邻近主动面101，图案化停止层18包含多个停止部181。于一实施例中，停止层结构20包含相互堆叠的第一停止层12及第二停止层14，第一停止层12的材料不同于第二停止层14的材料，第二停止层14介于第一停止层12及主动面101之间。于一实施例中，停止层结构20与主动面101之间的距离介于30纳米至200纳米之间，图案化停止层18与主动面101之间的距离介于5纳米至20纳米之间；又第一停止层12及第二停止层14的厚度例如约为300纳米，停止部181的厚度例如约为10纳米，且停止部181的宽度例如约为50纳米。
26.请继续参阅图1a至图1d所示，于一实施例中，停止层结构20及图案化停止层18的形成方法包含，先在半导体基板10的距离主动面101的第一深度d1进行第一离子注入12a，如图1a所示，以形成第一离子注入区12'；再于半导体基板10的距离主动面101的第二深度d2进行第二离子注入14a，如图1b所示，以形成第二离子注入区14'，第二离子注入区14'的第二深度d2较第一离子注入区12'的第一深度d1小；接着，如图1c所示，在主动面101形成图案化光阻层16，且以图案化光阻层16为掩模对半导体基板10的第三深度d3进行第三离子注入18a，以形成第三离子注入区18'，第三深度d3小于第二深度d2，且第三离子注入区18'极为邻近主动面101。接着移除图案化光阻层16且进行高温处理制程，如图1d所示，使第一离子注入区12'形成第一停止层12，第二离子注入区14'形成第二停止层14，第三离子注入区18'形成图案化停止层18。
27.其中，第一离子注入12a例如为氮离子注入，第一停止层12例如为氮化硅(si3n4)层；第二离子注入14a例如为氧离子注入，第二停止层14例如为二氧化硅(sio2)层；第三离子注入18a例如为氮离子注入，图案化停止层18的材料为氮化硅。
28.接续上述说明，于主动面101设置主动层22，如图1e所示，主动层22包含晶体管元件24以及内连层26，内连层26覆盖晶体管元件24，晶体管元件24包含接点部241。于一实施例中，晶体管元件24包含源极242、栅极243及漏极244，栅极243介于源极243及漏极244之间，晶体管元件24的接点部241设置于源极242及漏极244至少其中的一个，在图1e所示的实施例中，晶体管元件24为水平配置于主动面101上，晶体管元件24的源极242与漏极244皆与主动面101接触，源极242与漏极244的与主动面101接触的部位例如作为晶体管元件24的接点部241。如图1e所示，每一接点部241分别对应每一停止部181。
29.接着，进行薄化制程，以移除基板第二部分104及停止层结构20，使基板第一部分103露出底面105，如图1f所示，底面105位于主动面101的相对侧。于一实施例中，进行薄化制程的步骤包含先进行背面抛光制程，自半导体基板10的背面102进行抛光，以移除基板第二部分104的一部分，且残留厚度极薄的基板第二部分104；接着以第一去除步骤，移除残留的基板第二部分104；以第二去除步骤移除第一停止层12；及以第三去除步骤移除第二停止层14，其中，第一去除步骤、第二去除步骤及第三去除步骤选自化学机械抛光(cmp)及湿式蚀刻其中的一个。
30.具体而言，当第一停止层12的材料为氮化硅，第二停止层14的材料为氧化硅，第一去除步骤为第一化学机械抛光制程，其中，硅及氮化硅的选择比例如为20，亦即si/si3n4为20；第二去除步骤为以第二化学机械抛光制程移除第一停止层12，以显露第二停止层14，其中氮化硅及二氧化硅的选择比例如为10，亦即si3n4/sio2为10；第三去除步骤为以第三化学机械抛光制程移除第二停止层14，以显露基板第一部分103的底面105，其中二氧化硅及硅的选择比例如为5，亦即sio2/si为5。
31.接着，如图1g所示，形成第一图案化掩模层28于底面105，第一图案化掩模层28包含多个第一图案化开口281，第一图案化开口281分别对应停止部181，于一实施例中，第一图案化掩模层28例如为图案化光阻层。之后，对应第一图案化开口281，在基板第一部分103形成多个开槽30(绘示于后续图1j)，每一开槽30包含相对两侧壁301及贯穿开口端302，经由贯穿开口端302显露晶体管元件24的接点部241，例如显露源极242与漏极244的接点部241。
32.于一实施例中，形成开槽30的步骤如图1h至图1j所示，先以第一图案化掩模层28为掩模，移除部分基板第一部分103，以形成多个凹槽30a，如图1h所示，其中，停止部181作为蚀刻终止层，于一实施例中，利用等离子蚀刻制程移除部分基板第一部分103，以形成凹槽30a。接着，以第一图案化掩模层28为掩模，移除经由凹槽30a显露的停止部181的一部分，如图1i所示，以在停止部181形成通槽30b，于一实施例中，利用衬垫去除(liner remove)制程移除停止部181的一部分以形成通槽30b。之后，以第一图案化掩模层28为掩模，移除经由每一通槽30b所显露的部分基板第一部分103，如图1j所示，以形成贯穿开口端302，于一实施例中，利用干式蚀刻制程移除经由通槽30b所显露的部分基板第一部分103。之后，移除第一图案化掩模层28，于一实施例中，以灰化(ash)制程移除图案化掩模层28。
33.之后，形成保护层32(绘示于后续图1m)，以覆盖基板第一部分103的底面105以及每一开槽30的两侧壁301，其中保护层32未覆盖接点部241，接点部241仍经由开槽30所显露。于一实施例中，形成保护层32的步骤如1k至图1m所示。先共形形成介电膜32'，如图1k所示，介电膜32'覆盖基板第一部分103的底面105、每一开槽30的两侧壁301以及经由贯穿开口端302(标示于图1j)所显露的接点部241，于一实施例中，以等离子辅助原子层沉积(peald)制程形成介电膜32'。接着，如图1l所示，形成第二图案化掩模层34覆盖介电膜32'，第二图案化掩模层34包含多个第二图案化开口341，每一第二图案化开口341分别对应与接点部241接触的部分介电膜32'。之后，如图1m所示，移除经由第二图案化开口341所显露的部分介电膜32'，以显露接点部241，于一实施例中，以干式蚀刻制程移除部分介电膜32'。之后，进一步移除第二图案化掩模层34。
34.之后，形成导电层36，以覆盖经由每一开槽30所显露的接点部241。于一实施例中，形成导电层36的步骤如图1n及图1o所示。先共形形成金属膜38，如图1n所示，金属膜38覆盖保护层32以及经由贯穿开口端302(标示于图1j)所显露的接点部241，于一实施例中，金属膜38以金属溅镀沈积(metal sputtering deposition)制程形成，合适的金属膜38例如钛(ti)、钽(ta)、镍(ni)、钴(co)或钨(w)。接着，对金属膜38进行退火制程，以在金属膜38与接点部241之间引起硅化而形成硅化物层，硅化物层的材料例如硅化钛(tisi)、氮化钛硅(tisin)、硅化钽(tasi)、硅化钨(wsi)、硅化钴(cosi)或硅化镍(nisi)；如图1o所示，并移除位于保护层32上的一部分硅化物层，而留下与接点部241接触的另一部分硅化物层作为导电层36。
35.之后，如图1p所示，形成电镀晶种层40，以共形覆盖保护层32及导电层36，于一实施例中，电镀晶种层40例如以溅镀方式形成。接着，如图1q所示，以电镀制程形成电镀层42覆盖电镀晶种层40且填满开槽30(标示于图1p)；之后，移除位于每一开槽30之外的部分电镀层42及部分电镀晶种层40，如图1r所示，而仅留下填充于开槽30内的电镀层42及电镀晶种层40，并以填满于开槽30内的电镀层42作为电源连接结构44。此电源连接结构44为对应于晶体管元件24的源极242及/或漏极244，于一实施例中，电源连接结构44的高度约介于50纳米至200纳米之间。
36.接续上述说明，如图1r所示，本发明一实施例晶体管下具有电源连接结构的半导体结100构包含基板(即基板第一部分103)、主动层22、停止部181'、保护层32、导电层36、电镀晶种层40及电源连接结构44。主动层22设置于主动面101，主动层22包含晶体管元件24及内连层26，内连层26并覆盖晶体管元件24，晶体管元件24包含源极242、栅极243及漏极244，
栅极243介于源极242及漏极244之间。基板(即基板第一部分103)的底面105形成有开槽30(标示于图1j)，开槽30具有两侧壁301及贯穿开口端302(标示于图1j)，经由贯穿开口端302显露晶体管元件24的源极242及/或漏极244的接点部241。停止部181'埋设于开槽30的两侧壁301中且邻近贯穿开口端302。保护层32设置于开槽30的两侧壁301与底面105；导电层36设置于经由贯穿开口端302所显露的接点部241；电镀晶种层40共形覆盖位于侧壁301的保护层32及导电层36；电源连接结构44填充于每一开槽30。
37.图2是本发明一实施例晶体管下具有电源连接结构的半导体结构的应用示意图，如图2所示，在主动层22上设置有重布线层46，重布线层上例如形成有金属布线、金属柱(via)及微凸块，晶体管元件24的栅极243与重布线层46之间以例如导电接点48电性连接，又基板(即基板第一部分103)的下方另设置有一内连层50，且电源连接结构44凸出于开槽30(标示于图1j)而贯穿内连层50，于一未绘示的实施例中，内连层50下方更可设置有另一重布线层，且重布线层远离内连层50的一侧设置有例如焊球，以利用重布线层电性连接电源连接结构44及焊球。
38.图3是本发明一实施例晶体管下具有电源连接结构的半导体结构的又一应用示意图，如图3所示，晶体管下具有电源连接结构的半导体结构为应用在反向器(inverter)，其中，主动层22上设有p型晶体管(pmos)24p及n型晶体管(nmos)24n，p型晶体管24p的源极242p下方接触有电源连接结构44p耦接至电压源vdd，n型晶体管24n的源极242n下方接触有电源连接结构44n耦接至接地端vss。又在主动层22上设置有重布线层46，其中，p型晶体管24p的栅极243p及n型晶体管24n的栅极243n与重布线层46之间分别形成有导电接点48'，导电接点48'电性连接栅极243p/243n与重布线层46，以借由重布线层46将p型晶体管24p的栅极243p及n型晶体管24n的栅极243n电性连接至输入电压端vin；又p型晶体管24p的漏极244p及n型晶体管24n的漏极244n与重布线层46之间亦分别形成有导电接点48"，导电接点48"电性连接漏极244p/244n与重布线层46，以借由重布线层46将p型晶体管24p的漏极244p及n型晶体管24n的漏极244n电性连接至输入电压端vout。
39.图4是本发明一实施例晶体管下具有电源连接结构的半导体结构的又一应用示意图，如图4所示，晶体管下具有电源连接结构的半导体结构为应用在反向器(inverter)，其中主动面101上设置有p型的垂直传输场效应晶体管52p(p型vtfet)及n型vtfet 52n。如图4所示，p型vtfet 52p的源极521p以及n型vtfet 52n的源极521n分别接触电源连接结构44p及电源连接结构44n，其中接触p型vtfet 52p的源极521p的电源连接结构44p耦接至电压源vdd，接触n型vtfet 52n的源极521n的电源连接结构44n耦接至接地端vss；p型vtfet 52p的栅极522p以及n型vtfet 52n的栅极522n经由导电接点48'电性连接至输入电压端vin，而p型vtfet 52p的漏极523p以及n型vtfet 52n的漏极523n经由导电接点48"电性连接至电压端vout。
40.在本发明实施例晶体管下具有电源连接结构的半导体结构的制造方法中，借由停止层结构的形成于半导体基板的一深度，以及后续薄化制程的逐步进行，使得半导体基板可确实被抛光或蚀刻至仅保留基板第一部分，亦即仅保留30至200纳米的极薄基板厚度。再者，电源连接结构直接纵向接合于晶体管元件的源极及/或漏极，使晶体管元件可经由基板的背面(底面)进行电源供电或接地，改善布线区域减少的困境，又电源连接结构的纵向长度可依据所保留的基板第一部分的厚度进行调整，使得整体制程更具有灵活性而可提升装
置性能。
41.以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。