具有并联相位检测电路的锁相环和操作锁相环的方法

技术特征：
1.一种操作锁相环的方法，所述方法包括：使用多个并联匹配的相位检测电路将参考信号的相位与时钟信号的相位进行比较，以提供多个相位检测信号，其中，所述多个并联匹配的相位检测电路中的每一个被配置成与输出特性具有相同的相位差；对所述多个相位检测信号之和进行滤波，以形成经滤波的相位检测信号；以及使用经滤波的相位检测信号来控制振荡器的频率，其中，所述振荡器被配置成提供所述时钟信号。2.根据权利要求1所述的方法，其中：所述多个并联匹配的相位检测电路中的每一个包括相位频率检测器pfd和耦接至所述pfd的输出端的电荷泵；以及对所述多个相位检测信号之和进行滤波包括使用模拟环路滤波器。3.根据权利要求1所述的方法，其中：所述多个并联匹配的相位检测电路中的每一个包括时间数字转换器；以及对所述多个相位检测信号之和进行滤波包括使用数字环路滤波器。4.根据权利要求1所述的方法，还包括：对所述振荡器的频率进行分频以形成分频时钟信号，其中，对所述振荡器的频率进行分频包括使用耦接至所述振荡器的输出端的分频器。5.根据权利要求4所述的方法，还包括：将分数分频值应用于量化器的输入；以及利用所述量化器的输出控制所述分频器的分频比。6.根据权利要求5所述的方法，还包括：确定所述量化器的量化误差；以及在比较所述参考信号的相位与所述时钟信号的相位之前，基于所确定的量化误差将所述参考信号或所述分频时钟信号延迟一个延迟时间。7.根据权利要求6所述的方法，其中，将所述参考信号或所述分频时钟信号延迟包括使用耦接至所述多个并联匹配的相位检测电路的相应输入端的多个并联的数字时间转换器。8.一种锁相环pll，包括：多个并联匹配的相位检测电路，所述多个并联匹配的相位检测电路中的每一个包括耦接至参考信号节点的第一输入端、耦接至时钟信号节点的第二输入端、以及被配置成提供相应的相位检测信号的输出端，其中，所述多个并联匹配的相位检测电路中的每一个被配置成与输出特性具有相同的相位差；环路滤波器，其耦接至所述多个并联匹配的相位检测电路的输出端；以及振荡器，其具有耦接至所述环路滤波器的输出端的频率控制输入端，其中，所述振荡器被配置成提供时钟信号。9.根据权利要求8所述的pll，其中：所述多个并联匹配的相位检测电路中的每一个包括相位频率检测器pfd和耦接至所述pfd的输出端的电荷泵；以及所述环路滤波器包括模拟滤波器。10.根据权利要求8所述的pll，其中：
所述多个并联匹配的相位检测电路中的每一个包括时间数字转换器；以及所述环路滤波器包括数字滤波器。11.根据权利要求10所述的pll，其中，所述时间数字转换器被配置成提供多位输出。12.根据权利要求8所述的pll，还包括时钟分频器，其被配置成接收所述时钟信号并且将分频时钟信号提供给所述时钟信号节点。13.根据权利要求12所述的pll，还包括量化器，其耦接在分数分频输入与所述时钟分频器的模控输入端之间。14.根据权利要求13所述的pll，还包括：量化误差确定电路，其耦接至所述量化器，所述量化误差确定电路被配置成提供所述量化器的确定的量化误差值；以及数字时间转换器，其耦接在所述参考信号节点与所述多个并联匹配的相位检测电路中的每一个的第一输入端之间，或者耦接在所述时钟分频器的输出端与所述多个并联匹配的相位检测电路的每一个的第二输入端之间，所述数字时间转换器被配置成基于所确定的量化误差值向所述参考信号节点处的参考信号或向所述时钟分频器的输出端处的分频时钟信号提供第一延迟。15.根据权利要求14所述的pll，其中，所述数字时间转换器包括耦接至所述多个并联匹配的相位检测电路的相应的第一输入端或第二输入端的多个并联的数字时间转换器。16.根据权利要求15所述的pll，还包括校准电路，其被配置成针对所述多个并联的数字时间转换器中的每一个，单独地校准所述第一延迟与所确定的量化误差值之间的关系。17.一种锁相环pll，包括：多个并联耦接的相位检测信号路径，每个相位检测信号路径包括数字时间转换器和时间数字转换器，所述时间数字转换器的输入端耦接至所述数字时间转换器的输出端，其中，所述多个相位检测信号路径中的每一个被配置成将相同的相位检测特性应用于参考信号与分频时钟信号之间的相位差；求和电路，其耦接至所述多个相位检测信号路径中的每一个的输出端；数字环路滤波器，其耦接至所述求和电路的输出端；数控振荡器dco，其耦接至所述数字环路滤波器的输出端；分频器，其耦接在所述dco的输出端与所述多个相位检测信号路径之间，所述分频器被配置成提供所述分频时钟信号；δ-σ调制器，其输出端耦接至所述分频器的模控输入端；以及减法电路，其输入端耦接至所述δ-σ调制器的输入端和所述δ-σ调制器的输出端，并且其输出端耦接至所述多个相位检测信号路径的每个数字时间转换器的延迟控制输入端。18.根据权利要求17所述的pll，还包括校准电路，其被配置成单独地校准提供给所述多个相位检测信号路径的每个数字时间转换器的延迟控制输入端的值与由所述多个相位检测信号路径的每个数字时间转换器所提供的延迟之间的关系。19.根据权利要求17所述的pll，其中，所述多个相位检测信号路径中的每一个的数字时间转换器包括被配置成接收所述参考信号的输入端。20.根据权利要求17所述的pll，其中，所述多个相位检测信号路径中的每一个的数字
时间转换器包括被配置成接收所述分频时钟信号的输入端。

技术总结
公开了一种操作锁相环(PLL)的方法和锁相环。该方法包括：使用多个并联匹配的相位检测电路将参考信号的相位与时钟信号的相位进行比较，以提供多个相位检测信号，其中，多个并联匹配的相位检测电路中的每一个被配置成与输出特性具有相同的相位差；对多个相位检测信号之和进行滤波，以形成经滤波的相位检测信号；以及使用经滤波的相位检测信号来控制振荡器的频率，其中，振荡器被配置成提供时钟信号。振荡器被配置成提供时钟信号。振荡器被配置成提供时钟信号。


技术研发人员：德米乔
受保护的技术使用者：米兰理工大学
技术研发日：2022.05.11
技术公布日：2022/11/22